WO2023233910A1 - 半導体装置、その用途、およびその製造方法 - Google Patents

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孝仁 大島
祐一 大島
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国立研究開発法人物質・材料研究機構
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    • H01L29/861—Diodes
    • H01L29/872—Schottky diodes

Definitions

  • the present invention relates to a semiconductor device, its uses (particularly a power device having the semiconductor device), and a manufacturing method thereof.
  • this structure is currently formed by processing using anisotropic dry etching (generally also referred to as "reactive ion etching").
  • anisotropic dry etching generally also referred to as "reactive ion etching”
  • dry etching mainly anisotropic dry etching
  • trenches (concave) and fins (convex) in semiconductor devices using ⁇ -Ga 2 O 3 crystals and power devices that include such semiconductor devices.
  • the side wall surfaces (also simply referred to as “side surfaces” in this application) of the formed trenches (concave) and fins (convex) are subject to processing damage. Therefore, after dry etching, it is necessary to remove damage by a wet process using an alkali or acid.
  • the sidewall surface (side surface) formed by dry etching does not reflect the facets of the crystal, and therefore has a high density of dangling bonds. This leads to an increase in the density of crystal surface states and junction interface states, which deteriorates device characteristics.
  • processing by dry etching it is difficult to create narrow and deep trenches that are desirable for device applications, or completely vertical sidewall surfaces (side surfaces). Such a limited processing shape becomes a constraint on device design.
  • the present invention relates to a semiconductor device including a ⁇ -Ga 2 O 3 crystal having the conventional trench or fin structure (specifically, a trench (concave) or a fin (concave) formed by using the conventional dry etching described above).
  • a semiconductor device including a ⁇ -Ga 2 O 3 crystal having the conventional trench or fin structure (specifically, a trench (concave) or a fin (concave) formed by using the conventional dry etching described above).
  • An object of the present invention is to provide a power device that takes advantage of the characteristics of an O 3 crystal semiconductor, and a method for manufacturing the semiconductor device.
  • (Configuration 1) It has a semiconductor layer made of ⁇ -Ga 2 O 3 crystal, The semiconductor layer has a three-dimensional structure of linear protrusions or grooves on the first main surface, A semiconductor device, wherein a side surface of the three-dimensional structure is a (100) facet surface.
  • Configuration 2 The semiconductor device according to Configuration 1, wherein the side surface is perpendicular to a substrate surface of the semiconductor device.
  • (Configuration 3) A semiconductor layer having a three-dimensional structure consisting of linear protrusions or grooves formed on a substrate, The semiconductor layer is made of ⁇ -Ga 2 O 3 crystal, In the semiconductor device, the longitudinal direction of the linear protrusion or groove is parallel to a line of intersection between a substrate surface of the substrate and a (100) plane.
  • (Configuration 4) The semiconductor device according to configuration 3, wherein a side surface of the linear protrusion or groove is perpendicular to the substrate surface.
  • (Configuration 5) 5 The semiconductor device according to configuration 3 or 4, wherein the substrate surface is a (010) plane, and the longitudinal direction is a [001] direction.
  • the shape of the three-dimensional structure is a groove
  • An anode electrode is formed to cover at least a portion of the three-dimensional structure via an insulating film disposed on at least a portion of the side surfaces and a bottom surface of the groove, 8.
  • a power device comprising the semiconductor device according to any one of Structures 1 to 10.
  • (Configuration 12) preparing a semiconductor substrate made of ⁇ -Ga 2 O 3 crystal; forming a linear or striped masking pattern with a longitudinal direction parallel to a line of intersection between the substrate surface of the semiconductor substrate and the (100) plane; A method for manufacturing a semiconductor device, comprising selectively growing a ⁇ -Ga 2 O 3 crystal in an opening of the masking pattern where the ⁇ -Ga 2 O 3 crystal is exposed by a deposition method using a vapor phase. (Configuration 13) 13. The method of manufacturing a semiconductor device according to configuration 12, wherein the deposition method is a vapor phase growth method.
  • the ⁇ -Ga 2 O 3 crystal has little processing damage, suppresses the generation of interface states on the crystal surface and the bonding interface, provides good device characteristics, and is suitable for microfabrication.
  • a semiconductor device having a trench (concave) or fin (convex) structure using ⁇ -Ga 2 O 3 crystalline semiconductor as a semiconductor material, particularly a power device that takes advantage of the characteristics of ⁇ -Ga 2 O 3 crystal semiconductor, and a method for manufacturing the same are provided.
  • FIG. 2 is a cross-sectional view illustrating a fin structure (trench structure) using ⁇ -Ga 2 O 3 crystal according to the present invention.
  • FIG. 3 is a cross-sectional process diagram showing the manufacturing process of a fin structure using ⁇ -Ga 2 O 3 crystal of the present invention. (a) to (f) in the figure show each manufacturing process in the manufacturing process.
  • FIG. 3 is a cross-sectional view showing a manufacturing process of a fin structure according to a conventional manufacturing method. (a) to (e) in the figure show each manufacturing step in the manufacturing process.
  • FIG. 3 is a flowchart showing the manufacturing process of a fin structure using ⁇ -Ga 2 O 3 crystal of the present invention.
  • FIG. 3 is a cross-sectional view showing the manufacturing process of the trench MOSSBD according to the present invention.
  • (a) to (e) in the figure show each manufacturing step in the manufacturing process.
  • FIG. 3 is a cross-sectional view showing the manufacturing process of the trench MOSSBD according to the present invention.
  • (a) to (d) in the figure show each manufacturing step in the manufacturing process.
  • FIG. 2 is an explanatory diagram of a horizontal FinFET element structure.
  • (a) in the figure is a bird's-eye view
  • (b) in the figure is a cross-sectional view.
  • FIG. 2 is a cross-sectional view illustrating the element structure of a vertical FinFET.
  • (a) in the figure is a SEM photo when HCl is added, and (b) in the figure is a SEM photo when it is not added.
  • (a) in the figure is an SEM photo using a substrate with the (001) plane as the substrate surface
  • (b) in the figure is an SEM photo when using the substrate with the (010) plane as the substrate surface. be.
  • FIG. 2 is a schematic cross-sectional view illustrating the shape of a fin made of ⁇ -Ga 2 O 3 crystal produced by a vapor phase growth method.
  • FIG. 1 is a diagram (device configuration explanatory diagram) showing an outline of the configuration of a vapor phase growth apparatus (HVPE apparatus) described in Embodiment 1.
  • FIG. This is an SEM photograph of a fin made of ⁇ -Ga 2 O 3 crystal produced by vapor phase growth using a substrate with the (-102) plane as the substrate surface.
  • (a), (b), and (c) in the figure are SEM photographs of fins made of ⁇ -Ga 2 O 3 crystals produced by vapor phase epitaxy using a substrate with the (-102) plane as the substrate surface. It is. (a) in the figure is an SEM photograph of a cross section of a fin made of ⁇ -Ga 2 O 3 crystal produced by vapor phase epitaxy using a substrate with the (-102) plane as the substrate surface; (b) is a schematic diagram of the cross-sectional shape traced based on the photograph.
  • the orientation of the linear opening is set so that the (100) plane, which has the smallest surface energy and is stable, becomes the side wall surface (side surface) of the trench or fin.
  • a "fin” (sometimes written as “fin (convex)" refers to a crystal with a linear shape surrounded by facets, unless otherwise specified, and a convex shape (three-dimensional structure), and is also simply referred to as a "linear projection" in this application.
  • a “trench” (sometimes referred to as a “trench (concave)”) refers to the presence of two or more linear crystals (fins) surrounded by facets, unless otherwise specified. This refers to a gap that appears between adjacent fins when the fins are closed, has a concave shape (three-dimensional structure), and is also simply referred to as a "groove” in this application.
  • “linear protrusions or grooves” are as described below.
  • the three-dimensional structure of the semiconductor layer made of ⁇ -Ga 2 O 3 crystal has a structure formed by linear protrusions ("fins").
  • the semiconductor layer will be composed of linear protrusions (fins), so it will have a three-dimensional structure made of linear protrusions (i.e., a convex shape). is considered to have the following.
  • grooves appear between adjacent linear protrusions ("fins") (gaps), so if we pay attention to the grooves (trenches), we can see that the semiconductor layer is composed of grooves (trenches). It turns out.
  • the semiconductor layer is considered to have a three-dimensional structure consisting of grooves (ie, a concave shape).
  • the semiconductor layer having the three-dimensional structure of the linear protrusions that is, the convex shape
  • the semiconductor layer having the three-dimensional structure of the grooves that is, the concave shape
  • linear protrusions or grooves refers to the three-dimensional structure of the semiconductor layer made of ⁇ -Ga 2 O 3 crystals, focusing on linear protrusions ("fins") and considering them to consist only of linear protrusions. It also means a case where the gap between adjacent linear protrusions is regarded as a groove, and the groove is focused on and considered to consist only of grooves.
  • the surface having the semiconductor layer made of ⁇ -Ga 2 O 3 crystal is also referred to as the "first main surface".
  • the surface only needs to have a semiconductor layer made of ⁇ -Ga 2 O 3 crystal, and may be, for example, the surface of the substrate or the surface of a layer formed on the substrate.
  • the term "semiconductor device” means what is defined as a semiconductor device in the configuration of the present invention shown above. Specifically, it is a semiconductor device (semiconductor element) manufactured using a semiconductor as a material, and examples of generally well-known semiconductor devices (semiconductor elements) include semiconductor diodes, transistors, ICs, and LSIs. Can be mentioned.
  • the term "power device” means what is defined as a power device in the configuration of the present invention shown above.
  • semiconductor elements used in power converters such as inverters and converters can be mentioned.
  • semiconductor circuits are characterized by a large current flowing within the semiconductor circuit.
  • the sidewall surfaces (side surfaces) of trenches (concave) and fins (convex) produced by crystal growth using this method are formed of the most stable (100) facets, so there are few dangling bonds and the surface state is low. The density is also small.
  • the trench and fin sidewall surfaces which are formed with the most stable (100) facets and have few dangling bonds and a low surface state density
  • the trench and fin sidewall surfaces which are formed with the most stable (100) facets and have few dangling bonds and a low surface state density
  • a trench (concave) with a narrow width and a large depth and a substrate surface with an appropriately controlled off-angle it is easy to create a completely vertical side wall surface (side surface), making it an ideal device. Design becomes possible.
  • the semiconductor device 101 of the first embodiment has ⁇ -Ga 2 O 3 crystal formed on the substrate exposed surface of the opening 13 of the mask 12 formed on the substrate 11 made of ⁇ -Ga 2 O 3 crystal. It has a semiconductor layer 14 made of 2 O 3 crystal. That is, the semiconductor layer 14 has a three-dimensional structure of linear protrusions or grooves on the first main surface, and the side surfaces of the three-dimensional structure are (100) facets.
  • the first main surface is the surface of the substrate 11 that is used for forming the semiconductor layer 14 according to FIG. 1
  • the groove is the surface that is used for forming the semiconductor layer 14.
  • a linear protrusion is a concave three-dimensional structure formed as a gap between the fins 14 made of ⁇ -Ga 2 O 3 crystals.
  • a linear protrusion is a concave three-dimensional structure formed as a gap between the fins 14 made of ⁇ -Ga 2 O 3 crystals.
  • This is a convex three-dimensional structure (that is, the fin 14).
  • the side wall surface (side surface) of the groove is also the side wall surface (side surface) of the linear protrusion.
  • the semiconductor device 101 of the first embodiment includes the semiconductor layer 14 having a three-dimensional structure consisting of linear protrusions or grooves formed on the substrate 11 made of ⁇ -Ga 2 O 3 crystal, and the semiconductor layer 14 has a ⁇ -Ga 2 O 3 crystal.
  • the linear protrusion or groove is made of -Ga 2 O 3 crystal, and the longitudinal direction of the linear protrusion or groove is parallel to the line of intersection between the substrate surface and the (100) plane of the substrate.
  • the substrate surface of the substrate 11 is a (010) plane and the longitudinal direction is the [001] direction, or alternatively, the substrate surface of the substrate 11 is a (001) plane and the longitudinal direction is the [010] direction. It is preferable that
  • the (100) plane which has the lowest surface energy and is stable, becomes the side surface of the three-dimensional structure, that is, the side surface of the fin or trench.
  • the side surfaces of the semiconductor layer 14 made of ⁇ -Ga 2 O 3 crystal having a fin- or trench-like three-dimensional structure formed by the most stable (100) facet plane have few dangling bonds and a low surface state density. Therefore, the semiconductor device of the first embodiment that utilizes the side wall surface (side surface) has excellent electrical characteristics, such as leakage current, mobility, reliability, and breakdown voltage.
  • the side wall surface (side surface) of at least one of the linear protrusions or grooves is a channel of the semiconductor device
  • the channel has few dangling bonds and a low surface state density, so the semiconductor device is susceptible to leakage. Superior current, mobility and reliability.
  • the side wall surface (side surface) of the three-dimensional structure of the semiconductor layer 14 is preferably perpendicular to the substrate surface of the substrate 11 . If the side wall surface (side surface) is perpendicular, an interlayer film covering the semiconductor layer 14, an insulating film such as a gate insulating film, a gate electrode, etc. can be formed symmetrically with respect to the semiconductor layer 14, and the semiconductor layer 14 can be Defects such as voids are less likely to occur in the covering film. When the side wall surface (side surface) is vertical, the usability when using the side wall surface (side surface) for a channel or the like becomes very high.
  • the semiconductor layer 14 formed in the semiconductor layer 14 becomes a three-dimensional structure (fins (linear protrusions), trenches, etc.) made of ⁇ -Ga 2 O 3 crystals with vertical sidewall surfaces.
  • the longitudinal direction of the mask opening 13 in which a three-dimensional structure with a stable shape is formed is the [010] direction, and the longitudinal direction is 13.
  • a three-dimensional structure is formed in a direction tilted by 7°.
  • the substrate 11 made of ⁇ -Ga 2 O 3 crystal the substrate surface is a (001) plane, and an off angle of 13.7° is used, ⁇ - It becomes possible to provide a three-dimensional structure and a semiconductor device having a semiconductor layer 14 made of Ga 2 O 3 crystal.
  • the semiconductor device will be described as a fin structure 101, focusing on a fin (linear protrusion) portion that is a convex pattern. If attention is paid to the trench portion, which is a concave pattern, the semiconductor device can be regarded as a trench structure 101.
  • a substrate (semiconductor substrate) 11 made of ⁇ -Ga 2 O 3 crystal with a (010) or (001) crystal plane is prepared (step S11 in FIG. 4, FIG. 2(a)). ).
  • a masking pattern 12 in the form of a line or stripe (that is, a parallel line) whose longitudinal direction is parallel to the line of intersection between the substrate surface and the (100) plane is formed (step S12). Specifically, a thin film 12a made of SiO 2 or the like is formed on the substrate 11 (FIG. 2(b)), and a resist pattern 15 having linear or striped openings is formed thereon (FIG. 2(c)). )).
  • the thickness of the mask 12 is preferably 1 nm or more and 1000 nm or less. It is preferable that the thickness of the mask 12 be 1 nm or more from the viewpoint of effectively preventing foreign matter originating from Ga 2 O 3 crystals from easily occurring on the mask through film defects or the like.
  • the mask 12 is a dummy item that is not essential for the semiconductor device to be manufactured, and from the viewpoint of suppressing the formation of cracks in the mask, the thickness thereof is preferably 1000 nm or less.
  • ⁇ -Ga 2 O 3 crystals (fins) 14 are selectively grown in the openings 13 of the masking pattern 12 using a vapor phase growth method to form a fin structure (fin structure) using ⁇ -Ga 2 O 3 crystals.
  • a semiconductor device) 101 is manufactured (step S13, FIG. 2(f)).
  • the opening of the mask 12 can be easily microfabricated by using a thin film 12a such as SiO 2 that is easy to process. Therefore, with this method, it is possible to easily manufacture the fin structure 101 using fine ⁇ -Ga 2 O 3 crystals.
  • vapor phase epitaxy examples include halide vapor phase epitaxy (HVPE). , low-pressure chemical vapor deposition, metal organic vapor phase epitaxy, mist CVD cal vapor deposition).
  • HVPE halide vapor phase epitaxy
  • a feature of the vapor phase growth method of the present invention is that ⁇ -Ga 2 O 3 crystals are selectively grown using the exposed surface of the substrate made of ⁇ -Ga 2 O 3 crystals as nuclei, and a mask such as SiO 2 is used to grow ⁇ -Ga 2 O 3 crystals. It is important not to grow ⁇ -Ga 2 O 3 crystals on the surface.
  • the vapor phase growth method of the present invention uses, in addition to a gas consisting of a gallium source gas and an oxygen source gas (that is, a gas for growing ⁇ -Ga 2 O 3 crystals), a gas that has the property of etching Ga 2 O 3 . It is preferable to add a reactive gas having the following properties.
  • FIG. 14 shows a schematic configuration of a vapor phase epitaxy apparatus (HVPE apparatus) 2001 as an example of an apparatus used in the vapor phase epitaxy method.
  • the vapor phase growth apparatus 2001 includes a reaction furnace 1001 that can be heated to a desired temperature by a heater 1012.
  • the reactor 1001 includes a gallium raw material supply source 1002, an oxygen raw material supply source supply pipe 1006, an etching gas supply pipe 1008, and a substrate holder 1010, and the gas supplied to the reactor 1001 is exhausted through an exhaust pipe 1011.
  • the gallium raw material supply source 1002 is provided with gallium metal 1003 therein.
  • the gallium compound gas 1004 supplied to the gallium raw material supply source 1002 reacts with gallium metal, and the gallium raw material gas generated is delivered to the sample placed on the substrate holder 1010 through the gallium raw material gas supply pipe 1005. Supplied.
  • the oxygen source supply pipe 1006 controls and supplies a predetermined amount of oxygen source gas 1007 to the sample placed on the substrate holder 1010 .
  • the etching gas supply pipe 1008 controls and supplies a predetermined amount of etching gas (reducing gas) 1009 to the sample placed on the substrate holder 1010 .
  • the gallium compound gas 1004 is a halogen gas or a hydrogen halide gas, such as Cl 2 and HCl
  • the oxygen source gas 1007 is 1 selected from the group consisting of O 2 , H 2 O, and N 2 O.
  • O 2 can be preferably used.
  • examples of the etching gas 1009 include reducing gases such as HCl, HF, HBr, H 2 , and Cl 2 .
  • HCl can be particularly preferably used because it has low reactivity with quartz and is easy to handle.
  • the halogen compound of gallium and the oxygen source easily react to produce gallium oxide.
  • the Ga halide preferably contains GaCl and/or GaCl3 .
  • these halides are highly reactive and promote the growth of gallium oxide.
  • these gases may be supplied together with a carrier gas that is an inert gas.
  • the inert gas include nitrogen ( N2 ) gas, helium (He) gas, neon (Ne) gas, argon (Ar) gas, and krypton (Kr) gas.
  • a raw material containing a tetravalent element may be supplied.
  • the raw material containing a tetravalent element is a gas, it may be mixed and flowed from the gallium raw material supply source 1002, or a separate raw material supply source may be provided. If the raw material containing a tetravalent element is solid or liquid, it may be placed in the gallium raw material supply source 1002 like gallium metal 1003 .
  • Gallium compound gas 1004, oxygen source gas 1007, and etching gas 1009 are applied to a sample placed on substrate holder 1010 at 700°C or higher and 1300°C or lower, preferably 800°C or higher and 1200°C or lower, and more preferably 950°C or higher.
  • ⁇ -Ga 2 O 3 crystals are grown by supplying in a temperature environment of 1100° C. or lower.
  • a ⁇ -Ga 2 O 3 crystal formed on a substrate having a (010) plane as a substrate surface or a substrate having a (001) plane as a substrate surface made of a ⁇ -Ga 2 O 3 crystal by the above-mentioned HVPE method is
  • the ⁇ -Ga 2 O 3 crystal grows only on the exposed surface (13) and does not grow on the mask 12, resulting in selective growth.
  • the side surfaces of the ⁇ -Ga 2 O 3 crystal formed by this growth reflect the facets of the crystal, have a low density of dangling bonds, and have a low density of crystal defects and interface states on the crystal surface.
  • a method for manufacturing the ⁇ -Ga 2 O 3 fin structure 301 by a conventional method using dry etching will be described with reference to FIG.
  • a substrate (semiconductor substrate) 11 made of ⁇ -Ga 2 O 3 crystal is prepared (FIG. 3(a)).
  • a ⁇ -Ga 2 O 3 crystal film (31a) is epitaxially grown on the substrate 11 (FIG. 3(b)).
  • a resist pattern 32 is formed on the ⁇ -Ga 2 O 3 crystal film (31a) (FIG. 3(c)), and the ⁇ -Ga 2 O 3 crystal film (31a) is etched by dry etching to form fins (lines).
  • a ⁇ -Ga 2 O 3 crystal 31 in which a trench (groove) is formed is formed (see FIG. 3(d)). Finally, the resist pattern 32 is peeled off, and the ⁇ -Ga 2 O 3 crystal fin structure 301 is manufactured as a semiconductor device (FIG. 3(e)).
  • the semiconductor device (fin structure 301) can also be considered to be the trench structure 101 if attention is paid to the trench portion, which is a concave pattern.
  • the following problem occurs in the conventional method of manufacturing the ⁇ -Ga 2 O 3 crystal fin structure 301 using dry etching.
  • the sidewall surfaces (side surfaces) of the trenches and fins that are formed are subject to machining damage. Therefore, after dry etching, it is necessary to remove damage by a wet process using an alkali or acid. Here, even if wet etching is performed, the damage may not be completely recovered.
  • the sidewall surface (side surface) formed by dry etching does not reflect the facets of the crystal, and therefore has a high density of dangling bonds. This leads to an increase in the crystal surface and junction interface state density, which deteriorates device characteristics.
  • (3) In processing by dry etching it is difficult to create narrow and deep trenches that are desirable for device applications, or completely vertical sidewall surfaces (side surfaces). Such a limited processing shape becomes a constraint on device design.
  • Embodiment 2 a trench metal oxide semiconductor Schottky Barrier Diode (MOSSBD) 201, which is one of the semiconductor devices suitable for use as a power device, will be described, including its manufacturing method.
  • MOSSBD trench metal oxide semiconductor Schottky Barrier Diode
  • a method for manufacturing the trench MOSSBD (201) will be described with reference to FIGS. 5 and 6.
  • a substrate 51 made of ⁇ -Ga 2 O 3 crystal, a SiO 2 mask 52, and a ⁇ -Ga 2 O 3 crystal pattern ( ⁇ -Ga 2 O 3 crystal) grown in the mask opening are shown.
  • a sample (FIG. 5(a)) having a semiconductor layer) 53 is prepared.
  • the substrate 51 made of ⁇ -Ga 2 O 3 crystal one doped with Si, Sn, etc. in an amount of 10 17 cm -3 or more and 10 19 cm -3 or less can be preferably used.
  • the first embodiment as seen in the above description using FIGS.
  • the ⁇ -Ga 2 O 3 crystal pattern 53 is expressed by focusing on a convex pattern, that is, a fin (linear protrusion).
  • the grooves formed between the ⁇ -Ga 2 O 3 crystal patterns 53 are focused and expressed as a concave pattern, that is, a trench.
  • an insulating film 54a is conformally formed. It is preferable that the insulating film 54a has few levels and defects and has excellent breakdown voltage, and is made of, for example, from the group consisting of HfO 2 , Al 2 O 3 , SiO 2 , Ta 2 O 5 , HfSiO 2 , Si 3 N 4 , and SiON. You can list one or more to choose from. A single layer film or a laminated film selected from these films may be used.
  • the film forming method is not particularly limited, and examples include CVD, sputtering, and ALD (Atomic Layer Deposition).
  • the thickness of the insulating film 54a is not particularly limited, but can be 10 nm or more and 100 nm or less.
  • the first insulating film 54 is processed by removing the upper surface portion of the film 54a.
  • this processing method include a CMP (Chemical Mechanical Polishing) method, an etchback method, and a combination thereof.
  • an insulating film 56a is deposited (FIG. 5(d)), and then a resist pattern 57 having an opening exposing a desired region where a trench is to be formed is formed (FIG. 5(e)).
  • examples of the insulating film 56a include SiO 2 , SiON, SOG (Spin on Glass), and polyimide.
  • Examples of the forming method include a CVD method, a sputtering method, and a coating method.
  • the insulating film 56a is etched (FIG. 6(a)), and then the resist pattern 57 is removed by oxygen gas ashing, ozone treatment, stripping solution, etc., and a second An insulating film 56 (for example, SiO 2 ) is formed (FIG. 6(b)).
  • the upper surface portion 55 of the ⁇ -Ga 2 O 3 crystal pattern 53 where the ⁇ -Ga 2 O 3 crystal is exposed (that is, the ⁇ -Ga 2 O 3 crystal exposed portion) 55 and the exposed surface of the first insulating film 54 are After thorough cleaning, a conductive film 58a that will become an anode is formed on the surface (top surface) on the ⁇ -Ga 2 O 3 crystal pattern 53 side, and a conductive film 59 that will become a cathode is formed on the back surface (FIG. 6(c). )).
  • examples of the conductive film 58a include Pt, Au, Ni, Ag, Ru, Rh, Pd, W, Mo, Ta, and Cu.
  • Examples of methods for forming the conductive film 58a include a vapor deposition method, a sputtering method, and an MOCVD method.
  • Examples of the conductive film 59 include at least one selected from the group consisting of Ti, Al, Au, Pt, and ITO, and an alloy containing at least one selected from these groups.
  • Examples of methods for forming the conductive film 59 include a vapor deposition method, a sputtering method, and an MOCVD method.
  • the conductive film 59 is preferably in ohmic contact with the substrate 51 made of ⁇ -Ga 2 O 3 crystal. Taking this into consideration, it is also preferable to control the doping of the substrate 51 made of ⁇ -Ga 2 O 3 crystal, and to form the conductive film 59 into a laminated film.
  • the conductive film 58a is processed by lithography and etching to produce a trench MOSSBD (201) having the desired anode electrode 58 and cathode electrode (conductive film) 59.
  • the anode electrode 58 may be formed by a lift-off method instead of the film formation, lithography, and etching methods.
  • the anode electrode 58 is formed by forming an upper surface portion ( ⁇ -Ga 2 O 3 crystal exposed portion) 55 of a ⁇ -Ga 2 O 3 crystal pattern ( ⁇ -Ga 2 O 3 crystal semiconductor layer) 53 in which ⁇ -Ga 2 O 3 crystal is exposed. Therefore, the upper surface portion ( ⁇ -Ga 2 O 3 crystal exposed portion) 55 can also be called a Schottky connection portion. As shown in FIG.
  • the three-dimensional structure of the semiconductor layer made of ⁇ -Ga 2 O 3 crystals is formed between the ⁇ -Ga 2 O 3 crystal patterns 53. Focusing on the groove, it has the shape of a trench (groove), and the insulation film 54 disposed on the side wall surface (side surface) of the trench (groove) and the bottom surface of the trench (groove) (here, the insulation film 54 is The film 54 may be disposed on at least a portion of the side wall surface (side surface) of the trench (groove).)
  • the anode electrode 58 is formed to cover the trench (groove) having the three-dimensional structure.
  • the anode electrode 58 only needs to cover at least a portion of the trench.
  • the anode electrode 58 may cover at least a portion of the three-dimensional structure (that is, the trench) , has a structure in which Schottky contact is made with the semiconductor layer made of ⁇ -Ga 2 O 3 crystal.
  • the semiconductor layer 53 made of ⁇ -Ga 2 O 3 crystal (that is, the ⁇ -Ga 2 O 3 crystal semiconductor layer) is in Schottky contact with the anode electrode 58, and the ⁇ -Ga Since the side wall surface (side surface) of the 2 O 3 crystal semiconductor layer 53 reflects the facets of the crystal and has a low density of dangling bonds, the semiconductor device has a low density of crystal defects and interface states on the crystal surface.
  • the manufactured trench MOSSBD (201) has a leakage resistance that is particularly suitable for power device applications. It becomes a high voltage diode, which is a semiconductor device with excellent current characteristics.
  • the fin structure 101 using the ⁇ -Ga 2 O 3 crystal of the first embodiment is applied to a (horizontal) FinFET (202).
  • Embodiment 3 will be described below with reference to FIG. 7.
  • the structure of the (horizontal) FinFET (202) is referred to as a "Fin MOSFET structure.”
  • the lateral FinFET (202) includes an insulating substrate 61 made of ⁇ -Ga 2 O 3 crystal, a fin 62 made of ⁇ -Ga 2 O 3 crystal semiconductor, Consisting of a mask 63 made of a thin film of SiO 2 or the like, an insulating film 64 of SiO 2 or the like, a gate insulating film 65, and a gate electrode 66, a source 67 is placed at one end of the fin 62 with the gate electrode 66 in between, and a source 67 is placed at the other end. It has a structure in which a drain 68 is connected.
  • the insulating film 64 can be omitted.
  • a fin structure having the fins 62 formed in the openings of the mask 63 formed on the substrate 61 is prepared by the method described in Embodiment 1, and then CVD or sputtering is performed.
  • An insulating film 64 is formed by, for example, a gate insulating film 65 is formed thereon, and one side wall surface (first side surface) of the fin 62, the top surface, and the other side wall surface (second side surface) opposite to the first side surface. That is, a gate electrode 66 is formed so as to cover at least part of the upper surface and both side wall surfaces (both side surfaces) of the fin three-dimensional structure, and a source 67 is formed at one end of the fin 62 with the gate electrode 66 in between.
  • a drain 68 can be formed and connected to the other end.
  • the gate insulating film 65 it is preferable to use a so-called High-k film such as HfO 2 , HfSiO 2 , Al 2 O 3 and Si 3 N 4 in addition to SiO 2 .
  • the gate electrode 66 is connected to at least one side wall surface (side surface) of the three -dimensional structure (specifically, the fin 62) of the semiconductor layer made of ⁇ -Ga 2 O 3 crystal.
  • a structure is provided that is arranged (formed) so as to cover the top and side surfaces of the three-dimensional structure (that is, the entire surface of the three-dimensional structure).
  • the side wall surface (side surface) of the fin 62 made of ⁇ -Ga 2 O 3 crystalline semiconductor that becomes the channel reflects the facet of the crystal and has a low density of dangling bonds, so it is free from crystal defects and This results in a semiconductor device with a low density of interface states on the crystal surface.
  • the FinFET (202) is a FET (Field Effect Transistor) with excellent current characteristics due to the combination of the fin 62 made of such a high-quality ⁇ -Ga 2 O 3 crystalline semiconductor and the FinFET structure that can bring out excellent electrical characteristics. become. In other words, the horizontal FinFET (202) becomes a power device.
  • the fin structure 101 made of ⁇ -Ga 2 O 3 crystal of the first embodiment is applied to a (vertical) FinFET (203).
  • Embodiment 4 will be described below with reference to FIG. 8.
  • the structure of the FinFET (203) is referred to as a "Fin type MOSFET structure” like the structure of the (horizontal) FinFET (202).
  • the vertical FinFET (203) includes a substrate 71 made of ⁇ -Ga 2 O 3 crystal, an epitaxial ⁇ -Ga 2 O 3 crystal forming layer 72, a fin 73 made of ⁇ -Ga 2 O 3 crystal, and when the fin 73 is formed.
  • a mask 74 made of SiO 2 or the like that serves as a template for the process an insulating film 75 that functions as a gate insulating film, a gate electrode 76, an insulating layer 77 that serves to electrically separate the gate electrode and source electrode, etc., the fin 73 and the source electrode.
  • 79 is an ohmic contact, and includes an n + layer 78 and a drain electrode 80 which have the function of lowering the contact resistance. As shown in FIG.
  • the gate electrode 76 is formed on at least one side wall surface (side surface) of the three -dimensional structure (specifically, the fin 73) of the semiconductor layer made of ⁇ -Ga 2 O 3 crystal. It will have a structure arranged (formed) so as to cover it.
  • the substrate 71 is preferably doped with Si, Sn, or the like in an amount of 10 18 cm -3 to 10 20 cm -3 in terms of electrical resistance.
  • the epitaxial ⁇ -Ga 2 O 3 crystal forming layer 72 is a ⁇ -Ga 2 O 3 crystal with a dopant amount of 10 15 cm -3 or more and 10 17 cm -3 or less, which is formed by HVPE method or the like.
  • the thickness is preferably 1 ⁇ m or more and 50 ⁇ m or less.
  • Fin 73 is formed on epitaxial ⁇ -Ga 2 O 3 crystal formation layer 72 using mask 74 in the same manner as in the first embodiment.
  • the doping amount of the fin 73 is preferably set to 10 15 cm -3 or more and 10 17 cm -3 or less.
  • the vicinity of the surface layer of the side wall surface (side surface) of the fin 73 functions as a channel layer.
  • the insulating film (gate insulating film) 75 it is preferable to use a so-called High-k film such as HfO 2 , HfSiO 2 , Al 2 O 3 and Si 3 N 4 in addition to SiO 2 .
  • the thickness is preferably 10 nm or more and 100 nm or less.
  • the gate electrode 76 is made of Pt, Cr, Au, Ni, Ag, Ru, Rh, Pd, W, Mo, Ta, PolySi (polysilicon), and Cu
  • the source electrode 79 and drain electrode 80 are made of Ti, Al, etc. , Au, Pt, and ITO (indium tin oxide), and an alloy containing at least one member selected from these groups can be preferably used.
  • the source electrode 79 is a laminated film in which Ti, Al, and Pt are laminated in order from the bottom layer
  • the drain electrode 80 is a laminated film in which Ti and Au are laminated in order from the bottom layer.
  • a two-layer membrane can be preferably used.
  • Examples of the insulating layer 77 include SiO 2 , SiON, SOG (Spin on Glass), and polyimide.
  • N + layer 78 can be formed by ion implantation.
  • Examples of the dopant include Si and Sn, and the amount of the dopant is in the range of 10 18 cm -3 to 10 20 cm -3 .
  • the thickness can be 50 nm or more and 500 nm or less. Note that this n + layer 78 may be omitted depending on the doping amount of the fin 73 from the viewpoint of easy manufacturing.
  • the vertical FinFET (203) has a fin structure including a fin 73 formed in the opening of a mask 74 formed on the epitaxial ⁇ -Ga 2 O 3 crystal formation layer 72 by the method described in Embodiment 1.
  • An insulating film (gate insulating film) 75 is formed by a CVD method, a sputtering method, etc., and a region including at least a part of the side wall surface (side surface) of the fin 73 is formed by an evaporation method, a sputtering method, a CVD method, or an MOCVD method.
  • the gate electrode 76 is formed by a method such as a method, an insulating layer 77 is formed by a sputtering method, a CVD method, or a coating method, and a source electrode 79 and a drain electrode 80 are formed thereon.
  • the side wall surface (side surface) of the fin 73 which is made of a ⁇ -Ga 2 O 3 crystal semiconductor and serves as a channel layer, reflects the facet of the crystal and has a low density of dangling bonds. This results in a semiconductor device with low crystal defects and low density of interface states on the crystal surface.
  • the FinFET (203) has a combination of the fin 73 made of such a high-quality ⁇ -Ga 2 O 3 crystalline semiconductor and the vertical FinFET structure that can bring out excellent electrical characteristics, resulting in an FET with excellent current characteristics. Furthermore, it is desirable that the channel layer in the vertical FinFET (203) has as large an area as possible, since current can be earned more efficiently.
  • the vertical FinFET (203) In the structure of the vertical FinFET (203), by forming a large number of fins 73 per unit area by microfabrication, it is possible to increase the surface area of the channel layer. According to the present invention, it is possible to form the fins 73 that have a high packing density, are fine, and have a high aspect ratio. Therefore, the vertical FinFET (203) according to the fourth embodiment has excellent electrical characteristics, which is particularly suitable for power device applications. In other words, the vertical FinFET (203) becomes a power device.
  • Example 1 In Example 1, a sample was prepared using a substrate made of ⁇ -Ga 2 O 3 crystal with (001) plane and (010) plane as substrate planes, and was evaluated. The results are described below along with the sample preparation method.
  • a substrate 11 made of ⁇ -Ga 2 O 3 crystal was prepared, and a thin film 12a of amorphous SiO 2 was formed on the substrate 11 (FIG. 2(b)).
  • a substrate 11 made of ⁇ -Ga 2 O 3 crystal a substrate having (001) and (010) planes, which is commercially available from Novel Crystal Technology, was used.
  • the thin film 12a made of amorphous SiO 2 was formed by plasma chemical vapor deposition using tetraethoxysilane (TEOS) as a precursor, and the film thickness was 100 nm.
  • TEOS tetraethoxysilane
  • a resist pattern 15 having a groove-shaped opening pattern was formed (FIG. 2(c)). Thereafter, wet etching is performed using a hydrofluoric acid buffer (FIG. 2(d)), and then the resist pattern 15 is peeled off to form a mask made of SiO 2 (12) having groove-shaped openings 13. 12 was formed (FIG. 2(e)).
  • the resist was removed by acetone and oxygen plasma ashing, and the exposed portion ( ⁇ -Ga 2 O 3 crystal substrate exposed portion) 13a of the substrate made of ⁇ -Ga 2 O 3 crystal was degreased. .
  • the opening 13 of the mask 12 was formed so as to be parallel to the [010] direction in the substrate 11 whose substrate surface is the (001) plane, and to be parallel to the [001] direction in the substrate 11 whose substrate surface is the (010) plane. .
  • the opening 13 has a width of 1.2 ⁇ m and a length of 100 ⁇ m.
  • ⁇ -Ga 2 O 3 crystal is selectively grown by halide vapor phase epitaxy to form a semiconductor layer 14 made of ⁇ -Ga 2 O 3 crystal in the mask opening 13. Formed.
  • the details are shown below.
  • the equipment used for halide vapor phase growth was independently manufactured.
  • O 2 (purity>99.99999%) (oxygen source gas) and GaCl precursor (gallium compound gas) were used as the gas for growing ⁇ -Ga 2 O 3 crystals, and quartz heated to 1040°C was used.
  • the GaCl precursor is produced by chemically reacting Ga metal (purity>99.99999%) and HCl gas (purity>99.999%) (gallium compound gas) at 820°C.
  • the one synthesized upstream was used.
  • HCl gas was directly supplied to the production reaction region as an etching gas at a partial pressure of 0.25 kPa.
  • HCl gas has the property of etching Ga 2 O 3 crystals. The purpose of introducing this gas is to avoid parasitic gas phase reactions and to more effectively prevent the formation of Ga 2 O 3 crystal nuclei on the mask 12.
  • purified N 2 gas (dew point ⁇ -110° C.) was used as the carrier gas.
  • the flow rate was 7870 sccm.
  • the film formation time (growth time) was 15 minutes, and film formation was performed under the same conditions on the substrate 11 having either the (001) plane or the (010) plane as the substrate surface.
  • film formation was also carried out under conditions in which HCl gas, which is an etching gas for preventing nucleation on the mask 12, was not supplied.
  • FIG. 9 is an example in which a case where HCl gas is introduced (FIG. 9(a)) and a case where HCl gas is not introduced (FIG. 9(b)) are observed by SEM from above and compared.
  • SU8230 manufactured by Hitachi High-Tech
  • FIG. 9(a) a linear pattern of ⁇ -Ga 2 O 3 crystals is formed at the location corresponding to the mask opening 13, and the region where the mask 12 is formed is in a further state.
  • deposits have been confirmed on the mask 12 at a distance of 100 ⁇ m or more from the mask opening 13.
  • a resist having an opening in the field part 100 ⁇ m or more away from the mask opening 13 is used.
  • a pattern is formed, and then unnecessary deposits of Ga 2 O 3 crystals are removed by wet etching or the like, or a dummy opening is formed in advance in a field part 100 ⁇ m or more away from the mask opening 13. It is preferable to form a ⁇ -Ga 2 O 3 crystal pattern.
  • it is also effective to increase the amount of HCl gas introduced or to reduce the amount of growth precursor supplied (for example, the amount of GaCl precursor supplied) to promote the desorption reaction.
  • the trench (corresponding to the longitudinal direction of the linear protrusion (fin)) needs to be parallel to the line of intersection between the (100) plane and the substrate surface (that is, the substrate surface of the substrate).
  • the directions correspond to the [010] direction and the [001] direction, respectively.
  • FIGS. 11(a) and (010) an example in which a ⁇ -Ga 2 O 3 crystal pattern is formed with the longitudinal direction of the mask opening 13 in the [010] direction on a substrate whose substrate surface is the (001) plane is shown in FIGS. 11(a) and (010).
  • FIG. 11(b) shows an example in which a ⁇ -Ga 2 O 3 crystal pattern is formed on a substrate whose longitudinal direction is the [001] direction. It can be seen that a good striped pattern with smooth sidewall surfaces (side surfaces) was formed.
  • the substrate with the (010) plane as the substrate surface had an uneven structure with a higher aspect ratio than the substrate with the (001) plane as the substrate surface. This reflects that the growth rate in the [010] direction is high, so that the vertical growth component is sufficiently larger than the lateral growth component. Note that the facet side wall surface (side surface) of the (100) plane is perpendicular to the substrate surface. Focusing on this characteristic, when selective growth technology is used, the (010) plane is more suitable for forming trenches and fins (linear protrusions) than the (001) plane.
  • the inclination angle of the ⁇ -Ga 2 O 3 crystal pattern (specifically, SAG (Selective area growth) island) and the ⁇ -Ga 2 O 3 crystal pattern to be formed are A schematic cross-sectional view of the height is shown in FIG.
  • trenches (grooves) and fins (wires) with the (001) plane facets as the side wall surfaces (side surfaces) can be used.
  • trenches (grooves) and fins (wires) with the (001) plane facets as the side wall surfaces (side surfaces) can be used.
  • trenches (grooves) and fins (wires) with the (001) plane facets as the side wall surfaces (side surfaces) can be used.
  • the (like protrusion) structure can be formed by selective growth technology.
  • Example 2 In Example 2, a sample was prepared and evaluated using a substrate made of ⁇ -Ga 2 O 3 crystal with the (-102) plane as the substrate surface. The results are described below along with the sample preparation method.
  • the (-102) plane of the substrate has a perpendicular relationship between the (-102) plane and the (100) plane fin (linear protrusion) side wall surface (side surface), so the fin (linear protrusion) is highly useful for device applications. The formation of linear protrusions can be expected. In Example 2, this was demonstrated.
  • a sample (semiconductor device 101 according to FIG. 1) was fabricated using the same steps as in Example 1 except that a substrate with the (-102) plane as the substrate surface was used.
  • the substrate made of ⁇ -Ga 2 O 3 crystal with the (-102) plane as the substrate surface was manufactured by Novel Crystal Technology Co., Ltd., and the sample size was 10 ⁇ 15 mm 2 and the thickness is 0.65 mm.
  • the dopant was also Sn as in Example 1, and the carrier concentration was 4.9 ⁇ 10 18 cm ⁇ 3 . It was confirmed by X-ray diffraction measurement that the substrate had a (-102) plane as the substrate surface.
  • FIG. 17(a) shows the results.
  • FIG. 17(b) is a schematic diagram of the cross-sectional shape obtained by tracing the SEM observation shape.
  • the side wall surfaces (side surfaces) of the fins (linear protrusions) are (100) facets perpendicular to the main surface of the substrate.
  • a semiconductor device using a ⁇ -Ga 2 O 3 crystal semiconductor which suppresses the generation of interface states, provides good device characteristics, and is suitable for microfabrication.
  • this semiconductor device has a trench (groove) or fin (linear protrusion) structure, and brings out the characteristics of a ⁇ -Ga 2 O 3 crystal semiconductor that has a high breakdown voltage and a wide band gap.
  • it is suitable as a high-performance power device.
  • Power devices are used in a variety of fields, including the power trains of EVs and hybrid vehicles, power supplies for servers, renewable energy equipment, industrial equipment, and railway vehicles, and are positioned as indispensable devices for realizing a smart society. Therefore, it is believed that the present invention has a large impact on society and on industry.
  • SiO 2 57 Resist pattern 58 Electrode (anode electrode) 58a Conductive film 59 Conductive film (cathode electrode) 61 Insulating substrate ( ⁇ -Ga 2 O 3 crystal) 62 Fin ( ⁇ -Ga 2 O 3 crystal) 63 Mask (e.g. SiO 2 ) 64 Insulating film (e.g. SiO 2 ) 65 Gate insulating film (e.g. SiO 2 ) 66 Gate electrode 67 Source 68 Drain 71 Substrate ( ⁇ -Ga 2 O 3 crystal) 72 Formation layer of epitaxial ⁇ -Ga 2 O 3 crystal 73 Fin ( ⁇ -Ga 2 O 3 crystal) 74 Mask (e.g.

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Abstract

本発明の課題は、加工ダメージが少なく、結晶表面や接合界面での界面準位の発生が抑制されて良好なデバイス特性が得られ、微細加工に適したβ―Ｇａ２Ｏ３半導体を用いたトレンチあるいはフィン構造を有する半導体装置を提供することである。　本発明は、β－Ｇａ２Ｏ３結晶からなる半導体層を有し、半導体層は第１主表面に線状突起または溝の立体構造を有し、立体構造の側面が（１００）ファセット面である半導体装置とする。

Description

半導体装置、その用途、およびその製造方法
　本発明は、半導体装置、その用途（特に、当該半導体装置を有するパワーデバイス）、およびその製造方法に関する。
　β－Ｇａ２Ｏ３結晶を材料として用いた半導体装置や当該半導体装置を有するパワー半導体（「パワーデバイス」と称することもある）を中心とした半導体装置などの半導体を用いる電子デバイスの分野においては、ショットキーバリアダイオード（ＳＢＤ）や金属酸化物半導体トランジスタ（ＭＯＳＦＥＴ）などの半導体デバイスの研究開発が盛んに行われている。当該研究開発では、それらデバイスの耐圧を原理的に向上できるトレンチ（凹）やフィン（凸）などの構造検討も進んでおり、非特許文献１や２にみられるように、多くの試作結果が報告されている。ここで、当該構造は、現在は、異方性ドライエッチング（一般的に「反応性イオンエッチング」とも称する）による加工で形成されている。
　しかし、β－Ｇａ２Ｏ３結晶を用いた半導体装置や当該半導体装置を有するパワーデバイスで、トレンチ（凹）やフィン（凸）形成にドライエッチング（主に、異方性ドライエッチング）を用いると下記のような問題があることが指摘されている。
　（１）ドライエッチングを用いた場合、形成されるトレンチ（凹）やフィン（凸）の側壁表面（本願では、単に「側面」とも称する）は、加工ダメージを受ける。そのため、ドライエッチング後に、アルカリや酸を用いたウェットプロセスでのダメージ除去が必要になる。
　（２）ドライエッチング加工で形成された側壁表面（側面）は、結晶のファセットを反映していないため、未結合手密度が大きい。これは、結晶表面準位や接合界面準位密度の増大につながり、デバイス特性を低下させる。
　（３）ドライエッチングによる加工では、デバイス応用上望ましい幅が狭く深いトレンチや、完全に垂直な側壁表面（側面）の作製が困難である。そのような制限のある加工形状は、デバイス設計の制約となる。
　一方で、β型のＧａ２Ｏ３（β－Ｇａ２Ｏ３）結晶とは異なる、他の結晶多形であるα型のＧａ２Ｏ３（α－Ｇａ２Ｏ３）結晶を用いる半導体デバイスの分野では、シリコンやＩＩＩ－Ｖ族半導体で発展した選択成長技術および横方向成長が促された選択横方向成長技術を用いて主に転位密度低減を目的とした研究が行われている。さらに、当該選択成長技術により、表面エネルギーが小さく安定なファセットで囲まれた３次元構造をもつα－Ｇａ２Ｏ３結晶が育成できることも知られており、非特許文献３にその開示がある。
　しかしながら、β－Ｇａ２Ｏ３結晶を用いる半導体デバイスの分野では、上記選択成長技術は、電極の接触抵抗低減のための高濃度ドープ層の選択成長というごく一部の特殊用途での報告（非特許文献４）にとどまっている。
Ｆ．Ｏｔｓｕｋａ　ｅｔ　ａｌ．，Ａｐｐｌ．Ｐｈｙｓ．Ｅｘｐｒｅss、１５，０１６５０１（２０２２）ｈｔｔｐｓ：／／ｄｏｉ．ｏｒｇ／１０．３５８４８／１８８２－０７８６／ａｃ４０８０ Ｗ．Ｌｉ　ｅｔ　ａｌ．，ＩＥＥＥ　Ｉｎｔｅｒｎａｔｉｏｎａｌ　Ｅｌｅｃｔｒｏｎ　Ｄｅｖｉｃｅｓ　Ｍｅｅｔｉｎｇ（ＩＥＤＭ），（２０１９）ｈｔｔｐｓ：／／ｄｏｉ．ｏｒｇ／１０．１１０９／ＩＥＤＭ１９５７３．２０１９．８９９３５２６ Ｙ．Ｏｓｈｉｍａ　ｅｔ　ａｌ．，ＡＰＬ　Ｍａｔｅｒ．，７，０２２５０３（２０１９）ｈｔｔｐｓ：／／ｄｏｉ．ｏｒｇ／１０．１０６３／１．５０５１０５８ Ａ．Ｂｈａｔｔａｃｈａｒｙｙａ　ｅｔ　ａｌ．，Ａｐｐｌ．Ｐｈｙｓ．Ｅｘｐｒｅｓｓ，１４，０７６５０２（２０２１）ｈｔｔｐｓ:／／ｄｏｉ．ｏｒｇ／１０．３５８４８／１８８２―０７８６／ａｃ０７ｅｆ
　本発明は、上記従来のトレンチやフィン構造を有するβ―Ｇａ２Ｏ３結晶を備える半導体装置（具体的には、上述した従来のドライエッチングを用いることにより形成されたトレンチ（凹）やフィン（凸）を有するβ―Ｇａ２Ｏ３結晶を備える半導体装置）の上記問題を解決して、加工ダメージが少なく、結晶表面や接合界面での界面準位の発生が抑制されて良好なデバイス特性が得られ、また、微細加工に適した、β―Ｇａ２Ｏ３結晶からなる半導体（β―Ｇａ２Ｏ３結晶半導体）を用いた半導体装置、当該半導体装置を有するパワーデバイス（特にβ―Ｇａ２Ｏ３結晶半導体の特性を活かしたパワーデバイス）、および当該半導体装置の製造方法を提供することを課題とする。
　本発明の構成を下記に示す。
（構成１）
　β－Ｇａ２Ｏ３結晶からなる半導体層を有し、
　前記半導体層は第１主表面に線状突起または溝の立体構造を有し、
　前記立体構造の側面が（１００）ファセット面である、半導体装置。
（構成２）
　前記側面は、前記半導体装置の基板面に対し垂直である、構成１記載の半導体装置。
（構成３）
　基板上に形成された線状突起または溝からなる立体構造を有する半導体層を備え、
　前記半導体層はβ－Ｇａ２Ｏ３結晶からなり、
　前記線状突起または溝の長手方向は、前記基板の基板面と（１００）面の交線に平行な方向である、半導体装置。
（構成４）
　前記線状突起または溝の側面は、前記基板面に対し垂直である、構成３記載の半導体装置。
（構成５）
　前記基板面は（０１０）面であり、前記長手方向は［００１］方向である、構成３または４記載の半導体装置。
（構成６）
　前記基板面は（００１）面であり、前記長手方向は［０１０］方向である、構成３記載の半導体装置。
（構成７）
　前記基板面は（－１０２）面であり、前記長手方向は［０１０］方向である、構成３または４記載の半導体装置。
（構成８）
　前記線状突起または溝の少なくとも一方の側面の少なくとも一部がチャネルである、構成１から７の何れかに記載の半導体装置。
（構成９）
　前記立体構造の少なくとも一側面、または立体面全面を覆うようにゲート電極が配置されたＦｉｎ型ＭＯＳＦＥＴ構造を備える、構成１から８の何れかに記載の半導体装置。
（構成１０）
　前記立体構造の形状は溝であり、
　前記溝の側面の少なくとも一部と底面に配置された絶縁膜を介して、アノード電極が、前記立体構造の少なくとも一部を覆うように形成されており、
　かつ前記アノード電極が、前記立体構造の一部において、前記半導体層とショットキー接続をしたＴｒｅｎｃｈ型ＭＯＳＳＢＤ構造を備える、構成１から７の何れかに記載半導体装置。
（構成１１）
　構成１から１０の何れかに記載の半導体装置を有する、パワーデバイス。
（構成１２）
　β－Ｇａ２Ｏ３結晶からなる半導体基板を準備することと、
　前記半導体基板の基板面と（１００）面の交線に平行な方向に長手方向を備えた線状またはストライプ状のマスキングパターンを形成することと、
　気相を利用した堆積法で、前記β－Ｇａ２Ｏ３結晶が露出した前記マスキングパターンの開口部にβ－Ｇａ２Ｏ３結晶を選択成長させること、を含む半導体装置の製造方法。
（構成１３）
　前記堆積法は、気相成長法である、構成１２記載の半導体装置の製造方法。
　本発明によれば、加工ダメージが少なく、結晶表面や接合界面での界面準位の発生が抑制されて良好なデバイス特性が得られ、また、微細加工に適した、β―Ｇａ２Ｏ３結晶を半導体材料として用いたトレンチ（凹）あるいはフィン（凸）構造を有する半導体装置、特にβ―Ｇａ２Ｏ３結晶半導体の特性を活かしたパワーデバイスおよびその製造方法が提供される。
本発明によるβ―Ｇａ２Ｏ３結晶を用いるフィン構造体（トレンチ構造体）を説明する断面図である。 本発明のβ―Ｇａ２Ｏ３結晶を用いるフィン構造体の製造工程を断面図で示した工程図である。図中の（ａ）から（ｆ）は、前記製造工程中の各製造工程を示す。 従来製法によるフィン構造体の製造工程を断面図で示した工程図である。図中の（ａ）から（ｅ）は、前記製造工程中の各製造工程を示す。 本発明のβ―Ｇａ２Ｏ３結晶を用いるフィン構造体の製造工程を示すフローチャート図である。 本発明によるＴｒｅｎｃｈ　ＭＯＳＳＢＤの製造工程を断面図で示した工程図である。図中の（ａ）から（ｅ）は、前記製造工程中の各製造工程を示す。 本発明によるＴｒｅｎｃｈ　ＭＯＳＳＢＤの製造工程を断面図で示した工程図である。図中の（ａ）から（ｄ）は、前記製造工程中の各製造工程を示す。 横型のＦｉｎＦＥＴ素子構造の説明図である。図中の（ａ）は鳥観図、図中の（ｂ）は断面図である。 縦型ＦｉｎＦＥＴの素子構造を説明する断面図である。 気相成長法により作製したβ―Ｇａ２Ｏ３結晶膜のＳＥＭ写真である。図中の（ａ）はＨＣｌを添加した場合のＳＥＭ写真、図中の（ｂ）は添加しない場合のＳＥＭ写真である。 気相成長法により作製したβ―Ｇａ２Ｏ３結晶からなるフィンのＳＥＭ写真である。図中の（ａ）は（００１）面を基板面とする基板を用いた場合のＳＥＭ写真、図中の（ｂ）は（０１０）面を基板面とする基板を用いた場合のＳＥＭ写真である。 気相成長法により作製したβ―Ｇａ２Ｏ３結晶からなるフィンのＳＥＭ写真である。図中の（ａ）は（００１）面を基板面とする基板を用いた場合のＳＥＭ写真、図中の（ｂ）は（０１０）面を基板面とする基板を用いた場合のＳＥＭ写真である。 気相成長法により作製したβ―Ｇａ２Ｏ３結晶からなるフィンの断面のＳＥＭ写真である。図中の（ａ）は（００１）面を基板面とする基板を用いた場合のＳＥＭ写真、図中の（ｂ）は（０１０）面を基板面とする基板を用いた場合のＳＥＭ写真である。 気相成長法により作製したβ―Ｇａ２Ｏ３結晶からなるフィンの形状を説明する断面模式図である。図中の（ａ）は（００１）面を基板面とする基板を用いた場合の断面模式図、図中の（ｂ）は（０１０）面を基板面とする基板を用いた場合の断面模式図である。 実施の形態１で説明する気相成長装置（ＨＶＰＥ装置）の構成の概要を示す図（装置構成説明図）である。 （－１０２）面を基板面とする基板を用いて気相成長法により作製したβ―Ｇａ２Ｏ３結晶からなるフィンのＳＥＭ写真である。 図中の（ａ）、（ｂ）、（ｃ）は、（－１０２）面を基板面とする基板を用いて気相成長法により作製したβ―Ｇａ２Ｏ３結晶からなるフィンのＳＥＭ写真である。 図中の（ａ）は、（－１０２）面を基板面とする基板を用いて気相成長法により作製したβ―Ｇａ２Ｏ３結晶からなるフィンの断面のＳＥＭ写真であり、図中の（ｂ）は、その写真を基にトレースした断面形状の模式図である。
（実施の形態１）
　実施の形態１では、β型Ｇａ２Ｏ３（β－Ｇａ２Ｏ３）結晶を用いた半導体装置を有するパワー半導体（パワーデバイス）で用いられるトレンチ（凹）およびフィン（凸）を選択成長技術（特に「選択横方向成長技術」）により形成する方法を説明する。
　当該方法は、β－Ｇａ２Ｏ３結晶からなる基板の表面に線状開口のあるマスクを形成し、選択成長技術により得られる、ファセットで囲まれた線状の結晶をフィン、そして、それら結晶（すなわち、当該選択成長技術により得られる、ファセットで囲まれた線状の結晶（フィン））の隙間をトレンチとみなした立体構造を有するβ－Ｇａ２Ｏ３結晶からなる半導体層を形成するものである。ここで、最も表面エネルギーが小さく安定な（１００）面がトレンチやフィンの側壁表面（側面）となるように、線状開口の方位を設定する。
　因みに、本願において「フィン」（「フィン（凸）」と記載することもある）とは、特に断りのない限り、ファセットで囲まれた形状が線状の結晶のことであり、凸状の形状（立体構造）を有し、本願では、単に「線状突起」とも称する。また、本願において「トレンチ」（「トレンチ（凹）」と記載することもある）とは、特に断りのない限り、ファセットで囲まれた形状が線状の結晶（フィン）が２つ以上存在する場合に隣合うフィンの間に現れる隙間のことであり、凹状の形状（立体構造）を有し、本願では、単に「溝」とも称する。
　また、本願において「線状突起または溝」とは、以下に述べるとおりである。
　本発明の「半導体装置」では、β－Ｇａ２Ｏ３結晶からなる半導体層の立体構造は、線状突起（「フィン」）により形成される構造を有する。この場合、線状突起（「フィン」）に着目すると、当該半導体層は、線状突起（フィン）によって構成されることになるため、線状突起からなる立体構造（すなわち、凸状の形状）を有すると見なされる。しかしながら、当該半導体層は、隣り合う線状突起（「フィン」）の間（隙間）に溝が現れるので、当該溝（トレンチ）に注目すると、当該半導体層は、溝（トレンチ）によって構成されることになる。この場合、当該半導体層は、溝からなる立体構造（すなわち、凹状の形状）を有すると見なされる。そのため、上記線状突起からなる立体構造（すなわち、凸状の形状）を有する半導体層と上記溝からなる立体構造（すなわち、凹状の形状）を有する半導体層は、互いに同じである。つまり、本発明の「半導体装置」では、上述のとおり、β－Ｇａ２Ｏ３結晶からなる半導体層の立体構造の見方（評価）として、線状突起（「フィン」）に着目する場合と溝（トレンチ）に注目する場合の２通りがあるので、本発明の「半導体装置」では、β－Ｇａ２Ｏ３結晶からなる半導体層の立体構造を「線状突起または溝」と規定しているだけである。このため、本願において「線状突起または溝」とは、β－Ｇａ２Ｏ３結晶からなる半導体層の立体構造を、線状突起（「フィン」）に着目して線状突起のみからなると見なす場合、または、隣り合う線状突起の隙間を溝とみなし、当該溝に着目して溝のみからなると見なす場合を意味する。
　また、本願では、β－Ｇａ２Ｏ３結晶からなる半導体層を有する表面を「第１主表面」とも称する。当該表面は、β－Ｇａ２Ｏ３結晶からなる半導体層を有していればよく、例えば、基板の表面でも基板上に形成された層の表面であってもよい。
　また、本願において「半導体装置」とは、上記に示した本発明の構成において半導体装置として定義されているものを意味する。具体的には、半導体を材料として作製した半導体デバイス（半導体素子）であり、一般的によく知られているものとして、例えば、半導体ダイオード、トランジスタ、ＩＣやＬＳＩなどの半導体デバイス（半導体素子）が挙げられる。
　また、本願において「パワーデバイス」（「パワー半導体」とも称する）とは、上記に示した本発明の構成においてパワーデバイスとして定義されているものを意味する。具体的には、例えば、インバータやコンバータなどの電力変換器に用いられる半導体素子が挙げられる。ＩＣやＬＳＩのような半導体デバイス（半導体素子）と比較し、半導体回路内に流れる電流が大電流であることを特徴とする。
　このような方法による結晶成長で作製したトレンチ（凹）やフィン（凸）の側壁表面（側面）は、最も安定な（１００）ファセット面で形成されているため、未結合手が少なく表面準位密度も小さい。そのため、それら（すなわち、最も安定な（１００）ファセット面で形成され、未結合手が少なく表面準位密度も小さい上記トレンチとフィンの側壁表面）を利用したデバイスによれば、良好な特性が得られる。また、幅が狭く、深さが大きいトレンチ（凹）や、適切にオフ角制御された基板面を用いることにより、完全に垂直な側壁表面（側面）の作製が容易であり、理想的なデバイス設計が可能となる。
　実施の形態１の半導体装置１０１は、図１に示すように、β－Ｇａ２Ｏ３結晶からなる基板１１上に形成されたマスク１２の開口部１３の基板露出面に形成されたβ－Ｇａ２Ｏ３結晶からなる半導体層１４を有する。つまり、前記半導体層１４は、第１主表面に線状突起または溝の立体構造を有し、前記立体構造の側面が（１００）ファセット面になっている。ここで、第１主表面とは、図１に従えば、基板１１の表面であって、半導体層１４を形成するために使用する側の表面のことであり、溝とは、図１に従えば、β－Ｇａ２Ｏ３結晶からなるフィン１４の隙間として形成されている凹状の立体構造部のことであり、線状突起とは、図１に従えば、β－Ｇａ２Ｏ３結晶からなる凸状の立体構造部（すなわち、フィン１４）のことである。図１に従えば、前記溝の側壁表面（側面）は、前記線状突起の側壁表面（側面）でもある。
　または、実施の形態１の半導体装置１０１は、β－Ｇａ２Ｏ３結晶からなる基板１１に形成された線状突起または溝からなる立体構造を有する半導体層１４を備え、前記半導体層１４はβ－Ｇａ２Ｏ３結晶からなり、前記線状突起または溝の長手方向は、前記基板の基板面と（１００）面の交線に平行な方向になっている。
　ここで、基板１１の基板面は（０１０）面であり、前記長手方向は［００１］方向である、あるいは、基板１１の基板面は（００１）面であり、前記長手方向は［０１０］方向であることが好ましい。
　このようにすると、最も表面エネルギーが小さく、安定な（１００）面がその立体構造の側面、すなわちフィンやトレンチの側面になる。最も安定な（１００）ファセット面で形成されたフィンやトレンチ状の立体構造を有するβ－Ｇａ２Ｏ３結晶からなる半導体層１４の側面は、未結合手が少なく表面準位密度も小さい。このため、その側壁表面（側面）を利用した実施の形態１の半導体装置は、優れた電気特性を有し、例えば、リーク電流、モビリィティ、信頼性、および耐圧などが優れたものになる。
　特に、前記線状突起または溝の少なくとも一方の側壁表面（側面）が半導体装置のチャネルになっている場合、そのチャネルは未結合手が少なく表面準位密度も低いため、その半導体装置は、リーク電流、モビリィティおよび信頼性に優れたものになる。
　半導体層１４の立体構造体の側壁表面（側面）、すなわち半導体層１４の線状突起または溝の側壁表面（側面）は、基板１１の基板面に対し垂直であることが好ましい。
　側壁表面（側面）が垂直であると半導体層１４を覆う層間膜、ゲート絶縁膜等の絶縁膜、ゲート電極などを半導体層１４に対して左右対称に形成することができ、また半導体層１４を覆う膜にボイドなどの欠陥が発生しにくくなる。側壁表面（側面）が垂直であると、側壁表面（側面）をチャネルなどに使用するときの活用性が大変高くなる。
　ここで、基板１１として（０１０）面を基板面とする基板を用い、マスク開口部１３の長手方向を［００１］方向とした場合は、極小エネルギーで結晶が成長していく関係で、自動的に形成される半導体層１４は、側壁表面（側面）が垂直なβ－Ｇａ２Ｏ３結晶からなる立体構造体（フィン（線状突起）やトレンチ（溝）など）になる。
　一方、基板１１として（００１）面を基板面とする基板を用いた場合は、安定な形状の立体構造体が形成されるマスク開口部１３の長手方向が［０１０］方向で、垂直から１３．７°傾いた方向に立体構造体が形成される。
　このことに鑑み、基板１１として（００１）面を基板面とする基板を用いる場合は、基板１１に１３．７°のオフ角を設けておくことが好ましい。β－Ｇａ２Ｏ３結晶からなり、基板面が（００１）面であり、かつ１３．７°のオフ角が設けられた基板１１を用いることにより、側壁表面（側面）が垂直な形状のβ－Ｇａ２Ｏ３結晶からなる半導体層１４をもつ立体構造体および半導体装置を提供することが可能になる。
　次に、半導体装置（フィン構造体）１０１の製造方法を図２および図４を参照しながら説明する。なお、ここでは当該半導体装置をフィン構造体１０１として、凸パターンであるフィン（線状突起）部に着目して説明する。凹パターンであるトレンチ（溝）部に着目すれば、当該半導体装置をトレンチ構造体１０１として見なすこともできる。
　第１段階として、結晶面が（０１０）面あるいは（００１）面であるβ－Ｇａ２Ｏ３結晶のからなる基板（半導体基板）１１を準備する（図４の工程Ｓ１１、図２（ａ））。ここで、（００１）面を基板面とする基板を用いる場合は、上記のように、１３．７°のオフ角を設けておくことが好ましい。
　第２段階として、基板面と（１００）面の交線に平行な方向に長手方向を備えた線状またはストライプ状（すなわち、平行線状）のマスキングパターン１２を形成する（工程Ｓ１２）。
　具体的には、基板１１上にＳｉＯ２などからなる薄膜１２ａを形成し（図２（ｂ））、その上に線状またはストライプ状の開口をもつレジストパターン１５を形成する（図２（ｃ））。そして、レジストパターン１５をマスクにしてウェットエッチングまたはドライエッチングを施して薄膜１２ａに開口部１３を形成し（図２（ｄ））、続いて、酸素プラズマアッシング、オゾンアッシングあるいはレジスト剥離液などを用いて、レジストパターン１５を剥離して線状またはストライプ状の開口部１３を有するマスク１２を形成する（図２（ｅ））。ここで、マスク１２の厚さは１ｎｍ以上１０００ｎｍ以下とすることが好ましい。マスク１２の厚さを１ｎｍ以上とすることは、膜欠陥などを通じてマスク上にＧａ２Ｏ３結晶に由来した異物が発生しやすいことを効果的に防止する観点から、好ましい。マスク１２は製造する半導体装置にとって必須なものではないダミー物であり、かつマスクへのクラック生成を抑制する観点から、その厚さは１０００ｎｍ以下とすることが好ましい。
　第３段階として、気相成長法を用いてマスキングパターン１２の開口部１３にβ－Ｇａ２Ｏ３結晶（フィン）１４を選択成長させて、β－Ｇａ２Ｏ３結晶を用いるフィン構造体（半導体装置）１０１を製造する（工程Ｓ１３、図２（ｆ））。
　マスク１２の開口部は、加工しやすいＳｉＯ２などの薄膜１２ａを用いることにより、容易な微細加工も可能である。したがって本方法では、微細なβ－Ｇａ２Ｏ３結晶を用いたフィン構造体１０１をたやすく製造することが可能である。
　本発明で用いる気相を利用した堆積法の一つとして気相成長法（ＣＶＤ）が挙げられるが、気相成長法（ＣＶＤ）としては、ハライド気相成長法（ＨＶＰＥ：Ｈａｌｉｄｅ　ｖａｐｏｒ　ｐｈａｓｅ　ｅｐｉｔａｘｙ）、低圧ＣＶＤ（Ｌｏｗ－ｐｒｅｓｓｕｒｅ　ｃｈｅｍｉｃａｌ　ｖａｐｏｒ　ｄｅｐｏｓｉｔｉｏｎ）、有機金属気相成長法（Ｍｅｔａｌ　ｏｒｇａｎｉｃ　ｖａｐｏｒ　ｐｈａｓｅ　ｅｐｉｔａｘｙ）、ミストＣＶＤ（Ｍｉｓｔ　ｃｈｅｍｉｃａｌ　ｖａｐｏｒ　ｄｅｐｏｓｉｔｉｏｎ）を挙げることができる。
　本発明で用いる気相成長法とその特徴を、ＨＶＰＥを例にとって、以下に説明する。
　本発明の気相成長法の特徴は、β－Ｇａ２Ｏ３結晶からなる基板が露出している面を核にして選択的にβ－Ｇａ２Ｏ３結晶を成長させ、ＳｉＯ２などのマスク面にはβ－Ｇａ２Ｏ３結晶を成長させないことである。
　このために、本発明の気相成長法は、ガリウム原料ガスと酸素原料ガスからなるガス（すなわち、β－Ｇａ２Ｏ３結晶を成長させるガス）に加え、Ｇａ２Ｏ３をエッチングする性質をもつ反応性ガスを添加することを特徴とすることが好ましい。
　当該気相成長法で使用する装置の一例として、気相成長装置（ＨＶＰＥ装置）２００１の概要構成を図１４に示す。
　気相成長装置２００１は、ヒーター１０１２によって所望の温度に加熱可能な反応炉１００１を有する。
　反応炉１００１は、ガリウム原料供給源１００２、酸素原料供給源供給管１００６、エッチング性ガス供給管１００８および基板ホルダー１０１０を備え、反応炉１００１に供給されたガスは排気管１０１１によって排出される。
　ガリウム原料供給源１００２には、その内部にガリウム金属１００３が備えられる。そして、ガリウム原料供給源１００２に供給されたガリウム化合物化ガス１００４とガリウム金属が反応して生成されたガリウム原料ガスが、ガリウム原料ガス供給管１００５を通じて、基板ホルダー１０１０上に載置された試料に供給される。
　酸素原料供給源供給管１００６は、基板ホルダー１０１０上に載置された試料に、酸素原料ガス１００７を所定の量に制御して、供給する。
　エッチング性ガス供給管１００８は、基板ホルダー１０１０上に載置された試料に、エッチング性ガス（還元性ガス）１００９を所定の量に制御して、供給する。
　ここで、ガリウム化合物化ガス１００４としては、ハロゲンガスまたはハロゲン化水素ガス、例えばＣｌ２およびＨＣｌを、酸素原料ガス１００７としては、Ｏ２、Ｈ２ＯおよびＮ２Ｏからなる群より選ばれる１以上のガス、特に、Ｏ２を好んで用いることができる。
　また、エッチング性ガス１００９としては、ＨＣｌ、ＨＦ、ＨＢｒ、Ｈ２、Ｃｌ２などの還元性ガスを挙げることができる。還元性ガスの中でも特にＨＣｌは、石英との反応性が低く、取り扱いも容易であることから特に好んで用いることができる。
　ガリウムのハロゲン化合物と酸素原料とは容易に反応し、酸化ガリウムを生成する。なお、Ｇａのハロゲン化物はＧａＣｌおよび／またはＧａＣｌ３を含むことが好ましい。これらのハロゲン化物（すなわち、ＧａＣｌおよび／またはＧａＣｌ３）は、反応性に優れており、酸化ガリウムの成長を促進する。
　なお、これらのガス（すなわち、ガリウム化合物化ガス１００４やエッチング性ガス１００９）は不活性ガスであるキャリアガスとともに供給されてもよい。不活性ガスとしては、窒素（Ｎ２）ガス、ヘリウム（Ｈｅ）ガス、ネオン（Ｎｅ）ガス、アルゴン（Ａｒ）ガスおよびクリプトン（Ｋｒ）ガスを挙げることができる。
　なお、フィン部のβ－Ｇａ２Ｏ３結晶に４価の価数のドーパントを導入したいときは、４価の価数を有する元素を含有する原料を供給すればよい。４価の価数を有する元素を含有する原料がガスである場合は、ガリウム原料供給源１００２から混合して流してもよいし、別途原料供給源を設けてもよい。４価の価数を有する元素を含有する原料が固体あるいは液体である場合は、ガリウム金属１００３のようにガリウム原料供給源１００２に載置してもよい。
　ガリウム化合物化ガス１００４、酸素原料ガス１００７およびエッチング性ガス１００９を基板ホルダー１０１０上に載置された試料に、７００℃以上１３００℃以下、好ましくは８００℃以上１２００℃以下、より好ましくは９５０℃以上１１００℃以下の温度環境で供給して、β－Ｇａ２Ｏ３結晶を成長させる。
　上述のＨＶＰＥ法により、β－Ｇａ２Ｏ３結晶からなる（０１０）面を基板面とする基板または（００１）面を基板面とする基板上に形成されたβ－Ｇａ２Ｏ３結晶は、β－Ｇａ２Ｏ３結晶が露出した面（１３）上にのみ成長し、マスク１２上には成長しない選択的な成長となる。
　さらに、当該成長によって形成されたβ－Ｇａ２Ｏ３結晶の側面は、結晶のファセットを反映していて未結合手密度が少なく、結晶欠陥や結晶表面の界面準位密度が低いものとなる。
　参考までに、ドライエッチングを用いた従来法によるβ－Ｇａ２Ｏ３フィン構造体３０１の製造方法を、図３を参照しながら説明する。
　まず、β－Ｇａ２Ｏ３結晶からなる基板（半導体基板）１１を準備する（図３（ａ））。
　次に、基板１１上にβ－Ｇａ２Ｏ３結晶膜（３１ａ）をエピタキシャル成長させる（図３（ｂ））。
　その後、β－Ｇａ２Ｏ３結晶膜（３１ａ）上にレジストパターン３２を形成し（図３（ｃ））、ドライエッチングによりβ－Ｇａ２Ｏ３結晶膜（３１ａ）をエッチングしてフィン（線状突起）（見方を変え、凹パターンであるトレンチ（溝）部に着目すれば、トレンチ（溝））が形成されたβ－Ｇａ２Ｏ３結晶３１を形成する（図３（ｄ））。
　最後に、レジストパターン３２を剥離してβ－Ｇａ２Ｏ３結晶のフィン構造体３０１が半導体装置として製造される（図３（ｅ））。当該半導体装置（フィン構造体３０１）は、凹パターンであるトレンチ（溝）部に着目すれば、トレンチ構造体１０１であるとみなすこともできる。
　このドライエッチングを用いた従来法によるβ－Ｇａ２Ｏ３結晶のフィン構造体３０１の製造方法では、既述したとおり、下記の問題が発生する。
　（１）形成されるトレンチやフィンの側壁表面（側面）は、加工ダメージを受ける。そのため、ドライエッチング後に、アルカリや酸を用いたウェットプロセスでのダメージ除去が必要になる。ここで、ウェットエッチングを施してもダメージが回復しきれないことがある。
　（２）ドライエッチング加工で形成された側壁表面（側面）は、結晶のファセットを反映していないため、未結合手密度が大きい。これは、結晶表面や接合界面準位密度の増大につながり、デバイス特性を低下させる。
　（３）ドライエッチングによる加工では、デバイス応用上望ましい幅が狭く深いトレンチや、完全に垂直な側壁表面（側面）の作製が困難である。そのような制限のある加工形状は、デバイス設計の制約となる。
（実施の形態２）
　実施の形態２では、パワーデバイスとしての用途に好適な半導体装置の１つであるＴｒｅｎｃｈ　ＭＯＳＳＢＤ（Ｔｒｅｎｃｈ　Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｓｃｈｏｔｔｋｙ　Ｂａｒｒｉｅｒ　Ｄｉｏｄｅ)２０１について、その製造方法を含めて説明する。
　Ｔｒｅｎｃｈ　ＭＯＳＳＢＤ（２０１）の製造方法を、図５から図６を参照して、説明する。
　最初に、実施の形態１に従って、β－Ｇａ２Ｏ３結晶からなる基板５１、ＳｉＯ２マスク５２、マスク開口部に成長形成させたβ－Ｇａ２Ｏ３結晶パターン（β－Ｇａ２Ｏ３結晶半導体層）５３を有する試料（図５（ａ））を準備する。β－Ｇａ２Ｏ３結晶からなる基板５１としては、Ｓｉ、Ｓｎなどが１０１７ｃｍ-３以上１０１９ｃｍ-３以下の量でドープされたものを好んで用いることができる。
　ここで、実施の形態１では、図２および図４を用いた上記説明に見られるとおり、β－Ｇａ２Ｏ３結晶パターン５３を、凸パターン、すなわちフィン（線状突起）に着目して表現してきたが、実施の形態２では、β－Ｇａ２Ｏ３結晶パターン５３の間に形成された溝に着目して凹パターン、すなわちトレンチ（溝）として捉えて表現する。
　次に、図５（ｂ）に示すように、コンフォーマルに絶縁膜５４ａを形成する。絶縁膜５４ａは準位や欠陥が少なく、耐圧に優れたものが好ましく、例えば、ＨｆＯ２、Ａｌ２Ｏ３、ＳｉＯ２、Ｔａ２Ｏ５、ＨｆＳｉＯ２、Ｓｉ３Ｎ４、ＳｉＯＮからなる群より選ばれる１つ以上を挙げることができる。これらの膜から選ばれる単層膜でも、積層膜でもよい。成膜方法は特に問わないが、例えばＣＶＤ法、スパッタリング法およびＡＬＤ（Ａｔｏｍｉｃ　Ｌａｙｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法を挙げることができる。絶縁膜５４ａの厚さは、特に限定がないが１０ｎｍ以上１００ｎｍ以下を挙げることができる。
　続いて、図５（ｃ）に示すように、少なくともβ－Ｇａ２Ｏ３結晶パターン５３の上面部分５５が露出する（すなわち、β－Ｇａ２Ｏ３結晶露出部５５が現れる）ように、絶縁膜５４ａの上面部分が除去された第１の絶縁膜５４に加工する。この加工法としては、ＣＭＰ（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）法やエッチバック法およびそれらの組み合わせを挙げることができる。
　しかる後、絶縁膜５６ａを堆積させ（図５（ｄ））、続いて、トレンチを形成しようとする所望の領域が露出するような開口を有するレジストパターン５７を形成する（図５（ｅ））。ここで、絶縁膜５６ａとしては、例えば、ＳｉＯ２、ＳｉＯＮ、ＳＯＧ（Ｓｐｉｎ　ｏｎ　Ｇｌａｓｓ）、ポリイミドを挙げることができる。その形成方法としては、例えばＣＶＤ法、スパッタリング法、塗布形成法を挙げることができる。
　その後、絶縁膜５６ａをエッチングし（図６（ａ））、続いて、レジストパターン５７を酸素ガスアッシング、オゾン処理および剥離液などにより除去し、トレンチ領域以外のフィールド部分の少なくとも一部に第２の絶縁膜５６（例えば、ＳｉＯ２）を形成する（図６（ｂ））。
　次に、β－Ｇａ２Ｏ３結晶が露出したβ－Ｇａ２Ｏ３結晶パターン５３の上面部分（すなわち、β－Ｇａ２Ｏ３結晶露出部）５５および第１の絶縁膜５４の露出表面を十分洗浄した後、アノードとなる導電性膜５８ａをβ－Ｇａ２Ｏ３結晶パターン５３側の面（上面）に形成し、カソードとなる導電性膜５９を裏面側に形成する（図６（ｃ））。
　ここで、導電性膜５８ａとしては、Ｐｔ、Ａｕ、Ｎｉ、Ａｇ、Ｒｕ、Ｒｈ、Ｐｄ、Ｗ、Ｍｏ、Ｔａ、およびＣｕを挙げることができる。導電性膜５８ａの形成方法としては、蒸着法、スパッタリング法、ＭＯＣＶＤ法などを挙げることができる。
　導電性膜５９としては、Ｔｉ、Ａｌ、Ａｕ、Ｐｔ、およびＩＴＯからなる群から選択された少なくとも１つ、およびこれらの群から選択された少なくとも１つを含む合金を挙げることができる。導電性膜５９の形成方法としては、蒸着法、スパッタリング法、ＭＯＣＶＤ法などを挙げることができる。なお、導電性膜５９は、β－Ｇａ２Ｏ３結晶からなる基板５１とオーミック接触が取れていることが好ましい。このことを考慮して、β－Ｇａ２Ｏ３結晶からなる基板５１のドーピングを制御し、また、導電性膜５９を積層膜とすることも好ましい。
　最後に、導電性膜５８ａをリソグラフィとエッチングにより加工して、所望のアノード電極５８とカソード電極（導電性膜）５９を有するＴｒｅｎｃｈ　ＭＯＳＳＢＤ（２０１）が製造される。なお、アノード電極５８は、成膜、リソグラフィおよびエッチングによる形成方法に代えて、リフトオフ法で形成してもよい。
　アノード電極５８は、β－Ｇａ２Ｏ３結晶が露出したβ－Ｇａ２Ｏ３結晶パターン（β－Ｇａ２Ｏ３結晶半導体層）５３の上面部分（β－Ｇａ２Ｏ３結晶露出部）５５とショットキー接続をした構造を備えることになるので、当該上面部分（β－Ｇａ２Ｏ３結晶露出部）５５は、ショットキー接続部ともいえる。
　図６（ｄ）に記載されているとおり、Ｔｒｅｎｃｈ　ＭＯＳＳＢＤ（２０１）では、β－Ｇａ２Ｏ３結晶からなる半導体層の立体構造は、β－Ｇａ２Ｏ３結晶パターン５３の間に形成された溝に着目すると、トレンチ（溝）の形状を有し、当該トレンチ（溝）の側壁表面（側面）と当該トレンチ（溝）の底面に配置された絶縁膜５４を介して（ここで、当該絶縁膜５４は、当該トレンチ（溝）の側壁表面（側面）の少なくとも一部に配置されていればよい。）、アノード電極５８が、前記立体構造のトレンチ（溝）を覆うように形成されており（ここで、当該アノード電極５８は、当該トレンチ（溝）の少なくとも一部を覆っていればよい。）、また、アノード電極５８は、前記立体構造（すなわち、トレンチ（溝））の一部において、β－Ｇａ２Ｏ３結晶からなる前記半導体層とショットキー接触をした構造を備えている。
　製造されたＴｒｅｎｃｈ　ＭＯＳＳＢＤ（２０１）は、β－Ｇａ２Ｏ３結晶からなる半導体層（すなわち、β－Ｇａ２Ｏ３結晶半導体層）５３がアノード電極５８とショットキー接触し、溝部のβ－Ｇａ２Ｏ３結晶半導体層５３の側壁表面（側面）が結晶のファセットを反映していて未結合手密度が少ないことから、結晶欠陥や結晶表面の界面準位密度が低い半導体装置となる。このような高品質のβ－Ｇａ２Ｏ３結晶半導体層５３と、このような高い耐圧特性を引き出せるＴｒｅｎｃｈ　ＭＯＳＳＢＤ構造が相まって、製造されるＴｒｅｎｃｈ　ＭＯＳＳＢＤ（２０１）は、パワーデバイス用途に特に好適なリーク電流特性に優れた半導体装置である高耐圧ダイオードとなる。
（実施の形態３）
　実施の形態３では、図７に示すように、実施の形態１のβ－Ｇａ２Ｏ３結晶を用いるフィン構造体１０１を（横型）ＦｉｎＦＥＴ（２０２）に適用した。実施の形態３について、図７を参照しながら、以下に説明する。なお、本願では、前記（横型）ＦｉｎＦＥＴ（２０２）の構造を「Ｆｉｎ型ＭＯＳＦＥＴ構造」と称する。
　図７中の（ａ）と（ｂ）に示すとおり、横型ＦｉｎＦＥＴ（２０２）は、β－Ｇａ２Ｏ３結晶からなる絶縁性の基板６１、β－Ｇａ２Ｏ３結晶半導体からなるフィン６２、薄膜のＳｉＯ２などからなるマスク６３、ＳｉＯ２などの絶縁膜６４、ゲート絶縁膜６５、ゲート電極６６からなり、ゲート電極６６を挟んでフィン６２の片端にはソース６７、もう一方の片端にはドレイン６８が接続された構造になっている。この構造では、フィン６２の上面に加え、その側面の少なくとも一部がチャネルとなり、ＦＥＴ電気特性は良好なものとなる。ここで、上記のように基板６１が絶縁性である場合は絶縁膜６４を省くことができる。
　横型ＦｉｎＦＥＴ（２０２）では、実施の形態１で説明した方法により基板６１上に形成されたマスク６３の開口部に形成されたフィン６２をもつフィン構造体を準備し、次に、ＣＶＤやスパッタリング法などによって絶縁膜６４を形成し、その上にゲート絶縁膜６５を形成し、フィン６２の片側の側壁表面（第１側面）、上面および第１側面に向かい合うもう片方の側壁表面（第２側面）、すなわちフィン立体構造の上面と両側壁表面（両側面）の少なくとも一部に覆いかぶさるようにゲート電極６６を形成し、その上で、ゲート電極６６を挟んでフィン６２の片端にはソース６７、もう一方の片端にはドレイン６８を接続形成して製造することができる。
　ここで、ゲート絶縁膜６５としては、ＳｉＯ２の他、ＨｆＯ２、ＨｆＳｉＯ２、Ａｌ２Ｏ３およびＳｉ３Ｎ４などのいわゆるＨｉｇｈ－ｋ膜を用いることが好ましい。
　図７に示すように、当該ＦｉｎＦＥＴ（２０２）では、ゲート電極６６が、β－Ｇａ２Ｏ３結晶からなる半導体層の立体構造（具体的には、フィン６２）の少なくとも一側壁表面（側面）、または、当該立体構造の上面と側面（すなわち、当該立体構造の全面）を覆うように配置（形成）されている構造を備えることになる。
　横型ＦｉｎＦＥＴ（２０２）は、チャネルとなるβ－Ｇａ２Ｏ３結晶半導体からなるフィン６２の側壁表面（側面）が、結晶のファセットを反映していて未結合手密度が少ないことから、結晶欠陥や結晶表面の界面準位密度が低い半導体装置となる。当該ＦｉｎＦＥＴ（２０２）は、このような高品質のβ－Ｇａ２Ｏ３結晶半導体からなるフィン６２と、優れた電気特性を引き出せるＦｉｎＦＥＴ構造が相まって、優れた電流特性を有するＦＥＴ（Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）になる。つまり、当該横型ＦｉｎＦＥＴ（２０２）は、パワーデバイスになる。
（実施の形態４）
　実施の形態４では、図８に示すように、実施の形態１のβ－Ｇａ２Ｏ３結晶からなるフィン構造体１０１を（縦型）ＦｉｎＦＥＴ（２０３）に適用した。実施の形態４について、図８を参照しながら、以下に説明する。なお、本願では、前記ＦｉｎＦＥＴ（２０３）の構造を、（横型）ＦｉｎＦＥＴ（２０２）の構造と同様、「Ｆｉｎ型ＭＯＳＦＥＴ構造」と称する。
　縦型ＦｉｎＦＥＴ（２０３）は、β－Ｇａ２Ｏ３結晶からなる基板７１、エピタキシャルβ－Ｇａ２Ｏ３結晶形成層７２、β－Ｇａ２Ｏ３結晶からなるフィン７３、フィン７３を形成するときのテンプレートとなるＳｉＯ２などからなるマスク７４、ゲート絶縁膜として機能する絶縁膜７５、ゲート電極７６、ゲート電極とソース電極等を電気的に分離する役割を担う絶縁層７７、フィン７３とソース電極７９をオーミック接触とし、かつその接触抵抗を下げる機能をもつｎ＋層７８、およびドレイン電極８０を備える。
　図８に示すように、当該ＦｉｎＦＥＴ（２０３）では、ゲート電極７６が、β－Ｇａ２Ｏ３結晶からなる半導体層の立体構造（具体的には、フィン７３）の少なくとも一側壁表面（側面）を覆うように配置（形成）されている構造を備えることになる。
　基板７１は、電気抵抗の関係から、ＳｉやＳｎなどが１０１８ｃｍ－３以上１０２０ｃｍ－３以下の量でドープされたものを用いることが好ましい。エピタキシャルβ－Ｇａ２Ｏ３結晶形成層７２は、ＨＶＰＥ法などによって形成されるドーパントの量が１０１５ｃｍ－３以上１０１７ｃｍ－３以下であるβ－Ｇａ２Ｏ３結晶であり、その厚さは１μｍ以上５０μｍ以下であることが好ましい。
　フィン７３は、マスク７４を用いてエピタキシャルβ－Ｇａ２Ｏ３結晶形成層７２上に実施の形態１と同様にして形成される。ここで、フィン７３のドーピング量は１０１５ｃｍ－３以上１０１７ｃｍ－３以下としておくことが好ましい。フィン７３の側壁表面（側面）の表層付近はチャネル層として機能する。
　絶縁膜（ゲート絶縁膜）７５としては、ＳｉＯ２の他、ＨｆＯ２、ＨｆＳｉＯ２、Ａｌ２Ｏ３およびＳｉ３Ｎ４などのいわゆるＨｉｇｈ－ｋ膜を用いることが好ましい。その厚さは、１０ｎｍ以上１００ｎｍ以下であることが好ましい。
　ゲート電極７６としては、Ｐｔ、Ｃｒ、Ａｕ、Ｎｉ、Ａｇ、Ｒｕ、Ｒｈ、Ｐｄ、Ｗ、Ｍｏ、Ｔａ、ＰｏｌｙＳｉ（ポリシリコン）およびＣｕを、ソース電極７９およびドレイン電極８０としては、Ｔｉ、Ａｌ、Ａｕ、Ｐｔ、およびＩＴＯ（酸化インジウムスズ）からなる群から選択された少なくとも１つ、およびこれらの群から選択された少なくとも１つを含む合金を好んで用いることができる。微細加工において重要な密着性も考慮すると、例えば、ソース電極７９としては、下層からＴｉ、Ａｌ、Ｐｔが順に積層された積層膜、ドレイン電極８０としては、下層からＴｉ、Ａｕが順に積層された二層膜を好んで用いることができる。
　絶縁層７７としては、例えば、ＳｉＯ２、ＳｉＯＮ、ＳＯＧ（Ｓｐｉｎ　ｏｎ　Ｇｌａｓｓ）、ポリイミドを挙げることができる。
　ｎ＋層７８は、イオン注入によって形成できる。ドーパントとしてはＳｉやＳｎを、そのドーパント量としては、１０１８ｃｍ－３以上１０２０ｃｍ－３以下の範囲を挙げることができる。その厚さは５０ｎｍ以上５００ｎｍ以下を挙げることができる。なお、このｎ＋層７８は、容易な作製という観点から、フィン７３のドーピング量によっては、省略してもよい。
　縦型ＦｉｎＦＥＴ（２０３）は、実施の形態１で説明した方法によりエピタキシャルβ－Ｇａ２Ｏ３結晶形成層７２上に形成されたマスク７４の開口部に形成されたフィン７３を備えるフィン構造体を準備し、ＣＶＤ法やスパッタリング法などによって絶縁膜（ゲート絶縁膜）７５を形成し、フィン７３の側壁表面（側面）の一部を少なくとも含む領域に、蒸着法、スパッタリング法、ＣＶＤ法、あるいはＭＯＣＶＤ法などでゲート電極７６を形成し、絶縁体層７７をスパッタリング法、ＣＶＤ法あるいは塗布形成法により形成し、その上でソース電極７９およびドレイン電極８０を形成して、製造される。
　縦型ＦｉｎＦＥＴ（２０３）は、チャネル層となるβ－Ｇａ２Ｏ３結晶の半導体からなるフィン７３の側壁表面（側面）が、結晶のファセットを反映していて未結合手密度が少ないことから、結晶欠陥や結晶表面の界面準位密度が低い半導体装置となる。当該ＦｉｎＦＥＴ（２０３）は、このような高品質のβ－Ｇａ２Ｏ３結晶半導体からなるフィン７３と、優れた電気特性を引き出せる縦型ＦｉｎＦＥＴ構造が相まって、優れた電流特性を有するＦＥＴになる。
　さらに、縦型ＦｉｎＦＥＴ（２０３）におけるチャネル層は、なるべく面積が広いほうが、電流がより効率的に稼げるので望ましい。縦型ＦｉｎＦＥＴ（２０３）の構造においては、微細加工で単位面積あたりのフィン７３を多数形成することにより、そのチャネル層の表面積を広くすることが可能である。本発明によれば、パッキングデンシティが高く、微細で、かつアスペクト比の高いフィン７３を形成することができる。このため、実施の形態４による縦型ＦｉｎＦＥＴ（２０３）は、特にパワーデバイス用途に好適な、電気特性の優れたものとなる。つまり、当該縦型ＦｉｎＦＥＴ（２０３）は、パワーデバイスになる。
（実施例１）
　実施例１では、（００１）面および（０１０）面を基板面とするβ－Ｇａ２Ｏ３結晶からなる基板を用いて試料を作製し、評価した。その結果を、試料の作製方法とともに以下に述べる。
＜試料の作製＞
　図２（ａ）に示すように、β－Ｇａ２Ｏ３結晶からなる基板１１を準備し、その基板１１上にアモルファス状のＳｉＯ２である薄膜１２ａを形成した（図２（ｂ））。
　ここで、β－Ｇａ２Ｏ３結晶からなる基板１１には、ノベルクリスタルテクノロジーが市販している（００１）、（０１０）面を基板面とする基板を用いた。
　アモルファス状のＳｉＯ２である薄膜１２ａは、前駆体としてテトラエトキシシラン（ＴＥＯＳ）を用いたプラズマ化学気相成長法により形成し、その膜厚は１００ｎｍとした。
　その後、溝状の開口パターンを有するレジストパターン１５を形成した（図２（ｃ））。しかる後、フッ化水素酸緩衝液を用いたウェットエッチングを行い（図２（ｄ））、続いて、レジストパターン１５を剥離して溝状の開口部１３を有するＳｉＯ２（１２）からなるマスク１２を形成した（図２（ｅ））。ここで、レジストの剥離は、アセトンおよび酸素プラズマアッシングにより行い、β－Ｇａ２Ｏ３結晶からなる基板の露出部（β－Ｇａ２Ｏ３結晶基板露出部）１３ａの脱脂を行った。。
　マスク１２の開口部１３は、（００１）面を基板面とする基板１１では［０１０］方向に、（０１０）面を基板面とする基板１１では［００１］方向に平行になるように形成した。その開口部１３は、幅１．２μｍ、長さ１００μｍである。
　その後、図２（ｆ）に示すように、ハライド気相成長法により、β－Ｇａ２Ｏ３結晶の選択成長を行ってマスク開口部１３にβ－Ｇａ２Ｏ３結晶からなる半導体層１４を形成した。その詳細を下記に示す。
　ハライド気相成長に用いた装置は独自に作製したものを用いた。β－Ｇａ２Ｏ３結晶の成長用のガスとしては、Ｏ２（純度＞９９．９９９９９％）（酸素原料ガス）とＧａＣｌ前駆体（ガリウム化合物化ガス）を用い、１０４０℃に加熱された石英反応器の生成反応領域の基板上に、それぞれ１．２５および０．１２５ｋＰａの分圧で別々に供給した。ここで、ＧａＣｌ前駆体は、８２０℃でＧａ金属（純度＞９９．９９９９９％）とＨＣｌガス（純度＞９９．９９９％）（ガリウム化合物化ガス）とを化学反応させて、前記石英反応器の上流で合成されたものを使用した。
　また、エッチング性ガスとしてＨＣｌガスを０．２５ｋＰａの分圧で前記生成反応領域に直接供給した。ＨＣｌガスはＧａ２Ｏ３結晶をエッチングする性質を有する。このガスの導入は、寄生気相反応を回避し、さらにマスク１２上にＧａ２Ｏ３結晶の核が形成されるのをより効果的に防止するためである。
　なお、キャリアガスとしては、精製されたＮ２ガス（露点＜－１１０℃）を使用した。その流量は７８７０ｓｃｃｍとした。成膜時間（成長時間）は１５分とし、（００１）面と（０１０）面のどちらの面を基板面とする基板１１に対しても同じ条件で成膜を行った。
　なお、比較例として、前記マスク１２上核形成防止用のエッチング性ガスであるＨＣｌガス供給を行わない条件での成膜も行った。
　以上の工程により、線状マスク開口上に（１００）ファセット面が側壁表面（側面）となる凹凸構造を形成した。
＜評価＞
　最初に、ＨＣｌガスを導入することにより、マスク１２上のβ－Ｇａ２Ｏ３結晶生成を防止できることを確認した。
　図９は、ＨＣｌガスを導入した場合（図９（ａ））と、導入しない場合（図９（ｂ））を上面からＳＥＭ観察して比較した例である。ここで、ＳＥＭとしてはＳＵ８２３０（日立ハイテク製）を用いた。
　ＨＣｌガスを導入した場合は、図９（ａ）から、マスク開口部１３に対応する場所にβ－Ｇａ２Ｏ３結晶の線状パターンが形成され、マスク１２が形成された領域はさらの状態（何も形成されていないそのままの状態）であることがわかる。
　一方、ＨＣｌガスの導入がない場合は、図９（ｂ）に示すように、マスク１２上にもＧａ２Ｏ３結晶由来の堆積物が形成された。
　以上から、ＨＣｌガスを導入することにより、マスク開口部１３にβ－Ｇａ２Ｏ３結晶を選択的に成長させることができることが確認された。
　なお、マスク開口部１３から１００μｍ以上離れたマスク１２上には堆積物が確認されている。このような堆積物が半導体装置を製造する上で問題にならないようにするには、β－Ｇａ２Ｏ３結晶を成膜後、マスク開口部１３から１００μｍ以上離れたフィールド部分に開口をもつレジストパターンを形成し、続いて、ウェットエッチングなどで不要な堆積物であるＧａ２Ｏ３結晶を削除するか、マスク開口部１３から１００μｍ以上離れたフィールド部分に予めダミーの開口を形成してダミーのβ－Ｇａ２Ｏ３結晶パターンを形成しておくことが好ましい。または、導入するＨＣｌガス量を増加させるか、成長前駆体供給量（例えば、ＧａＣｌ前駆体の供給量）を低減させて脱離反応を促進させることも効果的である。
　次に、基板結晶面に対して形成されるβ－Ｇａ２Ｏ３結晶パターンの面内方位依存性について、放射状にマスク開口部１３が形成された試料を用いて調べた。その結果（ＳＥＭ像）を図１０に示す。ここで、同図の（ａ）は（００１）面を基板面とする基板を用いた場合で、（ｂ）は（０１０）面を基板面とする基板を用いた場合である。
　線の方向が［０１０］方向または［００１］方向から僅かに外れると、［０１０］方向および［００１］方向に平行な階段状の側壁表面（側面）が観測された。
　（００１）面を基板面とする基板を用いた場合で、線の方向が［０１０］方向から大きく外れると、ランダムな配向の多結晶粒子が現れ、（０１０）面を基板面とする基板を用いた場合で、線の方向が［００１］方向から大きく外れると、マイクロステップの密度が増して（１００）ファセット面の領域が極大化するためにジグザグ状の側壁表面（側面）になった。
　以上から、滑らかな（１００）ファセットの側壁表面（側面）をもつβ－Ｇａ２Ｏ３結晶パターンを得るためには、線状のマスク開口部の方向（すなわち、基板上に形成された溝（トレンチ）または線状突起（フィン）の長手方向に対応する）が（１００）面と基板表面（つまり、基板の基板面）の交線に平行であることが必要であることが確認された。ここで、（００１）面および（０１０）面を基板面とする基板の場合、その方向はそれぞれ［０１０］方向および［００１］方向に対応する。
　次に、（００１）面を基板面とする基板でマスク開口部１３の長手方向が［０１０］方向としてβ－Ｇａ２Ｏ３結晶パターンを形成した例を図１１（ａ）、および（０１０）面を基板面とする基板で長手方向が［００１］方向としてβ－Ｇａ２Ｏ３結晶パターンを形成した例を図１１（ｂ）に示す。滑らかな側壁表面（側面）をもつ良好なストライプパターンが形成されていることがわかる。
　詳細に評価するために、（００１）面を基板面とする基板で長手方向を［０１０］方向としたβ－Ｇａ２Ｏ３結晶パターンの断面をＧａ集束イオンミリングにより削り出し、ＳＥＭ観察した。なお、この観察にあたって、表面には、カーボンからなる保護膜が被覆されている。
　その結果を図１２（ａ）に示すが、面直方向から１３．７°傾いた（１００）面のファセットを側壁表面（側面）とする凹凸構造が得られたことがわかる。
　この凸部に注目すればフィン（線状突起）とみなすことができ、この凹部に注目すればトレンチ（溝）とみなすことができる。実際には、縦方向の成長に対する横方向成長成分も一定割合あり得るため、当該割合を完全に無視することはできないが、全体としては主にマスク開口幅と開口周期により所望のトレンチ（溝）やフィン（線状突起）構造が得られることになる。なお、上記ファセットの１３．７°傾斜は、その傾斜を相殺する面方位基板である（－１０２）面を基板面とする基板の利用により解消することができる。
　（０１０）面を基板面とする基板では、図１２（ｂ）に示すように、（００１）面を基板面とする基板よりも高アスペクトの凹凸構造が得られた。
　これは、［０１０］方向への成長速度が大きいため、縦方向成長成分が横方向成長成分より十分に大きいことが反映されている。なお、（１００）面のファセット側壁表面（側面）は基板面に対して垂直である。この特性に着目すると、選択成長技術を用いた場合、（０１０）面は、（００１）面よりもトレンチ（溝）やフィン（線状突起）形成に適している。
　なお、わかりやすいように、β－Ｇａ２Ｏ３結晶パターン（具体的には、ＳＡＧ（Ｓｅｌｅｃｔｉｖｅ　ａｒｅａ　ｇｒｏｗｔｈ：選択領域成長）　ｉｓｌａｎｄ）の傾き角度と、形成される当該β－Ｇａ２Ｏ３結晶パターンの高さの断面模式図を図１３に示す。
　（０１０）面を基板面とする基板と（０１０）面を基板面とする基板の何れの場合についても、（００１）面のファセットを側壁表面（側面）としたトレンチ（溝）やフィン（線状突起）構造を選択成長技術で形成できることが本実施例により実証された。
　（実施例２）
　実施例２では、（－１０２）面を基板面とするβ－Ｇａ２Ｏ３結晶からなる基板を用いて試料を作製し、評価した。その結果を、試料の作製方法とともに以下に述べる。（－１０２）面の基板は、（－１０２）面と（１００）面のフィン（線状突起）側壁表面（側面）とが垂直の関係にあるため、デバイス応用上の有用性が高いフィン（線状突起）の形成が期待できる。実施例２では、その実証を行った。
＜試料の作製＞
　試料は（－１０２）面を基板面とする基板を用いた以外は実施例１と同様の工程で試料（図１に従えば、半導体装置１０１）を作製した。ここで、（－１０２）面を基板面とするβ－Ｇａ２Ｏ３結晶からなる基板は、株式会社ノベルクリスタルテクノロジーで製造されたものであり、試料の大きさは１０×１５ｍｍ２、厚さは０．６５ｍｍである。ドーパントも実施例１と同様にＳｎで、キャリア濃度は４．９×１０１８ｃｍ－３である。なお、その基板が（－１０２）面を基板面とする基板であることは、Ｘ線回折測定により確認した。
＜評価＞
　最初に、放射状の窓パターンに対して上面からＳＥＭ観察した。その結果を図１５に示す。窓が［０１０］近傍の方位で半導体層（フィン）（図１に従えば、半導体層（フィン）１４）の成長が認められた。一方、窓が［２０１］近傍の方位では、前記半導体層（フィン）の成長は認められなかった。これは、エッチング容易な（０１０）面が側壁表面（側面）を形成できないためと考えられる。
　次に、作製された窓方位が［０１０］のフィン（窓幅が１．４μｍ、マスク幅が２．６μｍ）の状況をＳＥＭ観察した。その結果を図１６に示すが、整然と並んだファセット形状で当該フィンの構造が形成されていることがわかる。
　さらに、それら構造の断面をＦＩＢ（Ｆｏｃｕｓｅｄ　Ｉｏｎ　Ｂｅａｍ　Ｓｙｓｔｅｍ）で削り出し、その断面をＳＥＭで観察した。傾斜角は５４°であり、表面変形等を防止する目的で、表面にはカーボンからなる保護膜が形成されている。
　図１７（ａ）はその結果である。また、図１７（ｂ）はそのＳＥＭ観察形状をトレースして断面形状を模式図化したものである。
　フィン（線状突起）の側壁表面（側面）は基板の主表面に対して垂直な（１００）ファセット面になっている。（－１０２）面を基板面とする基板を用いることにより、側壁表面（側面）が垂直かつ（１００）ファセット面であるフィン（線状突起）を形成できることが実証された。
　なお、フィン（線状突起）の上面は（―２０１）ファセット面を主体としている。この傾斜をもった上面形状で半導体装置を作製しにくいときは、フィン（線状突起）を選択成長させた後に、ＣＭＰやエッチバックなどの方法により加工して、水平な上面を得ることもできる。
　本発明により、界面準位等の発生が抑制されて良好なデバイス特性が得られ、微細加工に適したβ―Ｇａ２Ｏ３結晶半導体を用いた半導体装置が提供される。ここで、この半導体装置は、トレンチ（溝）あるいはフィン（線状突起）構造を有していて、耐圧が高く、ワイドバンドギャップを有するβ―Ｇａ２Ｏ３結晶半導体の特性を引き出すものであり、特に、高性能パワーデバイスとして好適なものである。
　パワーデバイスは、ＥＶやハイブリッド車のパワートレイン、サーバー用電源、再エネ機器、産業機器、鉄道車両など様々な分野で使用され、スマート社会実現に欠かせないデバイスに位置付けられている。このため、本発明は、社会的に大きなインパクトを有し、産業に与える影響は大きいと考える。
１１　基板（β－Ｇａ２Ｏ３結晶）
１２　マスク、マスキングパターン（例えば、ＳｉＯ２）
１２ａ　薄膜（ＳｉＯ２）
１３　開口部
１３ａ　β－Ｇａ２Ｏ３結晶露出開口部
１４　半導体層、β－Ｇａ２Ｏ３結晶、フィン
１５　レジストパターン
３１　β－Ｇａ２Ｏ３結晶
３１ａ　β－Ｇａ２Ｏ３結晶膜
３２　レジストパターン
５１　基板（β－Ｇａ２Ｏ３結晶）
５２　マスク（ＳｉＯ２）
５３　β－Ｇａ２Ｏ３結晶パターン、β－Ｇａ２Ｏ３結晶半導体層
５４　第１の絶縁膜
５４ａ　絶縁膜
５５　β－Ｇａ２Ｏ３結晶露出部（ショットキー接続部）
５６　第２の絶縁膜（例えば、ＳｉＯ２）
５６ａ　絶縁膜（例えば、ＳｉＯ２）
５７　レジストパターン
５８　電極（アノード電極）
５８ａ　導電性膜
５９　導電性膜（カソード電極）
６１　絶縁性基板（β－Ｇａ２Ｏ３結晶）
６２　フィン（β－Ｇａ２Ｏ３結晶）
６３　マスク（例えば、ＳｉＯ２）
６４　絶縁膜（例えば、ＳｉＯ２）
６５　ゲート絶縁膜（例えば、ＳｉＯ２）
６６　ゲート電極
６７　ソース
６８　ドレイン
７１　基板（β－Ｇａ２Ｏ３結晶）
７２　エピタキシャルβ－Ｇａ２Ｏ３結晶の形成層
７３　フィン（β－Ｇａ２Ｏ３結晶）
７４　マスク（例えば、ＳｉＯ２）
７５　絶縁膜（ゲート絶縁膜）
７６　ゲート電極
７７　絶縁体層
７８　ｎ＋層
７９　ソース電極
８０　ドレイン電極
１０１　半導体装置、フィン構造体、トレンチ構造体
２０１　Ｔｒｅｎｃｈ　ＭＯＳＳＢＤ
２０２　（横型）ＦｉｎＦＥＴ
２０３　（縦型）ＦｉｎＦＥＴ
３０１　半導体装置、フィン構造体、トレンチ構造体
１００１　反応炉
１００２　ガリウム原料供給源
１００３　ガリウム金属
１００４　ガリウム化合物化ガス（ハロゲンガスまたはハロゲン化水素ガス）
１００５　ガリウム原料ガス供給管
１００６　酸素原料供給源供給管
１００７　酸素原料ガス
１００８　エッチング性ガス供給管
１００９　エッチング性ガス（還元性ガス）
１０１０　基板ホルダー
１０１１　排気管
１０１２　ヒーター
２００１　気相成長装置

Claims (13)

  1. 　β－Ｇａ２Ｏ３結晶からなる半導体層を有し、
    　前記半導体層は第１主表面に線状突起または溝の立体構造を有し、
    　前記立体構造の側面が（１００）ファセット面である、半導体装置。
  2. 　前記側面は、前記半導体装置の基板面に対し垂直である、請求項１記載の半導体装置。
  3. 　基板上に形成された線状突起または溝からなる立体構造を有する半導体層を備え、
    　前記半導体層はβ－Ｇａ２Ｏ３結晶からなり、
    　前記線状突起または溝の長手方向は、前記基板の基板面と（１００）面の交線に平行な方向である、半導体装置。
  4. 　前記線状突起または溝の側面は、前記基板面に対し垂直である、請求項３記載の半導体装置。
  5. 　前記基板面は（０１０）面であり、前記長手方向は［００１］方向である、請求項３または４記載の半導体装置。
  6. 　前記基板面は（００１）面であり、前記長手方向は［０１０］方向である、請求項３記載の半導体装置。
  7. 　前記基板面は（－１０２）面であり、前記長手方向は［０１０］方向である、請求項３または４記載の半導体装置。
  8. 　前記線状突起または溝の少なくとも一方の側面の少なくとも一部がチャネルである、請求項１から７の何れかに記載の半導体装置。
  9. 　前記立体構造の少なくとも一側面、または立体面全面を覆うようにゲート電極が配置されたＦｉｎ型ＭＯＳＦＥＴ構造を備える、請求項１から８の何れかに記載の半導体装置。
  10. 　前記立体構造の形状は溝であり、
    　前記溝の側面の少なくとも一部と底面に配置された絶縁膜を介して、アノード電極が、前記立体構造の少なくとも一部を覆うように形成されており、
    　かつ前記アノード電極が前記立体構造の一部で前記半導体層とショットキー接続をしたＴｒｅｎｃｈ型ＭＯＳＳＢＤ構造を備える、請求項１から７の何れかに記載半導体装置。
  11. 　請求項１から１０の何れかに記載の半導体装置を有する、パワーデバイス。
  12. 　β－Ｇａ２Ｏ３結晶からなる半導体基板を準備することと、
    　前記基板面と（１００）面の交線に平行な方向に長手方向を備えた線状またはストライプ状のマスキングパターンを形成することと、
    　気相を利用した堆積法で、前記β－Ｇａ２Ｏ３結晶が露出した前記マスキングパターンの開口部にβ－Ｇａ２Ｏ３結晶を選択成長させること、を含む半導体装置の製造方法。
  13. 　前記堆積法は、気相成長法である、請求項１２記載の半導体装置の製造方法。
     
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