CN115552630A - SiC层叠体、其制造方法和半导体器件 - Google Patents

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    • H01L29/861—Diodes
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Abstract

本发明提供一种3C‑SiC和六方晶SiC的层叠结构以及其制造方法，在半导体器件中使用该3C‑SiC和六方晶SiC的层叠结构能够抑制异质界面中的载流子俘获和散射，从而提高半导体器件的特性。在六方晶SiC(1)表面上设置与晶格的最密面(CPP)平行的晶种面(1p)和从最密面倾斜的倾斜面(1i)，在晶种面上生成3C‑SiC的二维核(2e)的同时，在倾斜面上进行步进控制外延，从而制造层叠六方晶SiC层和3C‑SiC层的SiC层叠体。通过使SiC层叠体的所有界面成为共格异质界面(3)，将3C‑SiC表面和六方晶SiC表面隔开，可以自由配置半导体元件，获得高性能半导体器件。

Description

SiC层叠体、其制造方法和半导体器件
技术领域
本发明涉及一种适合用作在高温、高功率密度和高频率下操作的功率半导体元件或集成电路等的基板的SiC层叠体及其制造方法，以及使用该SiC层叠体的半导体器件。
背景技术
以单晶碳化硅(SiC)作为基板材料的整流元件、开关元件等已在电车、空调等的电动设备、工业用电源以及家用电器等中得到实际应用。这些半导体元件的制造中主要使用的单晶SiC基板是带隙(Eg)为3.2eV的4H-SiC。通过该宽的Eg，既能够提高半导体元件的击穿电压(Vb)，又能够降低特性导通电阻(Ron)，从而降低了功率转换时的损耗。除了大面积的SiC块状晶体制造技术以外，专利文献1(美国专利第4912064号)、专利文献2(美国专利第5011549号)提供的步进控制外延技术也有助于这种SiC半导体元件的实际应用。该技术是在六方晶SiC基板上设置同质外延生长层时，使基板表面从晶格的最密面(CPP)向特定的取向倾斜的方法，基板的晶体结构忠实被地继承到外延生长层。通过这种步进控制外延，能够在宽范围的外延生长条件范围下获得高外延生长速度，同时获得表面光滑和晶体缺陷密度低的同质外延膜。
4H-SiC的高Vb源于其宽的Eg，但另一方面，该宽的Eg也是损害开关元件的低损耗性能和长期可靠性的原因。例如，在以4H-SiC为基板的金属氧化膜半导体场效应晶体管(MOSFET)中，氧化膜和半导体界面(MOS界面)的能级密度(Dit)变高，沟道电阻(Rch)增加，从而阻止Ron的降低。或者，外延生长层中的基底面位错在电子-空穴对复合时运动以扩张堆垛层错(SF)，并使Ron不稳定。为了避免这些问题，人们在元件结构、制造工艺等方面做出了努力，例如在沟槽结构的MOSFET和漂移层底部设置复合促进层等，但这些措施导致元件制造成本增加、成品率降低。
另一方面，SiC的结晶多型中的作为唯一的立方晶系的3C-SiC，其Eg显示为2.3eV，与4H-SiC的Eg相比约窄1eV，但正是该窄的Eg，使得MOS界面的Dit比4H-SiC低了大约两个数量级。因此，如果使用3C-SiC，则可以制造低损耗、高速的开关元件。然而，制造SF密度低的3C-SiC基板需要经过复杂的工序，并且由于其低成品率和高制造成本，导致使用3C-SiC的半导体元件尚未进入实用化阶段。
如上所述，由于SiC的物理性质随晶体结构的不同而发生很大变化，因此提出了通过使不同晶体结构的SiC层叠来实现所需半导体元件特性的方法。例如，专利文献3(WO2008/56698号公报)提供了一种在4H-SiC等的六方晶SiC的表面的一部分上形成扩大的台阶表面，在其上层形成Dit低的3C-SiC，在该部分形成n型的MOSFET的方法。在该结构中，半导体元件的最大电场区域位于击穿电场强度高的六方晶SiC内，同时，由于其上部的3C-SiC的低Dit降低了Rch，因此可以在不损害半导体元件的Vb的情况下降低Ron。此外，扩大的台阶表面可以通过在六方晶SiC上覆盖Si进行加热处理而获得，并且，由于在扩大的台阶表面上外延生长时的过饱和度提高，因此可以在期望的位置形成3C-SiC以形成低Rch的沟道。
专利文献4(日本特开2004-52813号公报)提供了一种使用3C-SiC和6H-SiC的层叠结构的高速动作优异的半导体元件及其制造方法。在该半导体元件的结构中，电子行进的沟道区域设置在3C-SiC侧，而在6H-SiC侧局部存在空穴，以抑制沟道内的电子的散射，从而使半导体元件的动作高速化。
进一步，专利文献5(日本特开2018-35051号公报)公开了在六方晶SiC的最表面上形成立方最密堆积结构(CCP)的结构及其制备方法。在该结构中，通过利用在表面露出的原子台阶的蚀刻速度和生长速度根据最密堆积结构的不同而不同，仅获得所需的最密堆积结构，例如，通过在氢气氛围气中，在350℃以上且600℃以下的温度下进行热处理，六方晶SiC表面的三个分子层被CCP覆盖。如果通过该方法形成只有所预定的最密堆积结构形成界面的层叠结构，则可以提高电子的迁移率，从而可以制造高速、低损耗的半导体元件。
在专利文献6(特开平11-162850号公报)中公开了，在使SiC进行外延生长时，通过使六方晶SiC或3C-SiC的基板表面从晶格的最密面倾斜0.05°以上且10°以下，使Si原子比C原子过剩的方式进行供给，即使在1300℃以下的低温下，也可以在六方晶SiC上进行3C-SiC的外延生长。使用这种方法，通过在六方晶SiC上形成3C-SiC，并进行步进控制外延形成层叠结构，可以在所定的区域形成3C-SiC层。六方晶SiC和3C-SiC的层叠也是可能的，它们之间的界面成为晶体结构急剧变化的界面。
非专利文献1(Anne Henry et al.“CVD growth of 3C-SiC on 4H-SiCsubstrate”Materials Science Forum Vol 711(2012)pp.16-21)公开了在on-axis的4H-SiC上获得高质量3C-SiC的最佳温度和原料气体的组成。
专利文献7(日本特开2003-68655号公报)公开了一种通过在化合物单晶基板表面上外延生长异质化合物单晶层来制造化合物单晶的方法。在该方法中，单晶基板表面的至少一部分具有沿一个方向延伸的多个起伏，并且这些起伏被设置为使得随着上述化合物单晶层的外延生长而生长的缺陷彼此会合。利用该方法，可以制造不同种类的半导体单晶层叠的结构，并且，由于降低了外延生长层中的缺陷密度，能够获得高性能的半导体元件。
专利文献8(美国专利6461944)公开了一种在单晶基板上获得网状悬臂梁形状的单晶层的方法，并公开了一种在基板上获得具有相同晶体的层叠结构或不同晶体的层叠结构的外延生长层的方法。首先制备露出晶体的特性的单晶基板表面，在其上层进行步进控制外延以获得第一层的外延生长层。该层具有平行于相对于所定的晶体取向的倾斜角度的表面。接着，对第一层的外延生长层进行图案化以获得第二的分离的生长表面。其中，在这种情况下，以二维图案形状设置凹部。进一步，在去除第二生长表面上的晶核之后，在抑制二维成核的同时进行步进控制外延。结果，外延生长层横向扩大，在二维图案的凹部中形成作为第三层的连续的晶体结构。在本方法中，由于第三层通过空隙与基板隔离，所以可以在不将基板侧的晶体缺陷的结构延续到第三层的情况下获得高品质的外延生长层。此外，通过调整网状的二维图案的大小和配置、第三层的生长时间等，可以在所需的位置获得所需大小的结晶。进一步，如果将本方法应用于SiC，则可以在六方晶的基板上形成3C-SiC，也可以在第二层与基板接触的界面处获得共格界面(coherent interface)。
现有技术
专利文献
专利文献1：美国专利第4912064号说明书
专利文献2：美国专利第5011549号说明书
专利文献3：国际公布第2008/56698号公报
专利文献4：日本特开2004-52813号公报
专利文献5：日本特开2018-35051号公报
专利文献6：日本特开平11-162850号公报
专利文献7：日本特开2003-68655号公报
专利文献8：美国专利第6461944号说明书
专利文献9：日本特开2000-214593号公报
非专利文献
非专利文献1；Anne Henry et al.“CVD growth of 3C-SiC on 4H-SiCsubstrate”Materials Science Forum Vol 711(2012)pp.16-21
发明内容
发明要解决的技术问题
尽管取得了上述的技术成果，但使用由不同的结晶多型的层叠组成的SiC层叠体的半导体器件至今尚未实用化。其主要原因在于，不同的结晶多型的异质界面不一定形成共格界面(保持晶格连续性的界面)，这抑制了载流子(作为电荷载体的带电粒子，在本发明中是指电子和空穴)的迁移率。除此之外，SiC层叠体的一部分中所包含的孪晶界面(TB)造成载流子的俘获和散射，降低了半导体元件的特性。例如，在专利文献3所提供的方法中，并非所有的覆盖Si的位置都成为原子水平上平坦的扩大的台阶表面，并且伴随台阶聚束也形成了扭结表面。扭结表面是非共格界面(晶格不连续的界面)，会引起载流子的散射和俘获，从而降低半导体元件的特性。此外，被扭结表面隔开的3C-SiC彼此以50％的概率形成孪晶关系，并且由于3C-SiC和六方晶SiC的界面的平滑性受损，因此在沟道中漂移的一部分载流子被TB散射，造成Rch增加的问题。
通过专利文献4提供的方法得到的3C-SiC和6H-SiC界面的平坦性依赖于6H-SiC层本身的表面平坦性，只要使用专利文献1或专利文献2提供的步进控制外延作为其形成方法，3C-SiC和6H-SiC的界面就不可能在原子水平上变得平坦，台阶界面处的电子散射增加了MOSFET的Rch。
在专利文献5提供的方法中，虽然能够制作出表面仅被立方最密堆积结构(CCP)覆盖的六方晶SiC基板，但即使进一步在其上层外延生长3C-SiC，只要采用专利文献1或专利文献2的步进控制外延，由于六方晶SiC的层叠结构平行于最密面传播，因此表面的一部分被六方最密堆积结构(HCP)的SiC覆盖，无法获得3C-SiC外延生长层的表面。假设即使在形成CCP结构的表面的法线轴方向上使用原子层外延法生长3C-SiC，只要基板的六方晶SiC的表面因公差而从最密面略微倾斜，3C-SiC和六方晶SiC的界面就不能说完全平行于最密面，在该界面附近漂移的载流子在非共格界面散射，增加了半导体元件的Ron。
在专利文献6提供的方法中，在从CPP倾斜的六方晶SiC表面上难以维持特定的最密堆积结构，即使调整Si和C的诸如丰度比、温度等来形成3C-SiC，由于在六方晶SiC基板表面上没有使离散的3C-SiC的特定晶面沿特定方向配向的机制，结果，3C-SiC之间不得不采取孪晶关系，从而半导体元件的Ron增加。此外，即使组合使用专利文献5提供的方法，在最表面仅覆盖CCP后进行步进控制外延，3C-SiC和六方晶SiC的界面也不一定与CPP平行，并伴有非共格界面和SF等的发生。即使3C-SiC和六方晶SiC的界面恰好与CPP一致，所有的CCP的堆叠顺序的相位也不总是一致，因此不能完全消除非共格界面和SF，不能消除半导体元件的可靠性和性能恶化的可能性。进一步，由于用于获得3C-SiC的外延生长条件与用于获得六方晶SiC的条件不同，因此难以同时获得3C-SiC和六方晶SiC的外延生长层。
由于在非专利文献1所提供的方法中使用的on-axis(平行于晶格的最密面)的SiC表面无法进行步进控制外延，因此最密堆积结构的堆叠顺序无法在其上层正确地传播。因此，从所获得的3C-SiC中不能完全消除TB，半导体元件的特性劣化是不可避免的。
在专利文献7提供的方法中，尽管缺陷被设置为随着外延生长而相互会合，但其基板表面不可避免地必然是与晶格的CPP不同的非极性面或半极性面。因此，即使用该方法在六方晶SiC基板上外延生长3C-SiC，其异质界面也不能成为共格界面，散射和俘获破坏了载流子的传输特性，导致半导体元件的Ron升高。
使用专利文献8提供的方法为了促进阶梯流生长必须抑制二维成核，在获得第三层时无法使膜厚增加。在第三层形成之后，将其作为基板，尽管能够在基板表面的法线轴方向上生长更厚的膜，但由于第三层通过诸如台阶、空隙等与其他区域分离，所以无法使3C-SiC表面和六方晶SiC表面共存于同一平面上，给半导体元件的设计、制造工艺等带来障碍。此外，在第三层的步进控制外延过程中，如果考虑到进入外延膜中的杂质量或由于热膨胀系数的波动等而发生晶格畸变，由于并非所有从第三层延伸的悬臂都必须平行，因此，并不总是获得具有连续晶格的薄膜。进一步，相对于第二层的图案化形状受到晶体学上的限制，图案形状和配置需要考虑初期的基板的诸如倾斜取向、倾斜角度等，抑制了材料设计的自由度。进一步，第三层和基板间的空隙使纵型的半导体元件中的电流路径变窄，导致Ron的增加。
本发明是鉴于上述情况而完成的，其目的在于提供一种用于防止使用该SiC层叠体作为基板的半导体装置的特性劣化的SiC层叠体及其制造方法，SiC层叠体特征在于，其结构具有六方晶SiC层(1)和3C-SiC层(2)的异质界面，所有的异质界面完全平行于晶格的最密面、并且是保持晶格连续性的共格异质界面(coherent heterointerface)(3)。进一步，本发明的另一个目的是能够同时外延生长不同晶系的SiC，从而有助于降低制造成本，并且，使共格异质界面的区段(3S)在SiC层叠体的主表面(S)上露出，以将六方晶SiC表面(1S)与3C-SiC表面(2S)隔开，而不会伴随载流子的散射或俘获，并通过自由配置适合于各晶体结构的半导体元件，从而提高元件设计的自由度，并提高半导体器件的性能和可靠性。
为了解决上述问题，本发明的发明人进行了深入研究，结果发现，通过在六方晶SiC层表面上特定配置平行于晶格的最密面(CPP)的平面和斜面使它们混存，可以在所需的位置促进3C-SiC的成核，并通过将其与步进控制外延相结合，3C-SiC层和六方晶SiC层在水平方向(平行于CPP的方向)上同时外延生长，在该界面上所形成的共格界面作为共格异质界面平行于CPP扩大，并且将3C-SiC表面和六方晶SiC表面隔开，而没有载流子的散射或俘获。
解决技术问题的技术手段
接着，对解决本发明的课题的技术手段进行说明。
[1]本发明的一个技术方案是一种SiC层叠体，其特征在于包括：单晶六方晶SiC层(1)，以及单晶3C-SiC层(2)，其层叠在所述单晶六方晶SiC层(1)上，其中，所述3C-SiC层(2)不含有孪晶界面；3C-SiC层和六方晶SiC层抵接的异质界面与各晶格的最密面完全平行，并且是晶格匹配的共格异质界面(3)；所有的共格异质界面(3)以0.5度以上且小于73度的倾斜角(θ)在主表面(S)上露出，主表面上的共格异质界面的区段(3S)是多边形或不具有端点的直线，将六方晶SiC表面(1S)和3C-SiC表面(2S)隔开。
[2]如上述[1]的技术方案中所述的SiC层叠体，其特征在于，当六方晶SiC层(1)的晶格的最密面(CPP)的层叠周期为n个分子层(n为自然数)的情况时，则选自该晶格的{0-33-n}面的具有三重对称关系的每个晶格面(1N)分别与3C-SiC层(2)的晶格的{-1-11}面(2N)平行。
[3]本发明的另一技术方案是一种SiC层叠体的制造方法，用于制造上述[1]或[2]的技术方案中所述的SiC层叠体，其特征在于包括；晶种工序，其是在六方晶SiC层(1)的表面的一个以上的区域中形成与晶格的最密面(CPP)平行的晶种面(1p)的工序；以及主工序，其是在与晶种面邻接的所有表面上设置倾斜面(1i)的工序，其中，所述倾斜面以晶种面为基准，以0.5度以上且小于73度的正俯角(θp)倾斜；以及成核工序，其是在晶种面(1p)上生成3C-SiC的二维核(2e)的工序；并且还包括，水平外延工序，其是沿平行于晶格的最密面(CPP)的方向同时外延生长3C-SiC的二维核(2e)和露出在倾斜面(1i)的SiC层的工序。
[4]如上述[3]的技术方案中所述的SiC层叠体的制造方法，其特征在于，在主工序中，将倾斜面(1i)以分隔六方晶SiC层(1)的表面的方式配置，将至少一个倾斜面作为沿特定的正倾斜方向(If)倾斜的正倾斜面(1if)，进一步将至少一个倾斜面作为沿与所述正倾斜方向(If)相反的负倾斜方向(Ib)倾斜的负倾斜面(1ib)。
[5]如上述[4]的技术方案中所述的SiC层叠体的制造方法，其特征在于，使所述正倾斜方向(If)与六方晶SiC层(1)的<11-20>取向或<1-100>取向中的任意一个相一致，并且使分别对应于所述正倾斜面(1if)和所述负倾斜面(1ib)之间的边界的凸脊部(1r)和凹谷部(1v)从所述正倾斜方向(If)沿88度以上92度以下的分隔方向(Ix)呈直线状延伸。
[6]如上述[3]～[5]的技术方案中的任一个所述的SiC层叠体的制造方法，其特征在于，当将各倾斜面(1i)投影到晶格的最密面(CPP)上获得的平面在倾斜方向上的最小长度作为L时，层叠在晶种面(1p)上的3C-SiC的二维核(2e)的厚度(te)小于倾斜角(θ)的正切与L的乘积。
[7]如上述[3]～[6]的技术方案中的任一个所述的SiC层叠体的制造方法，其特征在于还包括，表面结构稳定化工序，其是在成核工序之前，将晶种面(1p)在300℃至550℃的任一温度下，在700hPa以上的氢气压力下暴露1小时以上的工序。
[8]一种使用如上述[1]或[2]的技术方案中所述的SiC层叠体的半导体器件，其特征在于，所述半导体器件包含一个以上的n沟道型的金属氧化膜半导体场效应MOS晶体管(NMOSFET)，所述NMOSFET的沟道区域(Nch)仅形成在3C-SiC层(2)中。
[9]一种使用如上述[1]或[2]的技术方案中所述的SiC层叠体的半导体器件，其特征在于，所述半导体器件包含一个以上的p沟道型的金属氧化膜半导体场效应MOS晶体管(PMOSFET)，所述PMOSFET的沟道区域(Pch)仅形成在六方晶SiC层(1)中。
[10]一种使用如上述[1]或[2]的技术方案中所述的SiC层叠体的半导体器件，其特征在于，所述半导体器件包含一个以上的肖特基势垒二极管(SBD)，所述SBD的阳极(An)仅形成在六方晶SiC的表面(1S)上。
另外，本来表示SiC晶体的面取向的米勒指数为负值的情况时，应该在对应的数字的上部画上横线(条)，但由于无法记载，因此在本说明书以及权利要求书中，在对应的数字前面添加减号“-”来进行表示。
发明效果
SiC是由碳原子(C)和硅原子(Si)一对一共价结合而成的晶体，但由于晶格的最密面(CPP)的堆叠顺序的多样性，即被称为结晶多型，各种物性值呈现出不同的值。另外，六方晶SiC中的CPP相当于{0001}面，3C-SiC中的CPP相当于{111}面。
如果将CPP在立体晶格中的相对位置分别定义为A，B和C的情况时，则SiC的结晶多型可以被分类为，立方晶SiC(3C-SiC)，其仅由立方最密堆积结构(CCP)构成，其堆叠顺序为ABC堆叠或ACB堆叠；以及六方晶SiC，其周期性地包含诸如ABA堆叠、ACA堆叠等的六方最密堆积结构(HCP)。这里，由于3C-SiC的带隙(Eg)比其他SiC结晶多型的带隙(Eg)更窄，因此在金属-氧化膜-半导体(MOS)界面上具有最低的界面态密度(Dit)，并且在制造MOSFET时可以降低其沟道电阻(Rch)。另一方面，以4H-SiC或6H-SiC等为代表的六方晶SiC的Eg比3C-SiC的Eg宽，具有能够提高击穿电压(Vb)并降低稳态损耗的优点。
例如，在4H-SiC的情况下，在其表面上出现的CPP的堆叠顺序可以是ABA或ACA的HCP结构，也可以是ABC或ACB的CCP结构。当在该4H-SiC的表面上形成3C-SiC的情况时，在ABA或BAC的最密堆积结构露出的表面上形成以ACB堆叠构成的CCP(CCP2)为单元的3C-SiC，在ACA或CAB的最密堆积结构露出的的表面上形成以ABC堆叠构成的CCP(CCP1)为单元的3C-SiC。即，如表面从CPP略微倾斜的六方晶SiC那样，当表面的最密堆积结构不固定为一种的情况时，在其上层所形成的3C-SiC层以包含CCP1和CCP2两者的方式，在其边界上形成孪晶界面(TB)，导致泄漏电流密度变高。除此之外，由于六方晶SiC和3C-SiC的界面不平坦，还包含非共格界面，因此载流子散射和俘获导致Ron升高。
对于上述问题，尽管本发明提供的SiC层叠体的结构是六方晶SiC层(1)和3C-SiC层(2)的层叠，但是，如图1所示，共格异质界面(3)与CPP完全平行。因此，共格异质界面(3)不会使晶格不连续，从而抑制了载流子的散射和俘获。此外，由于3C-SiC层的{1-11}面(2N)与从六方晶SiC的{0-33-n}面(其中，n是表示CPP的层叠周期的自然数)中所选择的三重对称平面(1N)平行，因此，3C-SiC层(2)不含有孪晶界面(TB)，泄漏电流得到抑制。这样的共格异质界面(3)无法通过传统的步进控制外延获得，这需要基板表面相对于CPP略微倾斜。
进一步，在本发明的SiC层叠体中，共格异质界面(3)以倾斜角(θ)与SiC层叠体的主表面(S)相交，并且，露出该区段(3S)，以将六方晶SiC表面(2S)和3C-SiC表面(1S)隔开，因此，适用于各晶体结构的物性值的半导体元件可以被隔开配置在表面上。也就是说，如果使用本发明提供的SiC层叠体作为基板，则可以使用与Si半导体制造工艺相同的平面技术在SiC基板上制造多种类型的半导体元件。
为了实现上述的SiC层叠体，在本发明提供的制造方法中，如图2(a)所示，在六方晶SiC层(1)的表面上形成与CPP平行的晶种面(1p)(晶种工序)。由于晶种面(1p)在微观上是平滑的，因此晶种面上的CPP的堆叠顺序被确定为ABA、ACA、CAB、BAC中的任一种，并且抑制了3C-SiC层中TB的产生。进一步，由于与晶种面(1p)相邻的所有倾斜面(1i)具有相当于倾斜角(θ)的俯角(θp)，因此，在晶种面(1p)的端部和倾斜面(1i)的表面上露出各最密面(CPP)的堆叠顺序，并且在后述的水平外延工序中所进行的步进控制外延中，晶种面(1p)和倾斜面(1i)保持其晶体结构并同时在平行于CPP的方向上扩大，以抑制非共格界面的产生。
这里，如图2(b)所示，当通过进一步的步进控制外延使晶种面(1p)的宽度扩大到临界宽度(We)以上时，在晶种面的中央部，SiC反应前驱体达到过饱和，生成3C-SiC的二维核(2e)(成核工序)。在该二维核(2e)中，CPP的堆叠顺序继承了晶种面的最密堆积结构，仅为ABC堆叠(CCP1)或ACB堆叠(CCP2)中的任意一种。因此，3C-SiC的二维核(2e)内不含TB，能够获得抑制载流子的泄漏、散射或俘获的高性能的半导体元件。然而，由于临界宽度(We)取决于SiC反应前驱体在晶种面(1p)上的扩散距离和吸附系数，因此外延生长时的温度和压力根据所需的3C-SiC层的面积进行调整。
然而，如传统的步进控制外延一样，当六方晶SiC表面相对于晶格的最密面(CPP)在特定方向上均匀倾斜的情况时，六方晶SiC层表面被与分子层高度大致平行的台阶和在其之间所形成的平坦的平台结构所覆盖，所有的台阶都沿特定方向平行移动。在这种情况时，由于特定的平台不优先扩大，因此不能促进平台上3C-SiC的二维核(2e)的生成。
另一方面，在本发明提供的SiC层叠体的制造方法中，倾斜面(1i)的至少一端与晶种面(1p)相接，并且该倾斜面相对于相邻的晶种面具有相当于倾斜角(θ)的俯角(θp)。因此，即使实施步进控制外延，台阶也不会在晶种面上移动，并且以晶种面(1p)为起点的平台沿CPP平行扩大，从而使过饱和度上升，生成3C-SiC的二维核(2e)(成核工序)。
本发明提供的SiC层叠体的制造方法的优点在于，通过水平外延工序，3C-SiC的二维核(2e)扩张从而形成新的晶种面(2p)(晶种工序)，然后新的晶种面(2p)扩张到临界宽度(We)以上时，在其上层生成另一个3C-SiC的二维核(2e)(成核工序)。以这种方式，与水平外延工序一起，晶种工序和成核工序交替重复。具体而言，如图2(b)所示，一旦形成3C-SiC的二维核(2e)(成核工序)，其端部就成为新的台阶，并横向外延生长，如图2(c)所示，使3C-SiC的二维核(2e)的面积与CPP平行地扩大(晶种工序)。此时，由于与晶种面相邻的倾斜面也在横向外延生长，并露出六方晶SiC的堆叠顺序，因此共格异质界面(3)的结构也得以保存。进一步，随着水平外延工序的继续，当3C-SiC的二维核的面积超过临界宽度(We)时，如图2(d)所示，其表面成为新的晶种面(2p)以生成另一个3C-SiC的二维核(2e)(成核工序)。如上所述，可以在六方晶SiC层(1)上形成不含TB的3C-SiC层(2)，而不受3C-SiC层(2)的膜厚的限制。
参照图3对通过本发明提供的SiC层叠体的制造方法所形成的SiC层叠体细部的剖面结构进行说明。六方晶SiC层(1)和3C-SiC层(2)通过与CPP完全平行的共格异质界面(3)层叠。共格异质界面(3)相对于主表面(S)上的平面以倾斜角(θ)露出，并将六方晶SiC表面(1S)和3C-SiC表面(2S)隔开。进一步，在六方晶SiC表面(1S)和3C-SiC表面(2S)上，各自的CPP的层叠结构露出，以实现步进控制外延。与此同时，3C-SiC层(2)的一部分作为平行于CCP的晶种面(2p)在主表面上露出，从而继续生成新的3C-SiC的二维核。此外，3C-SiC层的{-1-11}面(2N)与选自六方晶SiC的{0-33-n}面(其中，n是表示最密面的层叠周期的自然数)中的三重对称平面(1N)平行。因此，能够获得不包含非共格界面，孪晶界面(TB)和双定位边界的SiC层叠体。
例如，根据本发明的技术方案4提供的SiC层叠体的制造方法，如图4(a)的俯视图和图4(b)的剖面图所示，形成从晶格的最密面(CPP)沿正倾斜方向(If)倾斜的正倾斜面(1if)，以分隔六方晶SiC层的表面，进一步还形成沿与正倾斜方向相对的负倾斜方向(Ib)倾斜的负倾斜面(1ib)，以分隔六方晶SiC层的表面。因此，正倾斜面(1if)和负倾斜面(1ib)之间存在凸脊部(1r)和凹谷部(1v)，各区域不可避免地包含与最密面(CPP)平行的部分。相对于凸脊部(1r)，由于相邻的倾斜面具有俯角(θp)，因此，使得最密面(CPP)的层叠结构在其侧面露出，并通过步进控制外延横向生长以扩张晶种面(1p)。
另一方面，由于凹谷部(1v)夹在具有仰角的倾斜面(1if，1ib)之间，因此与CPP平行的面并没有扩大，而是随着相对的台阶的会合而缩小，这必然会阻碍步进控制外延。因此，通过倾斜面的配置能够特定3C-SiC表面(2S)的端部位置，并能够将其与六方晶SiC表面(1S)隔开。
进一步，当使用本发明技术方案5提供的SiC层叠体的制造方法时，由于凸脊部(1r)和凹谷部(1v)的延伸方向相对于倾斜方向(If，Ib)大致成直角，因此，步进控制外延发生的方向仅限于倾斜方向，使得能够制造出再现性优异的SiC层叠体。进一步，由于3C-SiC表面(2S)和六方晶SiC表面(1S)在主表面上以条状配置，因此半导体元件的配置变得容易。
本发明提供的SiC层叠体的特征在于，在其主表面上露出的共格异质界面的区段(3S)没有端部。即，如图5所示，共格异质界面的区段(3S)从主表面的一端横跨到另一端，或者如图6所示，呈多边形(三角形)形状。由于这样的共格异质界面的区段的配置，3C-SiC表面(2S)和六方晶SiC表面(1S)在保持晶格的连续性的情况下被隔开，因此，可以将所期望的半导体元件配置于具有所定的晶体结构的SiC表面，而没有载流子的俘获或泄漏。
为了实现如上所述的共格异质界面(3)的配置，如图7的俯视图所示，负倾斜面(1ib)和正倾斜面(1if)不得不以分隔六方晶SiC表面的方式配置，或者，在将图8所示的圆锥台或图9所示的三角锥台(多角锥台)的凸脊部(1r)用作晶种面的情况时，凸脊部(1r)相对于邻接的所有倾斜面(1is、1iu、1iv、1iw)必须具有0.5度以上且小于73度的俯角(θp)。
另一方面，当存在如图7所示的部分倾斜面(1pf，1pb)那样没有完全分隔六方晶SiC层的表面的倾斜面的情况时，则还形成不连续的凹谷部(1pv)或不连续的凸脊部(1pr)，如图10所示的那样，在3C-SiC表面(2S)和六方晶SiC表面(1S)的部分边界上，非共格界面的区段(3J)露出，半导体元件的特性因载流子俘获和散射而劣化。
然而，即使使用本发明的技术方案3～5，在不同的晶种面(1p)上所形成的3C-SiC的二维核(2e)的最密堆积结构也并非总是相同。即，在晶种面上二维成核的3C-SiC的CPP的堆叠顺序并未明确定义为ABC堆叠(CCP1)还是ACB堆叠(CCP2)，从不同的晶种面生长的3C-SiC之间会合的情况时，形成孪晶界面(TB)，有可能使半导体元件的特性恶化。因此，在技术方案6中提供了一种方法，即，当将各个倾斜面(1i)投影到最密面(CPP)上而获得的面的倾斜方向上的长度的最小值作为L时，形成在晶种面(1p)上的3C-SiC层的厚度(图3中记载的te)被限制为小于倾斜角(θ)的正切与L的乘积，从而使从不同的晶种面沿横向外延生长的3C-SiC彼此不会合。
或者，即使从不同的晶种面(1p)沿横向外延生长的3C-SiC表面(2S)彼此会合，根据技术方案7提供的SiC层叠体的制造方法，如果通过表面结构稳定化工序使晶种面的台阶端部的能量最小化，则所有晶种面(1p)表面的最密堆积结构将一致，因此可以抑制3C-SiC层中TB的产生。
通过使用本发明提供的SiC层叠体的制造方法，由于六方晶SiC层(1)和3C-SiC层(2)的共格异质界面(3)的结构变得均匀，从而抑制了沿共格异质界面的势垒的变化，提高了平行于该共格异质界面(3)的方向传输的载流子的迁移率，并且降低了MOSFET中的Rch。例如，通过本发明提供的SiC层叠体的制造方法，当六方晶SiC(1)和3C-SiC(2)层叠形成超晶格的情况时，成为量子阱的3C-SiC层内的二维电子气体的迁移率不受限制，可以获得高电子迁移率晶体管(HEMT)那样的高速半导体开关元件。
进一步，在本发明提供的半导体器件中，因为使用如图11所示的SiC层叠体作为基板，其中，在该SiC层叠体中，由共格异质界面的区段(3S)所隔开的3C-SiC表面(2S)和六方晶SiC表面(1S)露出在主表面(S)上，因此，可以在电子的Dit相对低的3C-SiC层(2)中形成像NMOSFET那样的需要提高电子的沟道迁移率的元件，并可以在空穴的Dit相对低的六方晶SiC层(1)中配置像PMOSFET那样的需要提高空穴的沟道迁移率的元件，从而可以制造利用SiC的低损耗性能的互补金属氧化膜半导体(CMOS)电路。
进一步，由于共格异质界面(3)的深度依赖于倾斜角(θ)和堆积在晶种面(1p)上的3C-SiC的二维核的厚度(te)，所以只要根据所需元件的结构调整θ和te，就可以获得具有任意层厚的SiC层叠结构。例如，在将表面附近的0.1μm的厚度的层作为3C-SiC形成低电阻沟道，将其下部的20μm的厚度的层作为由六方晶SiC构成的漂移层，制造兼备所希望的Ron和Vb的MOSFET的情况时，只要将倾斜角(θ)设为4度，则在从共格异质界面的区段(3S)间隔1.43μm的3C-SiC的表面形成源电极即可，如果将倾斜角(θ)设为30度，则源电极可以形成在与共格异质界面的区段(3S)相隔0.2μm的3C-SiC的表面上。
当设置与上述的MOSFET相邻的续流二极管的情况时，如图11所示，在六方晶SiC表面(1S)上设置具有高功函数的金属电极作为阳极(An)。与3C-SiC相比，六方晶SiC的电子亲和力更低，因此肖特基势垒变高，可以获得高耐压、低损耗的肖特基势垒二极管(SBD)，从而能够制造出稳态损耗和开关损耗都得到抑制的半导体器件。此外，由于SBD的Vb和Ron由SiC的Eg决定，因此可以结合所需的半导体元件的特性，从结晶多型中选择具有所需Eg的六方晶SiC层。
附图说明
[图1]图1是用于说明本发明的SiC层叠体的结构的剖面图。
[图2]图2(a)至(d)是用于说明本发明的SiC层叠体的制造方法的工序的剖面图。
[图3]图3是用于说明根据本发明的SiC层叠体的制造方法所形成的剖面结构的细节的示图。
[图4]图4(a)以及图4(b)分别是用于说明本发明的技术方案4提供的SiC层叠体的制造方法的俯视图和剖面图。
[图5]图5是用于说明在本发明提供的SiC层叠体的主表面上露出的直线状的共格异质界面的形状的俯视图。
[图6]图6是用于说明在本发明提供的SiC层叠体的主表面上露出的多边形(三角形)的共格异质界面的俯视图。
[图7]图7是用于说明本发明提供的SiC层叠体的制造方法的倾斜面的俯视图。
[图8]图8(a)以及图8(b)分别是表示本发明的SiC层叠体制造方法所涉及的圆锥台的俯视图和剖面图。
[图9]图9(a)以及图9(b)分别是表示本发明的SiC层叠体制造方法所涉及的多角锥台(三角锥台)的俯视图和剖面图。
[图10]图10是表示非共格界面的区段露出的SiC层叠体的俯视图。
[图11]图11是用于说明本发明提供的半导体器件的结构的剖面图。
[图12]图12(a)以及图12(b)是用于说明本发明提供的SiC层叠体制造方法的第1实施方式的剖面图。
[图13]图13是用于说明在本发明提供的SiC层叠体的制造方法的第1实施方式中使用了微倾斜晶圆的晶种面形成方法的剖面图。
[图14]图14(a)～(e)是用于说明本发明提供的SiC层叠体的制造方法的第2实施方式的俯视图。
[图15]图15是表示功率MOSFET的剖面结构图，该功率MOSFET使用了本发明提供的SiC层叠体的制造方法的第1实施方式中所形成的SiC层叠体。
[图16]图16是表示与本发明提供的SiC层叠体的制造方法的第2实施方式中所形成的SiC层叠体相关的功率MOSFET的结构的剖面图。
[图17]图17是表示与本发明提供的SiC层叠体的制造方法的第1实施方式中所形成的SiC层叠体相关的CMOS电路的结构的剖面图。
具体实施方式
以下，对本说明书中公开的SiC结构体的特征和制造方法，以及半导体器件的几个实施方式进行说明。
[SiC层叠体制造方法的第1实施方式]
在实施本发明的SiC层叠体的制造方法时，制备单晶的六方晶SiC晶圆作为基板。作为单晶SiC晶圆，尽管市售的有4H-SiC或6H-SiC晶圆，但是在本实施方式中，使用了适合制造高耐压的功率半导体元件的具有3.2eV的Eg的4H-SiC晶圆。在本实施方式中，尽管4H-SiC晶圆的电阻率没有限制，但是，在将SiC层叠体用作功率MOSFET的基板的情况时，为了降低其Ron，优选使用以高浓度掺杂施主杂质(如氮、磷等)，且电阻率为20mΩ·cm以下的晶圆。此外，尽管期望4H-SiC晶圆表面基本上平行于具有Si极性(0001)平面，但在主工序(offprocess)或晶种工序中难以进行微细加工的情况时，基于后述的理由，优选使用如下的SiC晶圆(微倾斜SiC晶圆)，即，其表面相对于最密面在0.5度到8度的范围内倾斜，且倾斜方向是选自<11-20>取向或<1-100>取向中的特定方向。
(主工序、晶种工序)
在本实施方式中，公开了一种具有主表面的SiC层叠体的制造方法，其中，共格异质界面以直线状从4H-SiC晶圆的一端横跨到另一端，并且3C-SiC表面和4H-SiC表面以条状交替排列。为了形成该结构，如图12(b)的剖面图所示，平行地形成以正倾斜面(1if)和负倾斜面(1ib)为侧壁的多个凹槽(TR)，以横跨4H-SiC晶圆表面。
可以使用机械加工、化学刻蚀法、激光加工等方法形成凹槽(TR)，但考虑到倾斜面的形状的重现性、配置的自由度等的因素，使用光刻技术和干蚀刻法的处理方法是最理想和简便的。在该工序中，如图12(a)所示，首先在4H-SiC晶圆表面上形成多个光刻胶的线状图案(LPR)。其中，由于需要在后述的干蚀刻工序中形成倾斜面，因此LPR的剖面为T字形状，具有宽度为Wh的凸缘。关于LPR的T字形状的形成方法，在专利文献9(日本特开2000-214593号公报)等中有记载，因此在本说明书中省略其详细说明。其中，光刻胶的厚度为0.5μm以上5μm以下，进一步优选为0.7μm以上2μm以下。当光刻胶的厚度低于0.5μm时，在后述的干蚀刻工序中，应该成为晶种面的位置有可能被部分地蚀刻而失去其平滑性，导致3C-SiC的多重成核。当发生多重成核时，在3C-SiC层产生TB。另一方面，当光刻胶的厚度超过5μm时，LPR的线宽或凸缘形状的精度就会恶化，导致通过后述的水平外延工序所形成的3C-SiC表面和4H-SiC表面的边界蜿蜒，出现非共格界面。
为了实现本发明的效果，LPR需要从晶圆表面的一端到另一端呈直线状连续。除此之外，LPR的延伸方向(分隔方向)、相邻LPR之间的间隔(间距宽度)以及LPR的最小线宽(线宽)是实现本发明的效果的重要因素。在一般的步进控制外延中，考虑到使用倾斜于[11-20]取向的面时，分隔方向相对于与[11-20]取向正交的[1-100]取向在2度以内，进一步，如果要达到最佳效果，最好在0.5度以内。这是因为分隔方向相对于倾斜方向的正交度被损失得越多，异质共格界面中出现的不连续性就越多。因此，所有的LPR都被定位并进行加工，以便与[1-100]取向平行。作为LPR定位时的基准，可以使用在市售的晶圆的外周加工的第二定向平面。
线宽优选为100nm以下，进一步优选为1nm以下。当线宽超过100nm时，晶种面(1p)的宽度变宽，由于其高度的过饱和度导致3C-SiC的二维核(2e)多重成核，在3C-SiC层(2)内可能包含TB。
另一方面，间距宽度优选在1μm以上、1mm以下，如果要达到最佳效果，则优选在10μm以上、500μm以下。其理由如下，即，通过后述的干蚀刻法，在相当于间距宽度的位置形成TR，TR的侧壁相当于倾斜面(1if和1ib)。这里，当间距宽度小于1μm时，则难以对通过后述的干蚀刻所形成的倾斜面赋予足够的高度差(d)和俯角(θp)，从而导致步进控制外延不全。另一方面，当间距宽度大于1mm时，通过该方法所获得的3C-SiC表面(2S)的面积比率相对于主表面(S)的面积减小，半导体器件的单位面积的电流容量减小。
如上所述，在形成LPR图案之后，如果通过反应性干蚀刻(RIE)蚀刻露出在间距宽度相对应的位置处的SiC来形成TR，可以在其侧壁上获得正倾斜面(1if)和负倾斜面(1ib)。通过RIE蚀刻SiC时，优选使用SF6、NF3、BF3以及CF4等的含氟蚀刻气体。特别是，通过使用CF4作为干蚀刻气体，并且，相对于CF4的流量，以O2的流量为1/4进行混合，可以使SiC的蚀刻速度达到最大。在进行RIE时，优选使用平行平板型RF蚀刻设备。此外，优选供给RF蚀刻装置的输入功率为200W以下，进一步优选为150W以下75W以上的范围，气体的压力优选为13.8Pa以上，进一步优选为30Pa至50Pa之间。另一方面，当输入功率超过200W时，因为等离子体照射会在SiC晶体表面引入晶体缺陷，这可能导致后述的水平外延工序中的步进控制外延不全。另一方面，当输入功率低于75W时，则离子的直进性受损，难以调整倾斜面的俯角(θp)。此外，当气体的压力低于13.8Pa时，则构成等离子体的离子的动能增加，增加了在SiC晶体表面引入晶体缺陷的可能性。另一方面，当气体的压力超过50Pa时，则蚀刻时的残渣会附着在部分倾斜面上，这可能导致在后述的水平外延工序中出现步进控制外延不全。
在LPR开口部露出的SiC表面通过上述RIE蚀刻去除至1nm以上且10μm以下的所定深度。当蚀刻深度小于1nm时，则露出在倾斜面(1if，1ib)上的台阶密度非常小，这可能导致后述的水平外延工序中的步进控制外延不全。另一方面，当蚀刻深度大于10μm时，则LPR在干蚀刻中消失，不仅破坏了俯角(θp)的可控性，而且降低了晶种面(1p)的平滑性，从而在3C-SiC层中产生TB。
在本实施方式的RIE中，由于在LPR的凸缘的下部附近蚀刻深度发生变化，因此倾斜面(1if，1ib)的俯角(θp)可以通过LPR的凸缘的宽度(Wh)和TR的深度(即倾斜面的高度差d)进行控制。具体来说，由于d对应于Wh和俯角(θp)的正切的乘积，因此，如果通过改变实施RIE的时间，将d相对于Wh调整到0.009倍到3.27倍的范围内的话，可以获得0.5度到73度的俯角(θp)。例如，通过调整实施RIE的时间使Wh为0.5μm，d为35nm，则可以获得4度俯角(θp)。进一步，由于Wh能够在正倾斜方向(If)和负倾斜方向(Ib)分别选择不同的值，因此能够任意改变正倾斜面的俯角和负倾斜面的俯角。但是，如果俯角(θp)小于0.5度，则由于在倾斜面上露出的台阶密度会变得极低，过饱和度的上升导致3C-SiC的多重成核，这不是所期望的。另一方面，当俯角(θp)为73度以上时，则实质的步进间隔变为一个分子以下，并且不发生步进控制外延。因此，俯角(θp)优选在1度至15度的范围，进一步，为了实现再现性优异的外延生长，俯角(θp)优选在2度至8度的范围。另外，由于俯角(θp)对应于共格异质界面和主表面交叉的倾斜角(θ)，因此倾斜角(θ)的最佳范围也由俯角(θp)决定。
在如上所述获得所需的倾斜面形状后，使用氧灰化装置去除残留在4H-SiC晶圆表面的光刻胶。通过在100W下处理15分钟以上以完全去除光刻胶。进一步，用硫酸和过氧化氢的混合溶液(SPM)清洗和用纯水漂洗各5分钟，以完全去除4H-SiC晶圆表面的金属杂质和灰尘等。当该清洗不充分的情况时，灰尘或杂质等导致水平外延工序中的步进控制外延不完全，导致外延膜的缺陷密度增加、共格异质界面的平滑性劣化。
以上，尽管对主工序和晶种工序进行了详细说明，但是，在难以进行100nm以下的线宽的加工的情况时，当使用微倾斜晶圆时，实质上可以获得1nm以下的宽度的晶种面，其中，微倾斜晶圆是表面在作为倾斜面方向的特定的[11-20]取向上以0.5度到8度的范围的初始倾斜角度(θf)从CPP倾斜。例如，在图13的剖面图中，由于晶圆表面从CPP沿正倾斜方向(If)倾斜，因此，实质上的晶种面被限制在负倾斜面(1ib)的上端(CPP切线的位置)，而凸脊部(1r)也作为正倾斜面(1if)的一部分。除此之外，与晶种面(1P)的两端相邻的平台宽度变得不对称，通过在后述的表面结构稳定化工序中，优先使宽平台的稳定化，以将3C-SiC表面(2S)的最密堆积结构确定为CCP1或CCP2。其中，上述工序中所获得的倾斜面的相对于凸脊部(1r)的俯角必须具有比初始倾斜角(θf)大0.5度以上的角度，否则无法获得有效的负倾斜面(1ib)。这是因为相对于晶种面(1P)，倾斜面的俯角(θp)小于0.5度或者成为负值。
(表面结构稳定化工序)
在后述的水平外延工序之前，优选通过本发明的技术方案7公开的表面稳化定工序来稳定晶种面(1P)表面的能量，以使最密堆积结构均匀化。该表面结构稳定化工序的处理条件如下，即，将完成主工序的4H-SiC晶圆设置于氢气处理容器内，暴露于700hPa至1100hPa的氢气氛围气中。此时的氢气的纯度优选为99.99％以上，进一步优选为99.9999％以上。当氢气的纯度低于99.99％时，残留的氧气、水蒸气成分等会使4H-SiC晶圆的表面被氧化、腐蚀等，从而使得步进控制外延变得困难。
其次，将氢气处理容器内的温度从300℃升至600℃，并保持1小时以上。该保持时间越长，表面结构的稳定化越可靠，但生产率会受损。为了提高生产率并使晶种面的表面结构稳定，基板温度优选在450℃至550℃之间，氢气的压力优选在900hPa至1000hPa之间。当处理温度超过550℃的情况时，或者氢气的压力低于900hPa的情况时，SiC表面的平滑性会因氢气的蚀刻而受损。当氢气的压力超过1000hPa时，处理容器内部相对于大气形成为正压，会产生氢气泄漏的危险性，因此从安全性的观点来看不优选。
(成核工序、水平外延工序)
在上述的主工序或表面结构稳定化工序之后，执行步进控制外延作为水平外延工序。在本发明的水平外延工序中，可以使用市售的SiC外延生长装置，作为其原料气体，可以使用硅烷类气体、氯化硅烷类气体、有机硅烷类气体中的任意一种以上和碳氢化合物气体的组合。在一般的SiC外延生长中，使用甲硅烷和丙烷的混合气体、二氯硅烷和乙炔的混合气体、四氯化硅和甲烷的混合气体中的任意一种，特别是通过使用甲硅烷和丙烷的混合气体，即使在实施本发明的情况时，也能够实现再现性优异的步进控制外延。
在本实施方式中，4H-SiC晶圆载置于涂有SiC的石墨基座上，将其放入石英反应容器中，通过从反应容器的外部对基座进行感应加热，将该晶圆加热到所定的温度，进行SiC的外延生长。通过将外延生长期间的晶圆温度保持在1400℃至1700℃的范围内的恒定温度下使SiC单晶外延生长。特别是，通过将晶圆温度设置在1500℃至1650℃的范围内，可以获得高质量的单晶SiC层。更理想的是，通过将晶圆温度保持在1550℃至1650℃的恒定温度，既能够实现晶种面的扩大，又能够实现3C-SiC在其表面上的二维成核的步进控制外延。
在外延生长时，例如，通过将晶圆温度设置为1650℃，氢气流量设置为5slm，甲硅烷流量设置为50sccm，丙烷流量设置为13sccm，反应容器内压力设置为300hPa，台阶在正倾斜方向(If)和负倾斜方向(Ib)的两者上以171μm的速度移动，结果，当俯角(θp)为4度的情况时，在[0001]取向上可以获得12μm/hour的外延生长速度。
在调整外延生长层的电阻率时，如果在外延生长工序中以任意量混入选自N2、PH3、B2H5、TMA(三甲基铝)、AlCl3中的任意一种以上的气体，就可以对SiC的外延层掺杂施主杂质(N、P)或受主杂质(B、Al)。例如，在形成Vb为600V的MOSFET的漂移层时，通过混入5sccm的N2，并进行50分钟的外延生长，能够在室温下以3×1015cm-3的施主浓度形成膜厚为10μm的外延生长层。当俯角(θp)为4度的情况时，由该外延生长所形成的3C-SiC表面的[11-20]取向的宽度为143μm。
(SiC层叠体的结构)
通过以上的外延生长工序，能够获得一种SiC层叠体，其中，4H-SiC和3C-SiC的共格异质界面平行于最密面(CPP)形成。此外，在SiC层叠体的主表面上，共格异质界面的区段以平行于[1-100]取向的直线而露出，4H-SiC表面和3C-SiC表面被明确隔开。进一步，由于3C-SiC的[1-10]取向与4H-SiC的[1-100]取向一致，并且各自的CPP平行，所以3C-SiC的所有{1-11}面与选自4H-SiC的{0-33-4}面的三重对称平面的组合完全一致。如上所述，可以形成在异质界面处无散射和俘获且不含TB的SiC层叠体。
[SiC层叠体制造方法的第2实施方式]
在实施本发明的SiC层叠体的制造方法时，制备单晶的六方晶SiC晶圆作为基板。作为单晶SiC晶圆，尽管市售的有4H-SiC或6H-SiC晶圆，但是在本实施方式中，使用了适合制造高耐压的功率半导体元件的具有3.2eV的Eg的4H-SiC晶圆。在本发明的实施中，尽管晶圆的电阻率没有限制，但是当用作功率MOSFET的基板的情况时，为了使电阻率为20mΩ·cm以下，优选使用以高浓度掺杂施主杂质的晶圆。此外，尽管期望4H-SiC晶圆表面基本上平行于具有Si极性(0001)平面，但在主工序或晶种工序中难以进行微细加工的情况时，优选使用表面相对于CPP在0.5度到8度的范围内倾斜，且倾斜方向是选自<11-20>取向或<1-100>取向中的特定的方向的SiC晶圆(微倾斜SiC晶圆)。
(主工序、晶种工序)
在本实施方式中，公开了一种SiC层叠体的制造方法，其中主表面上的3C-SiC表面的周围通过共格异质界面被4H-SiC表面包围。因此，在4H-SiC晶圆表面上形成旋转对称的倾斜面。在形成该倾斜面时，首先在4H-SiC晶圆表面上形成Si氧化膜(OX)。在形成Si氧化膜时，可以使用氧气和水蒸气中的热氧化，以硅烷和氧气为原料的化学气相沉积(CVD)和溅射的方法。由于本实施方式中的Si氧化膜(OX)在形成倾斜面时用作保护膜，因此膜厚度分布的均匀性和高密度是非常重要。因此，Si氧化膜(OX)最优选在含水蒸气的氧气氛围气中通过热氧化而形成。此外，形成的Si氧化膜(OX)膜的厚优选为1μm以上。当Si氧化膜的厚度低于1μm时，Si氧化膜(OX)在后述的抛光过程中消失，难以获得所需的倾斜面。其中，SiC与Si相比，氧化速度较低，Si氧化膜(OX)的膜厚越厚，热氧化过程需要的时间越长。当通过热氧化在较短时间内在4H-SiC晶圆上形成超过1μm的Si氧化膜(OX)时，在热氧化之前，通过在4H-SiC晶圆上沉积厚度为0.4μm以上的Si层，可以在3小时以内获得厚度为沉积的Si的膜厚的约2.5倍以上的Si氧化膜(OX)。
接下来，如图14(a)所示，在被Si氧化膜(OX)所覆盖的4H-SiC晶圆上涂布光刻胶，利用光刻技术，以均匀的间隔形成多个圆形的光刻胶图案(CPR)。由于光刻技术与一般的Si集成电路制造工艺相同，因此在本实施方式中省略对其进行详细说明。其中，CPR的直径优选为100nm以下。由于该CPR的直径相当于后述工序中所形成的晶种面(1p)的宽度，因此，当超过100nm时，晶种面(1p)上的二维成核频率增加，多重成核导致3C-SiC层包含TB的可能性提高。
在通过本实施方式所获得的SiC层叠体中，相邻CPR的最小间距(间距宽度)对于决定3C-SiC层的表面和4H-SiC层的表面的面积比是重要的。为了得到实用的SiC层叠体的表面，间距宽度优选在100nm到1mm的范围。由于本实施方式中的间距宽度相当于在后述工序中所形成的倾斜面的长度的2倍，因此当CPR的间隔小于100nm时，则无法获得足够的4H-SiC表面的面积。另一方面，当CPR的间隔超过1mm时，与倾斜面的长度相比，难以获得充分的高度差，难以使倾斜面的俯角(θp)为0.5度以上。
在形成CPR后，将4H-SiC晶圆在浓度为5％的HF溶液中浸渍10分钟，以将CPR的形状转印到Si氧化膜(OX)上。进一步，以与SiC层叠体制造方法的第1实施方式中同样的方法，用氧灰化装置除去CPR，以获得如图14(b)所示的被圆形的氧化膜部分覆盖的4H-SiC表面。
接着，将4H-SiC晶圆表面与浸透了pH5.5以下的金刚石浆料的抛光布接触，进行机械抛光。即使在抛光过程中，也向抛光布上以每分钟400cc以上的流速连续供应金刚石浆料。此外，抛光布最好粘贴在平坦的转盘上，使转盘以30rpm以上的转速旋转。此外，调整施加于4H-SiC晶圆的压力量，以使抛光速度在0.2μm/hour到10μm/hour的范围内。当抛光速度超过10μm/hour时，则通过抛光获得的倾斜面的平滑性受损。此外，当抛光速度低于0.2μm/hour时，则倾斜面的加工需要时间，无法获得充分的生产性。
通过上述抛光处理，在未被Si氧化膜(OX)所覆盖的4H-SiC表面上产生凹陷，在该凹陷的侧面获得倾斜面(1is)。其结果，如图14(c)的平面图所示，形成以被Si氧化膜(OX)所覆盖的部分作为凸脊部(1r)的圆锥台。由于倾斜面(1is)相对于该圆锥台的凸脊部(1r)的俯角(θp)由倾斜面的高度差(d)和CPR的间隔所决定，因此通过严密控制抛光时间可以获得0.5度到73度之间的俯角(θp)。但是，当俯角(θp)小于0.5度时，则露出在倾斜面(1is)上的台阶密度变得极低，并且因过饱和度的上升导致3C-SiC的多重成核、因此不优选。另一方面，当俯角(θp)大于73度时，则实质的步进间隔变为一个分子以下，并且不发生步进控制外延。此外，俯角(θp)更优选在1度至15度的范围内，进一步，为了实现再现性优异的外延生长，俯角(θp)优选在2度至8度的范围。另外，由于俯角(θp)对应于共格异质界面和主表面交叉的倾斜角(θ)，因此倾斜角(θ)的最佳范围也由俯角(θp)决定。
在获得所期望的圆锥台形状后，将4H-SiC晶圆在浓度为5％的HF溶液中浸泡10分钟，以去除圆锥台顶部的Si氧化膜(OX)，获得图14(d)的平面图或图8所示的圆锥台形状的4H-SiC表面。接下来，进行5分钟以上的SPM清洗和纯水漂洗，以去除表面的灰尘和杂质。如果该处理不充分的情况时，则会导致后述的步进控制外延不全，导致3C-SiC层中产生TB和非共格异质界面。
以上，尽管对主工序和晶种工序进行了详细说明，但是，在难以进行直径为100nm以下的凸脊部(1r)的加工的情况时，通过使用微倾斜晶圆，实质上可以得到1nm以下的宽度的晶种面(1P)。该微倾斜晶圆的初始倾斜角度(θf)的范围和理由与SiC层叠体制造方法的第1实施方式相同，通过使晶圆表面向特定的方向倾斜，实质上的晶种面(1p)被限制在凸脊部(1r)的端部((CPP切线的位置)，而凸脊部(1r)作为倾斜面的一部分。除此之外，与晶种面的两端相邻的平台宽度变得不对称，通过优先使宽平台稳定化，促进了下述的表面结构稳定化工序的效果，使得3C-SiC层表面的最密堆积结构被唯一地确定为CCP1或CCP2。其结果，在本实施方式中，露出于主表面的3C-SiC面(2S)的形状变得均匀。
(表面结构稳定化工序)
在上述的主工序之后，以与SiC层叠体制造方法的第1实施方式相同的方法，通过进行表面结构稳定化工序，使晶种面(1p)的表面能量最小化，由此能够唯一地定义其CCP结构。
(成核工序、水平外延工序)
在上述表面结构稳定化工序或主工序之后，以与SiC层叠体制造方法的第1实施方式相同的方式进行了外延生长。在该外延生长的过程中，凸脊部(1r)横向外延生长以使晶种面(1p)扩张。通过该晶种面的扩张，晶种面中央部的过饱和度上升，生成3C-SiC的二维核(2e)。所生成的3C-SiC的二维核(2e)形成特定的CCP，反映了晶种面表面的最密堆积结构。由于该3C-SiC的二维核进一步横向生长而形成新的晶种面(2P)，所以随着共格异质界面(3)的扩大，3C-SiC层(2)中的TB产生被抑制。
(SiC层叠体的结构)
晶种面上单核生成的3C-SiC的CCP结构的侧面由{110}面、{11-2}面、以及{-1-12}面构成。其中，在本实施方式的外延生长条件下，由于3C-SiC的<110>取向的外延生长速度高于其他晶体取向，因此由3C-SiC构成的晶种面的表面如图14(e)所示，呈现三角形，其具有与{11-2}面平行的边。另一方面，4H-SiC层叠结构在3C-SiC表面(2S)的周围的倾斜面(1is)上露出。在该外延生长条件下，由于4H-SiC的<1-100>取向的外延生长速度相对于4H-SiC的其他的面取向表现出极大值，因此倾斜面为沿{11-20}面方向配向的六重对称面。因此，3C-SiC层和4H-SiC层的共格异质界面在主表面上露出三角形状的区段(3S)，以将3C-SiC表面(2S)和包围它的由4H-SiC构成的倾斜面(1is)隔开。通过上述方式，可以得到界面中没有载流子散射和俘获，且不含TB的SiC层叠体。
[功率MOSFET和SBD的实施方式]
示出了使用SiC层叠体制造方法的第1实施方式和第2实施方式中所制作的SiC层叠体的功率MOSFET和SBD的实施方式。
(元件制造工艺)
使用电阻率为20mΩ·cm以下的N型的4H-SiC基板，根据SiC层叠体制造方法的第1实施方式和第2实施方式，制作由3C-SiC层和4H-SiC层构成的SiC层叠体。其中，在水平外延工序中有意进行氮掺杂，以获得8μm厚的外延生长层，其中含有浓度为1×1016/cm3的氮气作为漂移层。接着，注入铝离子，使离子从3C-SiC层(2)渗透到下层的4H-SiC层(1)，分别如图15(SiC层叠体制造方法的第1实施方式的结构)或图16(SiC层叠体制造方法的第2实施方式的结构)所示，以提供浓度为3×1017/cm3的受主掺杂区域(p-well)。进一步，为了降低源极接触电阻，将氮离子和磷离子注入到p-well表面附近的部分，以提供浓度为1×1021/cm3以上的施主掺杂区域(n+区域)。在离子注入后，在1600℃至1700℃下进行45分钟的热处理，以电激活注入的离子。
接着，在干燥氧气的氛围气中，在1120℃下进行60分钟的热氧化，以在主表面上形成厚度为50nm的栅极氧化膜(Gox)。进一步，在栅极氧化膜(Gox)的一部分上设置开口部，将Ni电极连接到n+区域作为源电极(Source)，并且在从n+区域覆盖p-well的栅极氧化膜(Gox)上设置由多晶Si构成的栅电极(Gate)。通过该工序所形成的栅极长度在0.8μm到3μm的范围。并且，在SiC层叠体的整个背面侧设置漏电极(Drain)。进一步，通过溅射法或气相沉积法在4H-SiC层的表面上沉积Pt、Au、W等具有高功函数的金属以形成阳极(An)，从而形成肖特基势垒二极管(SBD)作为续流二极管。
(元件特性)
通过上述的工序所形成的n型的MOSFET的栅电极(Gate)仅形成在3C-SiC层上，MOS界面的能级密度(Dit)变为小于5×1011/cm2/eV的值。此外，在3.2V以上的Gate电压下，MOSFET通过反型层形成n沟道(Nch)变为导通状态。Gate电压为5V的沟道迁移率在300K时超过340cm2/V/sec，在500K时超过240cm2/V/sec。因此，沟道电阻(Rch)在500K以下的温度时低于1.3mΩ·cm，从而降低了MOSFET的导通损耗。
此外，由于形成最大电场强度区域的P-well的下部位于具有3.2eV的Eg的4H-SiC层内，因此当Source和Drain间的施加电压为600V、且Gate电压为0V的情况时的Drain和Source间的漏电流密度低于1.3×10-9A/cm2。另一方面，当Gate电压为5V的情况时，Source和Drain之间流动的电流密度在500K以下的温度范围内超过730A/cm2，因此可以获得充分降低因漏电流造成的功率损耗的低损耗MOSFET。
设置在4H-SiC表面的SBD，其阳极(An)与Source连接，当MOSFET的Drain电位相对于Source电位降低的情况时，作为续流二极管成为导通状态，使Drain的电位与Source电位一致。由于阳极(An)形成在具有高Eg的4H-SiC表面上，SBD保持与MOSFET同等以上的Vb。此外，由于SBD是单极元件，因此几乎没有电荷的积累，并且达到导通状态的阈值电压比MOSFET内的pn结达到导通状态的阈值电压低，因此，MOSFET内的pn结在任何情况下都不会达到导通状态。因此，在P-well附近不会发生少数载流子的重组，提高了MOSFET的长期可靠性。进一步，由于SBD成为导通状态所需的时间(反向恢复时间)为8n秒以下，因此本发明的半导体器件起到抑制MOSFET的开关损耗的效果。
[CMOS电路的实施方式]
示出了使用本发明的SiC层叠体的CMOS电路的实施方式。在本实施方式中，使用电阻率为150Ω·cm以上的N型的4H-SiC晶圆，按照SiC层叠体制造方法的第1实施方式设置3C-SiC层和4H-SiC层的层叠结构。但是，在水平外延工序中不有意进行杂质的掺杂，外延生长层内的施主浓度为1×1015/cm3以下。此外，所形成的外延生长层的厚度在5μm至10μm的范围内。
(元件和电路制造工序)
如图17所示，在3C-SiC层的一部分注入铝离子的同时，在4H-SiC层的一部分注入氮离子，形成P-well和N-well。在P-well中形成n沟道型的MOSFET(NMOSFET)，在N-well中形成p沟道型的MOSFET(PMOSFET)。其中，每个区域的铝浓度和氮浓度为3×1017/cm3。进一步，在P-well的部分的表面附近注入氮离子和磷离子，同时在N-well的部分的表面附近注入铝离子，设置用于连接电极的高浓度施主掺杂区域(n+)和高浓度受主掺杂区域(p+)。n+的施主浓度为1×1021/cm3以上，p+的受主浓度为5×1018/cm3以上。在上述离子注入后，在1600℃至1700℃下进行45分钟的热处理，以电激活注入的离子。
接着，在干燥氧气的氛围气中，在1120℃下进行10分钟的热氧化，以在SiC层叠体上形成厚度为20nm的栅极氧化膜(Gox)。此外，通过CVD方法在N-well和P-well之间提供厚度为3μm以上的场氧化膜(Fox)以电分离元件。进一步，在栅极氧化膜(Gox)上设置由多晶Si制成的栅电极(Gate)，并将其用作输入端子。通过该工序所形成的栅极长度在40nm至1μm的范围内。进一步，在栅极氧化膜(Gox)的一部分上设置开口部，将Ni电极与n+和p+连接，分别作为源电极(Source)和漏电极(Drain)。最后，通过连接形成在P-well上的NMOSFET的Drain和形成在N-well上的PMOSFET的Drain，从而将其作为输出端子形成CMOS电路。
(元件特性)
在通过上述工序所形成的CMOS电路中，NMOSFET区域的Source接地到地电位，PMOSFET区域的Source连接到3.3V至45.2V的范围的恒定电压(Vdd)。根据施加到Gate的电压，PMOSFET和NMOSFET的导通状态交替反转，与此相对应，Drain的电位在地电位和Vdd之间变化。由于NMOSFET设置在相对于电子的Dit低于5×1011/cm2/eV的3C-SiC层内，PMOSFET设置在相对于空穴的Dit低于4×1012/cm2/eV的4H-SiC层上，因此NMOSFET的Ron为1.3mΩ·cm以下，PMOSFET的Ron为3.2mΩ·cm以下，CMOS电路的输出反转所需的延迟时间可以为5n秒以下。此外，本实施方式的CMOS电路具有低的亚阈值漏电流，与具有与本实施方式相同结构的Si制CMOS电路相比，能够将待机状态下的功率损耗降低到3％以下。
此外，由于SiC的Eg宽，SiC成为本征半导体的温度超过700℃，因此本实施方式的CMOS电路可以在超过220℃的温度范围内工作。因此，当NMOSFET的Source连接到电容器的情况时，由于其泄漏电流低，可以构成非易失性存储器。
实施例
(主工序、晶种工序)
准备市售的单晶4H-SiC晶圆(W1、W2、W3、W4、W5)，其具有从(0001)面(Si面)向[11-20]取向倾斜1度的表面，其直径为6英寸。其中，在各晶圆上加工有与(1-100)面平行的第一定向平面(OF1)和与(11-20)面平行的第二定向平面(OF2)。
在W1至W4的表面上涂布2μm厚的图像反转用光刻胶(AZ5214E)。然后，使用缩小投影曝光装置(尼康制造的NSR-1505G5D)对240条线状的光刻胶图案(LPR)进行曝光，其中，缩小投影曝光装置以汞灯的g线(波长436nm)作为光源。此时，对W1、W2、W4进行角度调整，以使LPR相对于OF2的偏转角为0.5度以下，对W3进行角度调整，以使LPR从OF2向逆时针方向偏转8度。此外，W1、W3、W4的LPR从4H-SiC晶圆的OF1侧到另一端连续曝光，但对于W2，调整曝光装置的步进间隔，以在<1-100>方向上以10mm为周期设置了1mm的未曝光部(LPR的不连续部)。此外，相邻的LPR的间隔(间距宽度)为30μm，LPR的最小宽度为1.3μm。
接着，通过在180℃下进行5分钟的反向烘烤和水银灯的g线的全面曝光进行显影，从而形成具有0.5μm的凸缘宽度的倒锥形剖面的LPR。
进一步，使用平行平板型RF干蚀刻装置对W1至W4的晶圆进行干蚀刻。此时，将流量为40sccm的CF4气体和流量为10sccm的O2气体导入干蚀刻装置中，在将压力保持为40Pa的情况下，以100W的功率提供13.56MHz的高频率以产生等离子体。通过25秒的干蚀刻处理，将对应于抗蚀图案的间距宽度的位置处露出的SiC蚀刻至35nm的深度后除去。此外，在被抗蚀图案的凸缘覆盖的SiC表面上形成倾斜面，其倾斜角度为4度。
接着，使用灰化装置，以100W的输入功率所产生的氧等离子体进行15分钟的灰化处理，以完全除去LPR，然后进行5分钟的SPM清洗和3分钟的纯水漂洗，以除去表面的抗蚀剂残渣、微粒子等，以及金属污染物质。
(表面结构稳定化工序)
接着，将W1、W2、W3、W5垂直固定在石英舟上，并将它们载置于水平型的石英制容器内。然后，对石英制容器的内部使用氮气进行置换，进而将氢气以3slm的流量导入石英制容器，同时将其压力保持在970hPa。其中，导入的氢气通过使用铂钯的透过膜的纯化装置，其纯度达到了99.999999％以上。由于氢气的流量和压力的调整方法采用了通常用于Si的热扩散和热氧化的方法，因此在本说明书中省略了对其的详细说明。
接着，对围绕在石英制容器的外部的电阻加热器通电，通过控制其电流值，将整个石英制容器加热到500℃。反应容器的温度达到500℃后保持5小时，停止对加热器通电。在石英制容器的温度达到100℃以下后，停止氢气的供给，用氮气置换石英制容器内的氛围气后取出放置在舟皿上的SiC晶圆。
(外延生长工序)
接着，使用SiC外延生长装置(NuFlare Technology Co.,Ltd.制造的EPIREVOS6)，在相同条件下对W1至W5进行了外延生长。在外延生长时，将每个晶圆以表面向上载置于反应炉内被多晶SiC所覆盖的石墨制基座上，在以800rpm的转速使晶圆旋转的同时，导入5slm的氢气以保持300hPa的压力，同时将晶圆温度升温到1650℃。晶圆温度达到1650℃后，立即以50sccm和13sccm流量向反应器中分别追加供给甲硅烷气体和丙烷气体，并且在压力保持为300hPa的同时进行3分钟的外延生长。然后，停止甲硅烷气体和丙烷气体的供给，当晶圆温度到700℃以下时，停止氢气的供给，从反应炉中取出晶圆。然后，利用傅里叶变换红外光谱(FT-IR)确认到外延生长的SiC层的厚度为0.6μm。此外，通过霍尔效应测量确认到外延生长层的导电性为n型，室温下载流子浓度为7×1015/cm3。
(层叠结构)
外延生长后，利用电子背散射衍射法(EBSD)观察露出于晶圆表面的SiC的晶体结构及其配向取向。结果显示，在W1、W2、W3、W4的表面上发现了3C-SiC和4H-SiC，而在W5的表面上仅发现了4H-SiC。由此可知，当通过本发明的SiC层叠体的制造方法形成晶种面的情况时，在晶种面的上部形成3C-SiC，在倾斜面上进行步进控制外延。
此外，对于晶圆W1、W3、W4，通过EBSD检测到3C-SiC的表面在[11-20]取向上具有18μm的宽度，4H-SiC表面的宽度为13μm。由此可知，在晶种面上二维成核的3C-SiC通过步进控制外延在平行于最密面的方向上生长。另一方面，通过EBSD检测到W2的3C-SiC的表面在[110]取向上存在不连续性，4H-SiC表面出现在3C-SiC的不连续性处。由于此处发现的3C-SiC和4H-SiC的边界与倾斜方向没有正交关系，因此发现包含非共格界面。
(载流子寿命)
接下来，对于晶圆W1至W4，通过微波光电导衰减(μ-PCD)法测量过量载流子在3C-SiC表面和4H-SiC的边界处的消失时间。在μ-PCD法中，将波长为355nm的激光束聚焦到直径为1μm，以将激光束的中心调整到位于3C-SiC表面和4H-SiC的边界处，根据微波的反射强度的衰减时间测定激光激发产生的载流子寿命。由于3C-SiC的电子亲和力比4H-SiC的电子亲和力高约1eV，因此激光激发产生的电子向3C-SiC侧扩散，空穴向4H-SiC侧扩散，使电子与空穴在空间上被分离，从而延长载流子寿命。但是，当3C-SiC和4H-SiC界面包含使载流子复合的非共格界面的情况时，载流子寿命随其密度而缩短。
表1示出了各晶圆的制造条件和EBSD的结果以及通过μ-PCD法测定的载流子寿命。从表中可以清楚地看出，具有连续性倾斜面的晶圆(W1，W3，W4)上的载流子寿命明显更长。在具有不连续性倾斜面的晶片W2上，在该不连续性处产生非共格界面，这促进电子与空穴的复合，导致载流子寿命缩短。此外，分隔方向与倾斜方向越保持正交关系，载流子的复合越受到抑制，载流子寿命越长。由此判明，本发明提供的SiC层叠体抑制了半导体元件中载流子的俘获和复合，从而提高了半导体元件的特性。
[表1]
Figure BDA0003917162850000301
此外，通过X射线衍射法在晶圆W1、W3、W4上观察极图，确认到3C-SiC层的(111)面和4H-SiC层的(0001)面完全平行，3C-SiC层的{11-2}面和选自4H-SiC层的{11-20}面中的三重对称平面完全平行。因此判明，3C-SiC的{-1-11}面和选自4H-SiC的{0-33-4}面中的三重对称平面完全平行，3C-SiC层中不含有孪晶界面。另一方面，从晶圆W2的极图可以看出3C-SiC的(111)极和4H-SiC的(0001)极具有不同角度的部分。因此判明，在晶圆W2上所形成的3C-SiC和4H-SiC的界面包含非共格界面。
此外，在晶圆W4的极图中，离散的3C-SiC层之间的(-1-11)面并不总是平行，并且发现具有120度的旋转关系，因此发现各3C-SiC都具有孪晶关系。也就是说，本发明的表面结构稳定化工序对于使所有的3C-SiC层的最密堆积结构均等化是必要的。
如上所述，通过在形成晶种面后进行步进控制外延，可以形成六方晶SiC和3C-SiC的层叠体。此外，通过在与晶种面相邻的倾斜面上不设置不连续性，可以在六方晶SiC和3C-SiC的界面处保持晶格的连续性，仅能获得共格异质界面。进一步发现，通过在步进控制外延之前使晶种面的表面结构稳定化，即使从不同晶种面扩张的3C-SiC层会合时，也不会出现孪晶界面。
(MOS界面特性)
将上述的所有晶圆在干燥氧气的氛围气中，在1120℃下热氧化60分钟，在主表面上形成厚度为50nm的Si氧化膜。进一步，在Si氧化膜上蒸镀直径为1μm的Ni电极。其中，Ni电极以1μm的间隔配置成格子状。由于在W1、W3、W4中，宽度为2.3μm的3C-SiC表面和宽度为2μm的4H-SiC表面混合存在于主表面上，因此能够选择仅位于3C-SiC层的表面的电极(E3C)和仅位于4H-SiC层的表面的电极(E4H)。
接着，使用电导法对各个晶圆上的E3C和E4H的导带附近的MOS界面态密度进行了测量。此外，测量界面态密度后，在室温下随着施加到电极上的电压从0V连续增加到60V，测量了Si氧化膜的介电击穿电场强度。将各个晶圆上的界面态密度和介电击穿电场强度分为E3C和E4H，列于表2中。
[表2]
Figure BDA0003917162850000321
如表2所示，3C-SiC上所形成的MOS界面的能级密度与4H-SiC的能级密度相比，降低到1/30以下，如果根据本发明在3C-SiC层上制造n沟道型的MOSFET，则可以获得沟道电阻降低、功率损耗大幅下降的半导体器件。特别是在实施了晶种面的表面结构稳定化工序的晶圆(W1、W3)中，界面态密度的降低效果显著。
进一步，由于W1、W3、W4在3C-SiC和4H-SiC的界面处不包含非共格界面，因此MOS界面处的电场分布均匀，并且在3C-SiC表面、4H-SiC表面获得了高介电击穿电场强度。由此表明，本发明提供的SiC层叠体在提高半导体器件的长期可靠性方面是有效的。
以上，对本发明的实施例进行了说明，但是本发明并不限定于上述的实施例或实施方式，当然能够在不脱离本发明的主旨的范围内以各种方式实施。例如，六方晶SiC的结晶多型不限于4H-SiC，即使使用6H-SiC或15R-SiC，也可以获得与3C-SiC层的共格异质界面，并且可以获得低损耗的半导体器件。此外，晶种面的形状不限于梯形的剖面的直线或圆锥台，只要相对于晶种面的倾斜面的俯角为0.5度以上且小于73度，并且在倾斜面上没有不连续性，任何形状都可以获得与本实施方式相同的结果。进一步，水平外延工序中的诸如温度、压力、气体流量等也不限于本实施方式或实施例，可以根据需要适当地调整最佳条件。
产业上的可利用性
本发明中的SiC层叠体可以用作诸如MOSFET、IGBT、双极晶体管、pn二极管、SBD等功率半导体元件，以及使用CMOS高速逻辑电路、MEMS元件等的基板。此外，利用不同带隙和电子亲和力抵接的共格异质界面的特性，也可用作HBT、HEMT等高频器件和高效太阳能电池的基板。
附图标记说明
1 六方晶SiC层
1S 六方晶SiC表面
1i、1is、1iu、1iv、1iw 倾斜面
1if 正倾斜面
1ib 负倾斜面
1p 六方晶SiC层上的晶种面
1pb、1pf 部分倾斜面
1r 凸脊部
1v 凹谷部
1pr 不连续的凸脊部
1pv 不连续的凹谷部
1N 选自六方晶SiC的{0-33-n}面中的具有三重对称关系的晶格面
2 3C-SiC层
2S 3C-SiC表面
2p 3C-SiC层上的晶种面
2e 3C-SiC的二维核
2N 3C-SiC的{-1-11}面
3 共格异质界面
3S 主表面上的共格异质界面的区段
3J 主表面上的非共格界面的区段
S 主表面
CPP 晶格的最密面
θ 倾斜角
θf 微倾斜晶圆的初始倾斜角度
θp 相对于晶种面的倾斜面的俯角
If 正倾斜方向
Ib 负倾斜方向
Ix 分隔方向
L 倾斜面投影到晶格的最密面上获得的平面在倾斜方向上的最小长度
We 临界宽度
te 层叠在晶种面上的3C-SiC的二维核的厚度
d 倾斜面的高度差
OX Si氧化膜
LPR 线状光刻胶图案
CPR 圆形光刻胶图案
TR SiC表面的凹槽
Wh 光刻胶线状图案的凸缘宽度
NMOSFET n沟道场效应MOS晶体管
Nch NMOSFET的沟道区域
PMOSFET p沟道场效应MOS晶体管
Pch PMOSFET的沟道区域
Gox 栅极氧化膜
Fox 场氧化膜
An SBD的阳极
P-well 受主掺杂区域
N-well 施主掺杂区域

Claims (10)

1.一种SiC层叠体，其特征在于包括：
单晶六方晶SiC层(1)，以及
单晶3C-SiC层(2)，其层叠在所述单晶六方晶SiC层(1)上，其中，所述3C-SiC层(2)不含有孪晶界面；
3C-SiC层和六方晶SiC层抵接的异质界面与各晶格的最密面完全平行，并且是晶格匹配的共格异质界面(3)；
所有的共格异质界面(3)以0.5度以上且小于73度的倾斜角(θ)在主表面(S)上露出，主表面上的共格异质界面的区段(3S)是多边形或不具有端点的直线，将六方晶SiC表面(1S)和3C-SiC表面(2S)隔开。
2.如权利要求1所述的SiC层叠体，其特征在于，
当六方晶SiC层(1)的晶格的最密面(CPP)的层叠周期为n个分子层(n为自然数)的情况时，则选自该晶格的{0-33-n}面的具有三重对称关系的每个晶格面(1N)分别与3C-SiC层(2)的晶格的{-1-11}面(2N)平行。
3.权利要求1或2的任意一项中所述的SiC层叠体的制造方法，其特征在于包括；
晶种工序，其是在六方晶SiC层(1)的表面的一个以上的区域中形成与晶格的最密面(CPP)平行的晶种面(1p)的工序；以及
主工序，其是在与晶种面邻接的所有表面上设置倾斜面(1i)的工序，其中，所述倾斜面(1i)以晶种面为基准，以0.5度以上且小于73度的正俯角(θp)倾斜；以及
成核工序，其是在晶种面(1p)上生成3C-SiC的二维核(2e)的工序；并且还包括，
水平外延工序，其是沿平行于晶格的最密面(CPP)的方向同时外延生长3C-SiC的二维核(2e)和露出在倾斜面(1i)的SiC层的工序。
4.如权利要求3所述的SiC层叠体的制造方法，其特征在于，
在主工序中，将倾斜面(1i)以分隔六方晶SiC层(1)的表面的方式配置，将至少一个倾斜面作为沿特定的正倾斜方向(If)倾斜的正倾斜面(1if)，进一步将至少一个倾斜面作为沿与所述正倾斜方向(If)相反的负倾斜方向(Ib)倾斜的负倾斜面(1ib)。
5.根据权利要求4所述的SiC层叠体的制造方法，其特征在于，
使正倾斜方向(If)与六方晶SiC层(1)的<11-20>取向或<1-100>取向中的任意一个相一致，并且使分别对应于所述正倾斜面(1if)和所述负倾斜面(1ib)之间的边界的凸脊部(1r)和凹谷部(1v)从所述正倾斜方向(If)沿88度以上92度以下的分隔方向(Ix)呈直线状延伸。
6.如权利要求3-5的任意一项所述的SiC层叠体的制造方法，其特征在于，
当将各倾斜面(1i)投影到晶格的最密面(CPP)上获得的平面在倾斜方向上的最小长度作为L时，层叠在晶种面(1p)上的3C-SiC的二维核(2e)的厚度(te)小于倾斜角(θ)的正切与L的乘积。
7.如权利要求3-6的任意一项所述的SiC层叠体的制造方法，其特征在于还包括，
表面结构稳定化工序，其是在成核工序之前，将晶种面(1p)在300℃至550℃的任一温度下，在700hPa以上的氢气压力下暴露1小时以上的工序。
8.一种使用权利要求1或权利要求2所述的SiC层叠体的半导体器件，其特征在于，
所述半导体器件包含一个以上的n沟道型的金属氧化膜半导体场效应MOS晶体管(NMOSFET)，所述NMOSFET的沟道区域(Nch)仅形成在3C-SiC层(2)中。
9.一种使用权利要求1或权利要求2所述的SiC层叠体的半导体器件，其特征在于，
所述半导体器件包含一个以上的p沟道型的金属氧化膜半导体场效应MOS晶体管(PMOSFET)，所述PMOSFET的沟道区域(Pch)仅形成在六方晶SiC层(1)中。
10.一种使用权利要求1或权利要求2所述的SiC层叠体的半导体器件，其特征在于，
所述半导体器件包含一个以上的肖特基势垒二极管(SBD)，所述SBD的阳极(An)仅形成在六方晶SiC的表面(1S)上。
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