JP2021106191A - 半導体素子及びその製造方法、並びに半導体装置及びその製造方法 - Google Patents

半導体素子及びその製造方法、並びに半導体装置及びその製造方法 Download PDF

Info

Publication number
JP2021106191A
JP2021106191A JP2019236008A JP2019236008A JP2021106191A JP 2021106191 A JP2021106191 A JP 2021106191A JP 2019236008 A JP2019236008 A JP 2019236008A JP 2019236008 A JP2019236008 A JP 2019236008A JP 2021106191 A JP2021106191 A JP 2021106191A
Authority
JP
Japan
Prior art keywords
substrate
semiconductor
lead frame
electrode
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2019236008A
Other languages
English (en)
Inventor
信夫 町田
Nobuo Machida
信夫 町田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Tamura Corp
Novel Crystal Technology Inc
Original Assignee
Tamura Corp
Novel Crystal Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tamura Corp, Novel Crystal Technology Inc filed Critical Tamura Corp
Priority to JP2019236008A priority Critical patent/JP2021106191A/ja
Priority to PCT/JP2020/047653 priority patent/WO2021132145A1/ja
Priority to EP20905195.2A priority patent/EP4084043A4/en
Priority to CN202080090313.4A priority patent/CN114868231A/zh
Priority to US17/788,914 priority patent/US20230030874A1/en
Publication of JP2021106191A publication Critical patent/JP2021106191A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H01L23/3736—Metallic materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/24—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only semiconductor materials not provided for in groups H01L29/16, H01L29/18, H01L29/20, H01L29/22
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/872—Schottky diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/872—Schottky diodes
    • H01L29/8725—Schottky diodes of the trench MOS barrier type [TMBS]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68327—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used during dicing or grinding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68377—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support with parts of the auxiliary support remaining in the finished device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Die Bonding (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)
  • Dicing (AREA)
  • Container, Conveyance, Adherence, Positioning, Of Wafer (AREA)

Abstract

【課題】Ｇａ２Ｏ３系半導体から構成される半導体素子の製造方法であって、放熱性に優れた構造を有する複数の半導体素子を１枚のウエハからダイシングの際の破損を抑えつつ得ることのできる半導体素子の製造方法などを提供する。【解決手段】Ｇａ２Ｏ３系半導体からなる半導体ウエハ１０を用意する工程と、半導体ウエハ１０のエピタキシャル層１２側を支持基板２１に固定する工程と、半導体ウエハ１０の基板１１を薄くする工程と、基板１１の下面上にカソード電極１６を形成する工程と、カソード電極１６の下面上に金属板２３を接着する工程と、半導体ウエハ１０をダイシングにより個片化し、それぞれ金属板２３を備えた複数のＳＢＤ１を得る工程と、を含む、半導体素子の製造方法を提供する。【選択図】図５

Description

本発明は、半導体素子及びその製造方法、並びに半導体装置及びその製造方法に関する。
Ｇａ２Ｏ３系半導体は、Ｓｉ、ＳｉＣ、ＧａＮ、ＧａＡｓなどの他の半導体と比較してバンドギャップが大きく、そのため、Ｇａ２Ｏ３系半導体から構成されるＧａ２Ｏ３系半導体素子は耐圧に優れる。一方で、熱伝導度が低いＧａ２Ｏ３系半導体素子には、放熱性が悪いという問題がある。
このＧａ２Ｏ３系半導体素子の放熱性の問題を解決するため、Ｇａ２Ｏ３系半導体からなる基板を薄くして、熱を外部へ逃しやすくする技術が知られている（例えば、特許文献１）。
特許文献１に記載の技術によれば、Ｇａ２Ｏ３系半導体素子の製造工程において、基板上にエピタキシャル層が形成されたウエハのエピタキシャル層側を支持基板に固定した状態で、基板に研磨処理などを施して薄くする。
特開２０１９−１２８３６号公報
しかしながら、特許文献１には、１枚のウエハをダイシングにより個片化して、複数の半導体素子を得る方法については開示されていない。基板を薄くしたウエハは機械的強度が低下するため、ダイシングの際に破損するおそれがある。
本発明の目的は、Ｇａ２Ｏ３系半導体から構成される半導体素子の製造方法であって、放熱性に優れた構造を有する複数の半導体素子を１枚のウエハからダイシングの際の破損を抑えつつ得ることのできる半導体素子の製造方法、その半導体素子の製造方法により得られる半導体素子、その半導体素子の製造方法を含む半導体装置の製造方法、及びその半導体装置の製造方法により得られる半導体装置を提供することにある。
本発明の一態様は、上記目的を達成するために、下記[１］〜［４］の半導体素子の製造方法、［５］〜［７］の半導体装置の製造方法、［８］〜［１０］の半導体素子、［１１］〜［１３］の半導体装置を提供する。
［１］Ｇａ２Ｏ３系半導体からなる基板と、前記基板上のＧａ２Ｏ３系半導体からなるエピタキシャル層を有する半導体ウエハを用意する工程と、前記半導体ウエハの前記エピタキシャル層側を支持基板に固定する工程と、前記支持基板に固定された前記半導体ウエハの前記基板を薄くする工程と、前記基板を薄くする工程の後、前記基板の下面上に電極を形成する工程と、前記半導体ウエハの前記電極の下面上に支持金属層を接着又は形成する工程と、前記半導体ウエハをダイシングにより個片化し、それぞれ前記支持金属層を備えた複数の半導体素子を得る工程と、を含み、前記支持金属層の熱伝導度が前記基板の熱伝導度よりも高い、半導体素子の製造方法。
［２］前記支持金属層を接着又は形成する工程において、前記支持金属層としての金属板を導電性接着材により前記電極に接着する、又は前記支持金属層としてのメッキ膜を前記電極上にメッキ処理により形成する、上記［１］に記載の半導体素子の製造方法。
［３］前記支持金属層が、ダイシングラインに沿って設けられた前記支持金属層の厚さ方向に貫通する複数の貫通孔又は窪みを有する金属板であり、前記半導体ウエハをダイシングにより個片化する工程において、前記支持金属層が前記ダイシングラインに沿って切断される、上記［１］又は［２］に記載の半導体素子の製造方法。
［４］Ｇａ２Ｏ３系半導体からなる基板と、前記基板上のＧａ２Ｏ３系半導体からなるエピタキシャル層を有する半導体ウエハを用意する工程と、前記半導体ウエハの前記エピタキシャル層側を支持基板に固定する工程と、前記支持基板に固定された前記半導体ウエハの前記基板の下面に凹部を形成する工程と、前記凹部の内面を含む前記基板の下面上に電極を形成する工程と、前記凹部に埋め込むように前記電極の下面に導電体層を形成する工程と、前記半導体ウエハをダイシングにより個片化し、複数の半導体素子を得る工程と、を含み、前記導電体層の熱伝導度が前記基板の熱伝導度よりも高い、半導体素子の製造方法。
［５］上記［１］〜［３］のいずれか１項に記載の半導体素子の製造方法に含まれる各工程と、前記半導体素子の前記支持金属層側をリードフレーム又は配線基板に固定し、前記支持金属層を前記リードフレーム又は前記配線基板の配線に電気的に接続する工程と、を含み、前記支持金属層の熱膨張係数が前記基板の熱膨張係数と前記リードフレーム又は前記配線基板の基材の熱膨張係数との間にある、半導体装置の製造方法。
［６］上記［４］に記載の半導体素子の製造方法に含まれる各工程と、前記半導体素子の前記導電体層側をリードフレーム又は配線基板に固定し、前記導電体層を前記リードフレーム又は前記配線基板の配線に電気的に接続する工程と、を含む、半導体装置の製造方法。
［７］Ｇａ２Ｏ３系半導体からなる基板と、前記基板上のＧａ２Ｏ３系半導体からなるエピタキシャル層を有する半導体ウエハを用意する工程と、前記半導体ウエハの前記エピタキシャル層側を支持基板に固定する工程と、前記支持基板に固定された前記半導体ウエハの前記基板の下面に凹部を形成する工程と、前記凹部の内面を含む前記基板の下面上に電極を形成する工程と、前記半導体ウエハをダイシングにより個片化し、複数の半導体素子を得る工程と、前記基板の前記凹部に対応する凸部を有するリードフレームに、前記凸部が前記凹部に挿入されるように前記半導体素子を固定し、前記電極を前記リードフレームに電気的に接続する工程と、を含む、半導体装置の製造方法。
［８］Ｇａ２Ｏ３系半導体からなる、２５０μｍ以下の厚さを有する基板と、前記基板上のＧａ２Ｏ３系半導体からなるエピタキシャル層と、前記エピタキシャル層の上面上の第１の電極と、前記基板の下面上の第２の電極と、前記第２の電極の下面上の、前記基板の熱伝導度よりも高い熱伝導度を有する支持金属層と、を備えた、半導体素子。
［９］前記支持金属層が、前記電極に導電性接着材により接着された金属板又は前記電極上に形成されたメッキ膜である、上記［８］に記載の半導体素子。
［１０］Ｇａ２Ｏ３系半導体からなる、下面に凹部を有する基板と、前記基板上のＧａ２Ｏ３系半導体からなるエピタキシャル層と、前記エピタキシャル層の上面上の第１の電極と、前記基板の下面上の第２の電極と、前記凹部に埋め込むように前記第２の電極の下面上に設けられた、前記基板の熱伝導度よりも高い熱伝導度を有する導電体層と、を備えた、半導体素子。
［１１］上記［８］又は［９］に記載の半導体素子と、前記半導体素子が実装されたリードフレーム又は配線基板と、を備え、前記半導体素子の前記支持金属層側が前記リードフレーム又は前記配線基板に固定され、前記支持金属層が前記リードフレーム又は前記配線基板の配線に電気的に接続された、半導体装置。
［１２］上記［１０］に記載の半導体素子と、前記半導体素子が実装されたリードフレーム又は配線基板と、を備え、前記半導体素子の前記導電体層側が前記リードフレーム又は前記配線基板に固定され、前記導電体層が前記リードフレーム又は前記配線基板の配線に電気的に接続された、半導体装置。
［１３］Ｇａ２Ｏ３系半導体からなる、下面に凹部を有する基板と、前記基板上のＧａ２Ｏ３系半導体からなるエピタキシャル層と、前記エピタキシャル層の上面上の第１の電極と、前記基板の下面上の第２の電極と、を備えた半導体素子と、前記半導体素子が実装された、前記基板の前記凹部に対応する凸部を有するリードフレームと、を備え、前記凸部が前記凹部に挿入されるように、前記半導体素子が前記リードフレームに固定され、前記第２の電極が前記リードフレームに電気的に接続された、半導体装置。
本発明によれば、Ｇａ２Ｏ３系半導体から構成される半導体素子の製造方法であって、放熱性に優れた構造を有する複数の半導体素子を１枚のウエハからダイシングの際の破損を抑えつつ得ることのできる半導体素子の製造方法、その半導体素子の製造方法により得られる半導体素子、その半導体素子の製造方法を含む半導体装置の製造方法、及びその半導体装置の製造方法により得られる半導体装置を提供することができる。
図１は、第１の実施の形態に係るＳＢＤの垂直断面図である。 図２は、第１の実施の形態に係るＳＢＤを有する半導体装置の垂直断面図である。 図３（ａ）、（ｂ）は、ＳＢＤが封止されたパッケージである半導体装置の全体構成の一例を示す斜視図である。 図４（ａ）〜（ｃ）は、第１の実施の形態に係るＳＢＤ及びＳＢＤを有する半導体装置の製造工程の一例を表す垂直断面図である。 図５（ａ）〜（ｃ）は、第１の実施の形態に係るＳＢＤ及びＳＢＤを有する半導体装置の製造工程の一例を表す垂直断面図である。 図６（ａ）、（ｂ）は、第１の実施の形態に係るＳＢＤ及びＳＢＤを有する半導体装置の製造工程の一例を表す垂直断面図である。 図７は、金属板の一例を示す斜視図である。 図８（ａ）は、第２の実施の形態に係るトレンチ型ＳＢＤの垂直断面図である。図８（ｂ）は、第２の実施の形態に係るトレンチ型ＳＢＤを有する半導体装置の垂直断面図である。 図９（ａ）〜（ｃ）は、第２の実施の形態に係るトレンチ型ＳＢＤ及びトレンチ型ＳＢＤを有する半導体装置の製造工程の一例を表す垂直断面図である。 図１０（ａ）〜（ｃ）は、第２の実施の形態に係るトレンチ型ＳＢＤ及びトレンチ型ＳＢＤを有する半導体装置の製造工程の一例を表す垂直断面図である。 図１１（ａ）、（ｂ）は、第２の実施の形態に係るトレンチ型ＳＢＤ及びトレンチ型ＳＢＤを有する半導体装置の製造工程の一例を表す垂直断面図である。 図１２（ａ）は、第２の実施の形態に係るＪＦＥＴの垂直断面図である。図１２（ｂ）は、ＪＦＥＴを有する半導体装置の垂直断面図である。 図１３（ａ）は、第３の実施の形態に係るＳＢＤの垂直断面図である。図１３（ｂ）は、ＳＢＤを有する半導体装置の垂直断面図である。 図１４（ａ）〜（ｃ）は、第３の実施の形態に係るＳＢＤ及びＳＢＤを有する半導体装置の製造工程の一例を表す垂直断面図である。 図１５（ａ）、（ｂ）は、第３の実施の形態に係るＳＢＤ及びＳＢＤを有する半導体装置の製造工程の一例を表す垂直断面図である。 図１６（ａ）は、第４の実施の形態に係るＳＢＤの垂直断面図である。図１６（ｂ）は、第４の実施の形態に係るＳＢＤを有する半導体装置の垂直断面図である。 図１７（ａ）〜（ｃ）は、第４の実施の形態に係るＳＢＤ及びＳＢＤを有する半導体装置の製造工程の一例を表す垂直断面図である。 図１８（ａ）〜（ｃ）は、第４の実施の形態に係るＳＢＤ及びＳＢＤを有する半導体装置の製造工程の一例を表す垂直断面図である。 図１９は、第４の実施の形態に係るＳＢＤ及びＳＢＤを有する半導体装置の製造工程の一例を表す垂直断面図である。 図２０（ａ）は、第５の実施の形態に係るＳＢＤの垂直断面図である。図２０（ｂ）は、ＳＢＤを有する半導体装置の垂直断面図である。 図２１（ａ）〜（ｃ）は、第５の実施の形態に係るＳＢＤ及びＳＢＤを有する半導体装置の製造工程の一例を表す垂直断面図である。 図２２は、第５の実施の形態に係るＳＢＤ及びＳＢＤを有する半導体装置の製造工程の一例を表す垂直断面図である。 図２３は、第６の実施の形態に係る半導体装置の垂直断面図である。 図２４（ａ）、（ｂ）は、第６の実施の形態に係る他の半導体装置の垂直断面図である。
〔第１の実施の形態〕
第１の実施の形態では、縦型の半導体素子としてショットキーバリアダイオード（ＳＢＤ）を用いる。
（半導体素子の構造）
図１は、第１の実施の形態に係るＳＢＤ１の垂直断面図である。ＳＢＤ１は、基板１１と、基板１１上にエピタキシャル成長により形成されるエピタキシャル層１２と、エピタキシャル層１２の上面（基板１１に接する面の反対側の面）上に形成され、エピタキシャル層１２とショットキー接触するアノード電極１３と、基板１１の下面（エピタキシャル層１２に接する面の反対側の面）上に形成され、基板１１とオーミック接触するカソード電極１６と、カソード電極１６の下面（基板１１に接する面の反対側の面）上に接着された支持金属層としての金属板２３と、を含む。
ＳＢＤ１においては、アノード電極１３とカソード電極１６との間に順方向バイアスを印加することにより、アノード電極１３とエピタキシャル層１２との界面のショットキー障壁が低下し、アノード電極１３からカソード電極１６へ電流が流れる。一方、アノード電極１３とカソード電極１６との間に逆方向バイアスを印加したときは、アノード電極１３とエピタキシャル層１２との界面のショットキー障壁が高くなり、電流は流れない。
基板１１及びエピタキシャル層１２は、Ｇａ２Ｏ３系半導体からなり、ｎ型ドーパントを含む。このｎ型ドーパントは、Ｓｉ、Ｓｎ等のＩＶ族元素であることが好ましい。基板１１のｎ型ドーパントの濃度は、エピタキシャル層１２のｎ型ドーパントの濃度よりも高い。
ここで、Ｇａ２Ｏ３系半導体は、Ｇａ２Ｏ３、又は、Ａｌ、Ｉｎ等の置換型不純物を含むＧａ２Ｏ３である。Ｇａ２Ｏ３系半導体は単結晶であることが好ましい。また、Ｇａ２Ｏ３系半導体はβ型の結晶であることが好ましい。
以下の表１を用いて、β型のＧａ２Ｏ３（β−Ｇａ２Ｏ３）の特性を他の半導体の特性と比較して説明する。
Figure 2021106191
表１に示されるように、Ｇａ２Ｏ３はＳｉ、ＧａＡｓ、ＧａＮ、ＳｉＣと比べてバンドギャップが大きく、半導体素子の材料として用いたときに優れた耐圧が得られることがわかる。
一方で、Ｇａ２Ｏ３は熱伝導度が低く、半導体素子の材料として用いたときに放熱性が悪いという問題がある。特に、半導体素子をリードフレームや配線基板にフェイスアップ実装する場合には、熱源であるエピタキシャル層とリードフレーム又は配線基板との間に厚い基板が存在するため、効率的にリードフレーム又は配線基板に熱を逃がすことが難しい。
このため、本実施の形態に係るＳＢＤ１においては、基板１１に薄型化加工が施されており、エピタキシャル層１２とリードフレーム又は配線基板との間隔を狭めることにより、エピタキシャル層１２で生じた熱をリードフレーム又は配線基板へ逃しやすくしている。
基板１１は、上述のようにＳＢＤ１の製造過程において薄型化加工が施されるため、従来の半導体素子に用いられる下地基板よりも薄く、例えば、２５０μｍ以下の厚さを有することが好ましい。基板１１が薄いため、エピタキシャル層１２で生じた熱を基板１１側から効率的に逃がすことができる。このため、ＳＢＤ１は優れた放熱特性を有する。基板１１の厚さが薄いほど、ＳＢＤ１の放熱特性が向上する。また、基板１１が薄くなることにより、ＳＢＤ１のオン抵抗が小さくなるという効果もある。
薄型化加工により基板１１を薄くする場合、基板１１が薄いほどＳＢＤ１の放熱性を高めることができるが、厚さが２５０μｍよりも薄くなると薄型化加工時の破損の可能性が上がり、３０μｍよりも薄くなるとより破損の可能性が高くなる。このため、基板１１の破損を抑えるためには基板１１の厚さは３０μｍ以上であることが好ましく、２５０μｍ以上であることがより好ましい。
このため、基板１１の厚さは、ＳＢＤ１の放熱性、基板１１の破損可能性、基板１１の厚さのばらつきなどを考慮して適宜設定される。
エピタキシャル層１２の厚さは、例えば、０．４〜８０μｍである。
アノード電極１３は、Ｍｏ、Ｐｔ、Ｎｉなどの金属からなる。アノード電極１３は、異なる金属膜を積層した多層構造、例えば、Ｍｏ／Ａｌ、Ｐｔ／Ａｕ、Ｎｉ／Ａｕ、Ｎｉ／Ｔｉ／Ａｕ又はＰｔ／Ａｌ、を有してもよい。
また、エピタキシャル層１２に電極終端構造を設けてもよい。この電極終端構造として、例えば、エピタキシャル層１２の表面上のアノード電極１３の端部が絶縁膜に乗り上げたフィールドプレート構造、エピタキシャル層１２の表面のアノード電極１３の両側にアクセプタイオンが注入されたガードリング構造、エピタキシャル層１２の表面のアノード電極１３の両側が除去されたメサ構造およびそれらを組み合わせて用いることができる。
図１に示される例では、エピタキシャル層１２の上面の外周部に設けられたＳｉＯ２などからなる絶縁膜１４の上にアノード電極１３の端部が乗り上げたフィールドプレート構造が形成されている。アノード電極１３のフィールドプレート部分の外周部と側面は絶縁体１５に覆われている。
カソード電極１６は、ＴｉなどのＧａ２Ｏ３系半導体とオーミック接合を形成可能な金属からなる。カソード電極１６は、異なる金属膜を積層した多層構造、例えば、Ｔｉ／Ｎｉ／Ａｕ又はＴｉ／Ａｌ、を有してもよい。多層構造を有する場合、基板１１と接触する層がＧａ２Ｏ３系半導体とオーミック接合を形成可能な金属からなる。なお、カソード電極１６を設けずに、後述する導電性接着材２４やメッキ膜８１を基板１１又はエピタキシャル層１２に直接接触させると、オーミック接合が形成されないおそれがある。
金属板２３は、ＳＢＤ１の製造過程における、基板１１の薄型化加工による機械的強度の低下を補うために用いられる。金属板２３は、ナノ銀ペーストや、はんだ（例えばＡｕ−Ｓｎ低融点はんだ）などの導電性接着材２４によりカソード電極１６に接着される。
金属板２３の厚さは、例えば、３０〜８００μｍであり、好ましくは１００〜４００μｍである。厚さが１００μｍに満たない場合は、機械的強度が不十分になるおそれがあり、４００μｍを超える場合はダイシングによる個片化が困難になるおそれがある。
金属板２３の熱伝導度は、基板１１の熱伝導度よりも高い。このため、金属板２３を介した放熱の効率の低下を抑えることができる。
図２は、ＳＢＤ１を有する半導体装置１００の垂直断面図である。半導体装置１００は、リードフレーム３１と、リードフレーム３１にフェイスアップ実装されたＳＢＤ１とを備える。ＳＢＤ１は、ナノ銀ペーストや、はんだ（例えばＡｕ−Ｓｎ低融点はんだ）などの導電性接着材３２によりリードフレーム３１に固定されている。
ＳＢＤ１の金属板２３は、導電性接着材３２を介してリードフレーム３１に電気的に接続される。また、ＳＢＤ１のアノード電極１３は、Ａｌなどからなるボンディングワイヤー３３を介してリードフレーム３１の所定の部分（金属板２３が接続される部分とは絶縁された部分）に接続される。
上述のように、基板１１は加工により薄くされているため、熱源であるエピタキシャル層１２とリードフレーム３１の距離が近く、エピタキシャル層１２で生じた熱をリードフレーム３１へ効率よく逃がすことができる。
また、基板１１とリードフレーム３１の熱膨張率の違いに起因する基板１１の剥離を抑制するため、金属板２３の熱膨張係数は、基板１１の熱膨張係数とリードフレーム３１の熱膨張係数との間にあることが好ましい。
上記の熱膨張係数の条件を満たすため、例えば、リードフレーム３１が銅や銅系合金からなる場合は、金属板２３もＣｕ−Ｍｏ合金などの銅系合金からなることが好ましい。
また、リードフレーム３１の代わりに配線基板を用いてもよい。この場合は、ＳＢＤ１の金属板２３は、導電性接着材３２を介して配線基板の配線に電気的に接続される。また、金属板２３の熱膨張係数は、基板１１の熱膨張係数と配線基板の基材の熱膨張係数との間にあることが好ましい。ＳＢＤ１が基板１１を含まない場合は、金属板２３の熱膨張係数がエピタキシャル層１２の熱膨張係数と配線基板の基材の熱膨張係数との間にあることが好ましい。
図３（ａ）、（ｂ）は、ＳＢＤ１が封止されたパッケージである半導体装置１００の全体構成の一例を示す斜視図である。図３（ｂ）は、後述するモールド樹脂３４の図示を省略した図である。この例においては、リードフレーム３１は、パッド部３１ａと、パッド部３１ａと電気的に接続された端子部３１ｂと、パッド部３１ａと絶縁された端子部３１ｃとを有する。
ＳＢＤ１の金属板２３はパッド部３１ａに接続され、ボンディングワイヤー３３は端子部３１ｃに接続される。また、ＳＢＤ１が実装されたパッド部３１ａと、端子部３１ｂ、３１ｃのパッド部３１ａ側の端部は、モールド樹脂３４により封止される。
以下に、本実施の形態に係るＳＢＤ１の製造方法について、具体例を挙げて説明する。なお、ＳＢＤ１の製造方法は以下の例に限定されるものではない。
（半導体素子の製造方法）
図４（ａ）〜（ｃ）、図５（ａ）〜（ｃ）、図６（ａ）、（ｂ）は、第１の実施の形態に係るＳＢＤ１及びＳＢＤ１を有する半導体装置１００の製造工程の一例を表す垂直断面図である。
まず、図４（ａ）に示されるように、半導体ウエハ１０を用意する。図中の点線Ａは、後の工程において切断する位置を示す線（ダイシングライン）である。半導体ウエハ１０は、基板１１、エピタキシャル層１２、アノード電極１３、及び絶縁膜１４を有する。なお、アノード電極１３及び絶縁膜１４は、この段階で半導体ウエハ１０に含まれていなくてもよく、後の工程で形成されてもよい。
基板１１は、例えば、ＥＦＧ法で育成した高濃度のｎ型ドーパントを含むβ−Ｇａ２Ｏ３単結晶を、所望の厚さにスライス、研磨加工することにより得られる。この段階における基板１１の厚さは、例えば、６００μｍである。
エピタキシャル層１２は、例えば、ＨＶＰＥ（Hydride Vapor Phase Epitaxy）法、ＰＬＤ（Pulsed Laser Deposition）法、ＣＶＤ（Chemical Vapor Deposition）法、又はＭＢＥ（Molecular Beam Epitaxy）法により、β−Ｇａ２Ｏ３単結晶が基板１１上にエピタキシャル成長することにより形成される。
エピタキシャル層１２にｎ型ドーパントを導入する方法としては、例えば、ｎ型ドーパントを含んだＧａ２Ｏ３結晶膜をエピタキシャル成長させる方法や、Ｇａ２Ｏ３結晶膜を成長させた後でイオン注入法によりｎ型ドーパントを注入する方法がある。
次に、図４（ｂ）に示されるように、ワックスなどの接着剤２２により、半導体ウエハ１０のエピタキシャル層１２側（図４の上側）を支持基板２１に固定する。図４（ｂ）に示される例では、アノード電極１３及び絶縁膜１４が設けられた半導体ウエハ１０を支持基板２１に固定するため、アノード電極１３及び絶縁膜１４の上面に接着剤２２を塗布する。
支持基板２１として、高精度ガラス基板、サファイア基板などの表面の平坦性の高い基板を用いることが好ましい。
また、後の工程において半導体ウエハ１０に導電性接着材２４により金属板２３を接着する際にも接着剤２２の接着性を保持するため、接着剤２２として、導電性接着材２４の融点近傍において接着性を失わない耐熱性を有する接着剤を用いる。例えば、導電性接着材２４としてナノ銀ペーストを用いる場合は、２００℃以上の耐熱性を有する接着剤を用いる。また、導電性接着材２４としてＡｕ−Ｓｎ低融点はんだを用いる場合は、２８０℃以上の耐熱性を有する接着剤を用いる。
次に、図４（ｃ）に示されるように、支持基板２１に支持される基板１１に下面から薄型化加工を施して薄くする。基板１１の薄型化加工は、研削、ラッピング、ＣＭＰ（Chemical Mechanical Polishing）などにより実施される。
上述のように、薄型化加工後の基板１１の厚さは、十分な放熱性を得るために１５０μｍ以下であることが好ましい。また、薄型化加工時の破損を抑えるためには５０μｍ以上であることが好ましく、１００μｍ以上であることがより好ましい。
次に、図５（ａ）に示されるように、基板１１の下面（エピタキシャル層１２と反対側の面）上にカソード電極１６を形成し、カソード電極１６の下面に導電性接着材２４を用いて金属板２３を接着し、支持金属層とする。
カソード電極１６は、図５（ａ）に示されるように、半導体ウエハ１０の全面に形成されてもよい。また、ダイシング時のカソード電極１６を構成する金属によるブレードの目詰まりを防止するために、ダイシングライン上にカソード電極１６を形成しないようにしてもよい。この場合のカソード電極１６の形成は、例えば、フォトリソグラフィによりマスクパターンを基板１１上に形成した後、Ｔｉ／Ａｕ等の金属膜を基板１１上の全面に蒸着し、リフトオフによりマスクパターン及びその上の金属膜を除去することにより実施される。
図７は、金属板２３の一例を示す斜視図である。図７に示されるように、金属板２３が、ダイシングラインＡに沿って設けられた金属板２３の厚さ方向に貫通する複数の貫通孔２３０を有することが好ましい。貫通孔２３０がダイシングラインＡに沿って形成するパターンは特に限定されず、例えば、図７に示される点線のパターンの他、破線のパターンであってもよい。また、貫通孔２３０の代わりに、ダイシングラインＡに沿って設けられた金属板２３の厚さ方向に窪む窪みを有していてもよい。この場合、金属板２３は、窪みが設けられた面が下側（カソード電極１６の反対側）を向くようにカソード電極１６に接着される。窪みは、ダイシングラインＡに沿って設けられた１つの連続した窪みであってもよい。
金属板２３とＧａ２Ｏ３系半導体からなる基板１１やエピタキシャル層１２は、機械的強度などの性質が大きく異なるため、後の工程におけるダイシングの際にブレードが目詰まりを起こしやすい。そこで、金属板２３貫通孔２３０や窪みを設けることにより、ダイシングの際にブレードにより削られる量を減らし、目詰まりを抑えることができる。
なお、図５（ａ）に示される例では、金属板２３は連続した１枚の板であり、後のダイシング工程において半導体ウエハ１０とともに切断されるものであるが、この連続した１枚の金属板の代わりに複数の金属板を用いて、素子領域（ダイシングにより１つのＳＢＤ１となる領域）ごとに接着してもよい。この場合、素子領域ごとに１つずつ金属板を接着するため、工程数は増えるが、ダイシング工程において金属板２３を切断しないため、ブレードの目詰まりを抑えることができる。
次に、図５（ｂ）に示されるように、金属板２３に支持された状態の半導体ウエハ１０を支持基板２１及び接着剤２２から剥離する。
次に、図５（ｃ）に示されるように、金属板２３の下面にダイシングテープ２５を貼り付ける。
次に、図６（ａ）に示されるように、半導体ウエハ１０をダイシングにより個片化し、それぞれ金属板２３を備えた複数のＳＢＤ１を得る。この工程において、半導体ウエハ１０及び金属板２３が、ダイシングブレードによりダイシングラインＡに沿って切断される。ここで、金属板２３により半導体ウエハ１０の機械的強度が補われているため、ダイシングの際の半導体ウエハ１０の破損を抑えることができる。
なお、図５（ａ）に示される工程において、金属板２３として複数の金属板を用意して素子領域ごとに接着していた場合は、図６（ａ）に示されるダイシング工程において金属板２３の切断は行われない。
次に、図６（ｂ）に示されるように、ＳＢＤ１の金属板２３側をリードフレーム３１に固定し、金属板２３をリードフレーム３１に電気的に接続する。また、上述のように、リードフレーム３１の代わりに配線基板を用いてもよい。配線基板を用いる場合は、金属板２３を配線基板の配線に電気的に接続する。その後、ボンディングワイヤー３３の接続などを行い、半導体装置１００を得る。
〔第２の実施の形態〕
第２の実施の形態は、縦型の半導体素子としてトレンチ型ＳＢＤ、接合型電界効果トランジスタ（ＪＦＥＴ）を用いる点において、第１の実施の形態と異なる。なお、第１の実施の形態と同様の点については、説明を省略又は簡略化する場合がある。
（半導体素子の構造）
図８（ａ）は、第２の実施の形態に係るトレンチ型ＳＢＤ４の垂直断面図である。トレンチ型ＳＢＤ４は、基板４１と、基板４１上にエピタキシャル成長により形成されるエピタキシャル層４２と、エピタキシャル層４２の上面（基板４１に接する面の反対側の面）に形成されるトレンチ４３と、トレンチ４３の内面を覆う絶縁膜４４と、外側のトレンチ４３の内面及びエピタキシャル層４２の上面の外周部を覆う絶縁膜４５と、トレンチ４３を埋めるようにエピタキシャル層４２の上面上に形成され、エピタキシャル層４２とショットキー接触するアノード電極４６と、アノード電極４６の側面を覆う絶縁体４７と、基板４１の下面（エピタキシャル層４２に接する面の反対側の面）上に形成され、基板４１とオーミック接触するカソード電極４８と、カソード電極４８の下面（基板４１に接する面の反対側の面）上に接着された支持金属層としての金属板２３と、を含む。
基板４１とエピタキシャル層４２は、第１の実施の形態に係る基板１１とエピタキシャル層１２と同様に、Ｇａ２Ｏ３系半導体からなる。また、基板４１には、第１の実施の形態に係る同様に放熱性向上のための薄型化加工が施されており、その厚さを基板１１と同様に設定することができる。
アノード電極４６、カソード電極４８は、それぞれ第１の実施の形態に係るアノード電極１３、カソード電極１６と同様の材料により形成することができる。
金属板２３は、トレンチ型ＳＢＤ４の製造過程における、基板４１の薄型化加工による機械的強度の低下を補うために用いられる。金属板２３は、ナノ銀ペーストや、はんだ（例えばＡｕ−Ｓｎ低融点はんだ）などの導電性接着材２４によりカソード電極４８に接着される。
金属板２３の厚さは、例えば、３０〜８００μｍであり、好ましくは１００〜４００μｍである。厚さが１００μｍに満たない場合は、機械的強度が不十分になるおそれがあり、４００μｍを超える場合はダイシングによる個片化が困難になるおそれがある。
金属板２３の熱伝導度は、基板４１の熱伝導度よりも高い。このため、金属板２３を介した放熱の効率の低下を抑えることができる。
図８（ｂ）は、トレンチ型ＳＢＤ４を有する半導体装置４００の垂直断面図である。半導体装置４００は、リードフレーム３１と、リードフレーム３１にフェイスアップ実装されたトレンチ型ＳＢＤ４とを備える。トレンチ型ＳＢＤ４は、ナノ銀ペーストや、はんだ（例えばＡｕ−Ｓｎ低融点はんだ）などの導電性接着材３２によりリードフレーム３１に固定されている。リードフレーム３１及び導電性接着材３２は、それぞれ第１の実施の形態において用いられているものと同様のものである。
トレンチ型ＳＢＤ４の金属板２３は、導電性接着材３２を介してリードフレーム３１に電気的に接続される。また、トレンチ型ＳＢＤ４のアノード電極４６は、ボンディングワイヤー３３を介してリードフレーム３１の所定の部分（金属板２３が接続される部分とは絶縁された部分）に接続される。
上述のように、基板４１は加工により薄くされているため、熱源であるエピタキシャル層４２とリードフレーム３１の距離が近く、エピタキシャル層４２で生じた熱をリードフレーム３１へ効率よく逃がすことができる。
また、基板４１とリードフレーム３１の熱膨張率の違いに起因する基板４１の剥離を抑制するため、金属板２３の熱膨張係数は、基板４１の熱膨張係数とリードフレーム３１の熱膨張係数との間にあることが好ましい。
また、リードフレーム３１の代わりに配線基板を用いてもよい。この場合は、トレンチ型ＳＢＤ４の金属板２３は、導電性接着材３２を介して配線基板の配線に電気的に接続される。また、金属板２３の熱膨張係数は、基板４１の熱膨張係数と配線基板の基材の熱膨張係数との間にあることが好ましい。トレンチ型ＳＢＤ４が基板１１を含まない場合は、金属板２３の熱膨張係数がエピタキシャル層４２の熱膨張係数と配線基板の基材の熱膨張係数との間にあることが好ましい。
以下に、本実施の形態に係るトレンチ型ＳＢＤ４の製造方法について、具体例を挙げて説明する。なお、トレンチ型ＳＢＤ４の製造方法は以下の例に限定されるものではない。
（半導体素子の製造方法）
図９（ａ）〜（ｃ）、図１０（ａ）〜（ｃ）、図１１（ａ）、（ｂ）は、第２の実施の形態に係るトレンチ型ＳＢＤ４及びトレンチ型ＳＢＤ４を有する半導体装置４００の製造工程の一例を表す垂直断面図である。
まず、図９（ａ）に示されるように、半導体ウエハ４０を用意する。図中の点線Ｂは、後の工程において切断する位置を示す線（ダイシングライン）である。半導体ウエハ４０は、基板４１、トレンチ４３を有するエピタキシャル層４２、絶縁膜４４、絶縁膜４５、アノード電極４６、及び絶縁体４７を有する。
次に、図９（ｂ）に示されるように、ワックスなどの接着剤２２により、半導体ウエハ４０のエピタキシャル層４２側（図９の上側）を支持基板２１に固定する。図９（ｂ）に示される例ではアノード電極４６及び絶縁体４７が設けられた半導体ウエハ４０を支持基板２１に固定するため、アノード電極４６及び絶縁体４７の上面に接着剤２２を塗布する。
支持基板２１、接着剤２２は、それぞれ第１の実施の形態において用いられているものと同様のものである。
次に、図９（ｃ）に示されるように、支持基板２１に支持される基板４１に下面から薄型化加工を施して薄くする。基板４１の薄型化加工は、研削、ラッピング、ＣＭＰなどにより実施される。
上述のように、薄型化加工後の基板４１の厚さは、十分な放熱性を得るために１５０μｍ以下であることが好ましい。また、薄型化加工時の破損を抑えるためには５０μｍ以上であることが好ましく、１００μｍ以上であることがより好ましい。
次に、図１０（ａ）に示されるように、基板４１の下面上にカソード電極４８を形成し、カソード電極４８の下面に導電性接着材２４を用いて金属板２３を接着し、支持金属層とする。
次に、図１０（ｂ）に示されるように、金属板２３に支持された状態の半導体ウエハ４０を支持基板２１及び接着剤２２から剥離する。
次に、図１０（ｃ）に示されるように、金属板２３の下面にダイシングテープ２５を貼り付ける。
次に、図１１（ａ）に示されるように、半導体ウエハ４０をダイシングにより個片化し、それぞれ金属板２３を備えた複数のトレンチ型ＳＢＤ４を得る。この工程において、半導体ウエハ４０及び金属板２３が、ダイシングブレードによりダイシングラインＢに沿って切断される。ここで、金属板２３により半導体ウエハ４０の機械的強度が補われているため、ダイシングの際の半導体ウエハ１０の破損を抑えることができる。
なお、図１０（ａ）に示される工程において、金属板２３としての複数の金属板を素子領域ごとに接着していた場合は、図１１（ａ）に示されるダイシング工程において金属板２３の切断は行われない。
次に、図１１（ｂ）に示されるように、トレンチ型ＳＢＤ４の金属板２３側をリードフレーム３１に固定し、金属板２３をリードフレーム３１に電気的に接続する。また、上述のように、リードフレーム３１の代わりに配線基板を用いてもよい。配線基板を用いる場合は、金属板２３を配線基板の配線に電気的に接続する。その後、ボンディングワイヤー３３の接続などを行い、半導体装置４００を得る。
上述のように、縦型の半導体素子としてトレンチ型ＳＢＤ４を用いる場合であっても、第１の実施の形態に係るＳＢＤ１を用いる場合と同様の方法により、放熱性の向上など、ＳＢＤ１と同様の効果が得ることができる。このように、基板とエピタキシャル層を有する縦型の半導体素子であれば、素子の種類によらず、本発明の効果を得ることができる。
図１２（ａ）は、第２の実施の形態に係るＪＦＥＴ６の垂直断面図である。ＪＦＥＴ６は、基板６１と、基板６１上にエピタキシャル成長により形成されるエピタキシャル層６２と、エピタキシャル層６２の上面（基板６１に接する面の反対側の面）に形成されるトレンチ６３と、トレンチ６３の内面を覆う絶縁膜６４と、外側のトレンチ６３の内面及びエピタキシャル層６２の上面の外周部を覆う絶縁膜６５と、その一部がトレンチ６３に埋め込まれるゲート電極６６と、ゲート電極６６のトレンチ６３に埋め込まれる部分を覆う絶縁体６７と、エピタキシャル層６２及び絶縁体６７上に形成され、エピタキシャル層６２とショットキー接触するソース電極６８と、ゲート電極６６の絶縁膜６５上に露出する部分及びソース電極６８の側面を覆う絶縁体６９と、基板６１の下面（エピタキシャル層６２に接する面の反対側の面）上に形成され、基板６１とオーミック接触するドレイン電極７０と、ドレイン電極７０の下面（基板６１に接する面の反対側の面）上に接着された支持金属層としての金属板２３と、を含む。
図１２（ｂ）は、ＪＦＥＴ６を有する半導体装置６００の垂直断面図である。半導体装置６００は、リードフレーム３１と、リードフレーム３１にフェイスアップ実装されたＪＦＥＴ６とを備える。ＪＦＥＴ６は、ナノ銀ペーストや、はんだ（例えばＡｕ−Ｓｎ低融点はんだ）などの導電性接着材３２によりリードフレーム３１に固定されている。リードフレーム３１及び導電性接着材３２は、それぞれ第１の実施の形態において用いられているものと同様のものである。
縦型の半導体素子としてＪＦＥＴ６を用いる場合であっても、第１の実施の形態に係るＳＢＤ１を用いる場合と同様に、基板６１を薄くして金属板２３を用いることにより放熱性の向上などの効果が得ることができる。
〔第３の実施の形態〕
第３の実施の形態は、金属板の代わりにメッキ膜を支持金属層として用いる点において、第１の実施の形態と異なる。なお、第１の実施の形態と同様の点については、説明を省略又は簡略化する場合がある。
（半導体素子の構造）
図１３（ａ）は、第３の実施の形態に係るＳＢＤ１ａの垂直断面図である。ＳＢＤ１ａは、基板１１と、基板１１上にエピタキシャル成長により形成されるエピタキシャル層１２と、エピタキシャル層１２の上面（基板１１に接する面の反対側の面）上に形成され、エピタキシャル層１２とショットキー接触するアノード電極１３と、基板１１の下面（エピタキシャル層１２に接する面の反対側の面）上に形成され、基板１１とオーミック接触するカソード電極１６と、カソード電極１６の下面（基板１１に接する面の反対側の面）上に形成された支持金属層としてのメッキ膜８１と、を含む。
メッキ膜８１は、Ｎi、Ａｕ、Ｃｕなどの金属からなり、金属板２３と同様に、基板１１よりも熱伝導度が高い。メッキ膜８１は、例えば、カソード電極１６の表面に電解メッキ処理などを施すことにより形成される。メッキ膜８１の厚さは、金属板２３の厚さと同様に設定することができる。
ＳＢＤ１ａは、第１の実施の形態に係るＳＢＤ１と同様に、基板１１に薄型化加工が施されているため、放熱性に優れる。また、基板１１が薄くなることにより、ＳＢＤ１ａのオン抵抗が小さくなるという効果もある。
図１３（ｂ）は、ＳＢＤ１ａを有する半導体装置１００ａの垂直断面図である。半導体装置１００ａは、リードフレーム３１と、リードフレーム３１にフェイスアップ実装されたＳＢＤ１ａとを備える。ＳＢＤ１ａは、ナノ銀ペーストや、はんだ（例えばＡｕ−Ｓｎ低融点はんだ）などの導電性接着材３２によりリードフレーム３１に固定されている。
ＳＢＤ１ａのメッキ膜８１は、導電性接着材３２を介してリードフレーム３１に電気的に接続される。また、ＳＢＤ１ａのアノード電極１３は、ボンディングワイヤー３３を介してリードフレーム３１の所定の部分（メッキ膜８１が接続される部分とは絶縁された部分）に接続される。
基板１１は加工により薄くされているため、熱源であるエピタキシャル層１２とリードフレーム３１の距離が近く、エピタキシャル層１２で生じた熱をリードフレーム３１へ効率よく逃がすことができる。
また、基板１１とリードフレーム３１の熱膨張率の違いに起因する基板１１の剥離を抑制するため、メッキ膜８１の熱膨張係数は、基板１１の熱膨張係数とリードフレーム３１の熱膨張係数との間にあることが好ましい。
上記の熱膨張係数の条件を満たすため、例えば、リードフレーム３１が銅や銅系合金からなる場合は、メッキ膜８１もＣｕ−Ｍｏ合金などの銅系合金からなることが好ましい。
また、リードフレーム３１の代わりに配線基板を用いてもよい。この場合は、ＳＢＤ１ａのメッキ膜８１は、導電性接着材３２を介して配線基板の配線に電気的に接続される。また、メッキ膜８１の熱膨張係数は、基板１１の熱膨張係数と配線基板の基材の熱膨張係数との間にあることが好ましい。ＳＢＤ１ａが基板１１を含まない場合は、メッキ膜８１の熱膨張係数がエピタキシャル層１２の熱膨張係数と配線基板の基材の熱膨張係数との間にあることが好ましい。
以下に、本実施の形態に係るＳＢＤ１ａの製造方法について、具体例を挙げて説明する。なお、ＳＢＤ１ａの製造方法は以下の例に限定されるものではない。
（半導体素子の製造方法）
図１４（ａ）〜（ｃ）、図１５（ａ）、（ｂ）は、第３の実施の形態に係るＳＢＤ１ａ及びＳＢＤ１ａを有する半導体装置１００ａの製造工程の一例を表す垂直断面図である。
まず、第１の実施の形態に係る半導体装置１００の製造工程における、図４（ａ）〜図４（ｃ）に示される基板１１に薄型化加工を施すまでの工程を実施する。
次に、図１４（ａ）に示されるように、基板１１の下面上にカソード電極１６を形成し、カソード電極１６の下面に電解メッキなどのメッキ処理によりメッキ膜８１を形成し、支持金属層とする。
なお、図１４（ａ）に示される例では、メッキ膜８１は連続した１枚の膜であり、後のダイシング工程において半導体ウエハ１０とともに切断されるものであるが、この連続した１枚のメッキ膜を形成する代わりに、レジストマスクなどを用いるパターニングにより素子領域（ダイシングにより１つのＳＢＤ１ａとなる領域）ごとに１枚ずつメッキ膜を形成してもよい。この場合、メッキ膜にパターンを形成するため、工程数は増えるが、ダイシング工程においてメッキ膜８１を切断しないため、ブレードの目詰まりを抑えることができる。
次に、図１４（ｂ）に示されるように、メッキ膜８１に支持された状態の半導体ウエハ１０を支持基板２１及び接着剤２２から剥離する。
次に、図１４（ｃ）に示されるように、メッキ膜８１の下面にダイシングテープ２５を貼り付ける。
次に、図１５（ａ）に示されるように、半導体ウエハ１０をダイシングにより個片化し、それぞれメッキ膜８１を備えた複数のＳＢＤ１ａを得る。この工程において、半導体ウエハ１０及びメッキ膜８１が、ダイシングブレードによりダイシングラインＡに沿って切断される。ここで、メッキ膜８１により半導体ウエハ１０の機械的強度が補われているため、ダイシングの際の半導体ウエハ１０の破損を抑えることができる。
なお、図１４（ａ）に示される工程において、パターニングによりメッキ膜８１を素子領域ごとに形成していた場合は、図１５（ａ）に示されるダイシング工程においてメッキ膜８１の切断は行われない。
次に、図１５（ｂ）に示されるように、ＳＢＤ１ａのメッキ膜８１側をリードフレーム３１に固定し、メッキ膜８１をリードフレーム３１に電気的に接続する。また、上述のように、リードフレーム３１の代わりに配線基板を用いてもよい。配線基板を用いる場合は、メッキ膜８１を配線基板の配線に電気的に接続する。その後、ボンディングワイヤー３３の接続などを行い、半導体装置１００ａを得る。
なお、本実施の形態のメッキ膜８１を用いる方法は、ＳＢＤ１以外の縦型半導体素子、例えば第２の実施の形態に係るトレンチ型ＳＢＤ４、ＪＦＥＴ６、にも適用することができる。
〔第４の実施の形態〕
第４の実施の形態では、基板に凹部を設けることにより、半導体ウエハの機械的強度の低下を抑えつつ半導体素子の放熱性を向上させている。なお、第１の実施の形態と同様の点については、説明を省略又は簡略化する場合がある。
（半導体素子の構造）
図１６（ａ）は、第４の実施の形態に係るＳＢＤ１ｂの垂直断面図である。ＳＢＤ１ｂは、下面（エピタキシャル層１２に接する面の反対側の面）に凹部１１０を有する基板１１ａと、基板１１ａ上にエピタキシャル成長により形成されるエピタキシャル層１２と、エピタキシャル層１２の上面（基板１１ａに接する面の反対側の面）上に形成され、エピタキシャル層１２とショットキー接触するアノード電極１３と、凹部１１０の内面を含む基板１１ａの下面上に形成され、基板１１ａとオーミック接触するカソード電極１７と、カソード電極１７の下面（基板１１ａに接する面の反対側の面）上に凹部１１０を埋め込むように形成された導電体層１８と、を含む。
基板１１ａは、第１の実施の形態に係る基板１１と同様に、Ｇａ２Ｏ３系半導体からなり、ｎ型ドーパントを含む。
基板１１ａの凹部１１０が設けられている部分は薄くなっているため、この薄い部分を通してエピタキシャル層１２で生じた熱を導電体層１８へ伝え、さらにリードフレーム又は配線基板へ逃がすことにより、効率的に放熱を行うことができる。一方で、基板１１ａの凹部１１０が設けられていない部分は厚いため、この厚い部分によって基板１１ａの機械的強度を保持することができる。また、基板１１ａの凹部１１０が設けられている部分が薄くなることにより、ＳＢＤ１ｂのオン抵抗が小さくなるという効果もある。
基板１１ａの凹部が設けられている部分の厚さＴ１、すなわち凹部１１０の底と基板１１ａの距離は、エピタキシャル層１２で生じた熱を基板１１ａ側から効率的に逃がすため、例えば、１５０μｍ以下であることが好ましい。また、基板１１ａの凹部が設けられていない部分の厚さＴ２は、凹部１１０を形成する前の基板１１ａの厚さであり、例えば、２００μｍ以上、７００μｍ以下の範囲にある。
基板１１ａは、１つの凹部１１０を有していてもよく、複数の凹部１１０を有していてもよい。
導電体層１８は、例えば、ナノ銀ペースト、Ａｕ−Ｓｎ低融点はんだなどの導電性ペーストから形成される。導電体層１８の熱伝導度は、基板１１の熱伝導度よりも高い。このため、導電体層１８を介した放熱の効率の低下を抑えることができる。また、凹部１１０を導電体層１８で埋め込むことにより、ＳＢＤ１ｂの底面の凹凸を小さくしてリードフレーム３１への接着を容易にすることができる。ＳＢＤ１ｂのリードフレーム３１への接着をより容易にするためには、導電体層１８の底面の平坦性が高いことが好ましい。
図１６（ｂ）は、ＳＢＤ１ｂを有する半導体装置１００ｂの垂直断面図である。半導体装置１００ｂは、リードフレーム３１と、リードフレーム３１にフェイスアップ実装されたＳＢＤ１ｂとを備える。ＳＢＤ１ｂは、ナノ銀ペーストや、はんだ（例えばＡｕ−Ｓｎ低融点はんだ）などの導電性接着材３２によりリードフレーム３１に固定されている。
ＳＢＤ１ｂの導電体層１８は、導電性接着材３２を介してリードフレーム３１に電気的に接続される。また、ＳＢＤ１ｂのアノード電極１３は、ボンディングワイヤー３３を介してリードフレーム３１の所定の部分（導電体層１８が接続される部分とは絶縁された部分）に接続される。
なお、導電体層１８をリードフレーム３１との接着材として用いる場合には、導電性接着材３２は用いない。この場合、ペースト状態の導電体層１８をリードフレーム３１と接触させた後に導電体層１８を硬化させる。
基板１１ａの凹部１１０が設けられた部分が薄いため、熱源であるエピタキシャル層１２とリードフレーム３１の距離が近く、エピタキシャル層１２で生じた熱をリードフレーム３１へ効率よく逃がすことができる。
また、リードフレーム３１の代わりに配線基板を用いてもよい。この場合は、ＳＢＤ１ｂの導電体層１８は、配線基板の配線に電気的に接続される。
以下に、本実施の形態に係るＳＢＤ１ｂの製造方法について、具体例を挙げて説明する。なお、ＳＢＤ１ｂの製造方法は以下の例に限定されるものではない。
（半導体素子の製造方法）
図１７（ａ）〜（ｃ）、図１８（ａ）〜（ｃ）、図１９は、第４の実施の形態に係るＳＢＤ１ｂ及びＳＢＤ１ｂを有する半導体装置１００ｂの製造工程の一例を表す垂直断面図である。
まず、第１の実施の形態に係る半導体装置１００の製造工程における、図４（ａ）〜図４（ｂ）に示される半導体ウエハ１０のエピタキシャル層１２側を支持基板２１に固定するまでの工程を実施する。
次に、図１７（ａ）に示されるように、ドライエッチングやウェットエッチングにより、基板１１の下面に凹部１１０を形成する。このとき、フォトリソグラフィなどにより形成される凹部１１０のパターンに応じた形状を有するレジストマスクを用いる。
次に、図１７（ｂ）に示されるように、凹部１１０の内面を含む基板１１の下面上にカソード電極１７を形成する。
次に、図１７（ｃ）に示されるように、凹部１１０を埋め込むようにカソード電極１７の下面上に導電体層１８を形成する。導電体層１８は、例えば、カソード電極１７の下面上にナノ銀ペーストや、ナノ銅ペースト、はんだ（例えばＡｕ−Ｓｎ低融点はんだ）などの導電性接着材を塗布し、熱を加えて硬化させることにより形成する。導電体層１８の底面の平坦性を高めるためには、凹部１１０が上方を向くように支持基板２１に固定された試料を反転させて、ディスペンサーにより液状の上記導電性接着材を凹部１１０内に供給し、加熱により硬化させることが好ましい。
次に、図１８（ａ）に示されるように、半導体ウエハ１０を支持基板２１及び接着剤２２から剥離する。
次に、図１８（ｂ）に示されるように、導電体層１８の下面にダイシングテープ２５を貼り付ける。
次に、図１８（ｃ）に示されるように、半導体ウエハ１０をダイシングにより個片化し、それぞれ導電体層１８を備えた複数のＳＢＤ１ｂを得る。この工程において、半導体ウエハ１０及び導電体層１８が、ダイシングブレードによりダイシングラインＡに沿って切断される。ここで、厚みのある基板１１ａの凹部１１０が形成されていない部分により半導体ウエハ１０の機械的強度が保たれているため、ダイシングの際の半導体ウエハ１０の破損を抑えることができる。
次に、図１９に示されるように、導電性接着材３２を用いてＳＢＤ１ｂの導電体層１８側をリードフレーム３１に固定し、導電体層１８をリードフレーム３１に電気的に接続する。導電性接着材３２を用いない場合は、導電体層１８をリードフレーム３１と接触させた後に導電体層１８を硬化させる。また、上述のように、リードフレーム３１の代わりに配線基板を用いてもよい。配線基板を用いる場合は、導電体層１８を配線基板の配線に電気的に接続する。その後、ボンディングワイヤー３３の接続などを行い、半導体装置１００ｂを得る。
なお、本実施の形態の基板に凹部を設ける方法は、ＳＢＤ１ｂ以外の縦型半導体素子、例えば第２の実施の形態に係るトレンチ型ＳＢＤ４、ＪＦＥＴ６、にも適用することができる。
〔第５の実施の形態〕
第５の実施の形態では、基板１１ａの凹部に対応する凸部をリードフレーム３１ａに設ける点において、第４の実施の形態と異なる。なお、第４の実施の形態と同様の点については、説明を省略又は簡略化する場合がある。
（半導体素子の構造）
図２０（ａ）は、第５の実施の形態に係るＳＢＤ１ｃの垂直断面図である。ＳＢＤ１ｃは、導電体層１８を有しない点において、第４の実施の形態に係るＳＢＤ１ｂと異なる。
図２０（ｂ）は、ＳＢＤ１ｃを有する半導体装置１００ｃの垂直断面図である。半導体装置１００ｃは、基板１１ａの凹部１１０に対応する凸部３１０を有するリードフレーム３１ａと、リードフレーム３１ａにフェイスアップ実装されたＳＢＤ１ｃとを備える。
ＳＢＤ１ｃは、前記凸部が前記凹部に挿入されるように、リードフレーム３１ａに固定されている。また、カソード電極１７は、ナノ銀ペーストや、はんだ（例えばＡｕ−Ｓｎ低融点はんだ）などの導電性接着材３２ａによりリードフレーム３１ａの凸部３１０に接着されている。
ＳＢＤ１ｃのカソード電極１７は、導電性接着材３２ａを介してリードフレーム３１ａに電気的に接続される。また、ＳＢＤ１ｃのアノード電極１３は、ボンディングワイヤー３３を介してリードフレーム３１ａの所定の部分（カソード電極１７が接続される部分とは絶縁された部分）に接続される。
ＳＢＤ１ｃにおいては、基板１１ａの凹部１１０が設けられた部分が薄く、また、リードフレーム３１ａの凸部３１０が凹部１１０に挿入されているため、熱源であるエピタキシャル層１２とリードフレーム３１ａの距離が近く、エピタキシャル層１２で生じた熱をリードフレーム３１ａへ効率よく逃がすことができる。
以下に、本実施の形態に係るＳＢＤ１ｃの製造方法について、具体例を挙げて説明する。なお、ＳＢＤ１ｃの製造方法は以下の例に限定されるものではない。
（半導体素子の製造方法）
図２１（ａ）〜（ｃ）、図２２は、第５の実施の形態に係るＳＢＤ１ｃ及びＳＢＤ１ｃを有する半導体装置１００ｃの製造工程の一例を表す垂直断面図である。
まず、第４の実施の形態に係る半導体装置１００ｂの製造工程における、図１７（ａ）〜図１７（ｂ）に示されるカソード電極１７を形成するまでの工程を実施する。
次に、図２１（ａ）に示されるように、半導体ウエハ１０を支持基板２１及び接着剤２２から剥離する。
次に、図２１（ｂ）に示されるように、凹部１１０の外側のカソード電極１７の下面にダイシングテープ２５を貼り付ける。
次に、図２１（ｃ）に示されるように、半導体ウエハ１０をダイシングにより個片化し、複数のＳＢＤ１ｃを得る。この工程において、半導体ウエハ１０が、ダイシングブレードによりダイシングラインＡに沿って切断される。ここで、厚みのある基板１１ａの凹部１１０が形成されていない部分により半導体ウエハ１０の機械的強度が保たれているため、ダイシングの際の半導体ウエハ１０の破損を抑えることができる。
次に、図２２に示されるように、導電性接着材３２ｂを用いて、凸部３１０が凹部１１０に挿入されるようにＳＢＤ１ｃをリードフレーム３１ａに固定し、カソード電極１７をリードフレーム３１ａに電気的に接続する。その後、ボンディングワイヤー３３の接続などを行い、半導体装置１００ｃを得る。
なお、本実施の形態の基板に凹部を設けて凸部を有するリードフレームに固定する方法は、ＳＢＤ１ｃ以外の縦型半導体素子、例えば第２の実施の形態に係るトレンチ型ＳＢＤ４、ＪＦＥＴ６、にも適用することができる。
〔第６の実施の形態〕
第６の実施の形態では、半導体素子をフェイスダウン実装する点において、第１の実施の形態と異なる。なお、第１の実施の形態と同様の点については、説明を省略又は簡略化する場合がある。
（半導体素子の構造）
図２３は、第６の実施の形態に係る半導体装置２００ａの垂直断面図である。半導体装置２００ａは、リードフレーム３１と、リードフレーム３１上にフェイスダウン実装されたＳＢＤ１とを備える。ＳＢＤ１は、導電性接着材３２によりリードフレーム３１に固定され、かつ、電気的に接続されている。
半導体装置２００ａは、ＳＢＤ１がフェイスダウン実装されている点において、第１の実施の形態に係る半導体装置１００と異なる。半導体装置２００ａにおいては、上側にある金属板２３にボンディングワイヤー３３が接続されている。
半導体装置２００ａにおいては、ＳＢＤ１をフェイスダウン実装して、エピタキシャル層１２で生じた熱を基板１１を介さずにリードフレーム３１へ逃がすことができる。一方、基板１１が薄型化されているため、エピタキシャル層１２で生じた熱を基板１１を介してボンディングワイヤー３３などから逃がすこともできる。
また、半導体装置２００ａにおいては、ＳＢＤ１のアノード電極１３にフィールドプレート部１３０を設けることにより、特に電界の集中しやすいアノード電極１３の端部周辺の電界を分散させて、耐圧の低下を抑えることができる。しかしながら、ＳＢＤ１に逆バイアス電圧を印加したときには、エピタキシャル層１２の下方に位置するリードフレーム３１から生じる電界によりエピタキシャル層１２の表面に電荷が集まり（電界効果）、エピタキシャル層１２とリードフレーム３１との距離が近すぎると、ＳＢＤ１の耐圧に影響を及ぼすほどエピタキシャル層１２の表面の電界強度が高くなる。
このため、エピタキシャル層１２の外周部１２０とリードフレーム３１との距離Ｄ１を３μｍ以上として、電界効果によるＳＢＤ１の耐圧の低下を抑えることが好ましい。
図２４（ａ）、（ｂ）は、第６の実施の形態に係る半導体装置２００ｂの垂直断面図である。半導体装置２００ｂは、半導体装置２００ａと同様に、リードフレーム３１と、リードフレーム３１上にフェイスダウン実装されたＳＢＤ１とを備える。
半導体装置２００ｂにおけるリードフレーム３１は、その表面に凸部３１１を有し、ＳＢＤ１がリードフレーム３１の凸部３１１上に乗り上げるように実装されている。そして、エピタキシャル層１２のフィールドプレート部１３０の外側に位置する外周部１２０が、リードフレーム３１の凸部３１１が設けられていない部分である平坦部３１２の直上に位置する。これによって、外周部１２０と導電性接着材３２やリードフレーム３１との距離を大きくして、電界効果によるＳＢＤ１の耐圧の低下を抑えることができる。
ここで、図２４（ａ）に示されるように、外周部１２０の直下の平坦部３１２上に導電性接着材３２が存在する場合の、外周部１２０とその直下に位置する導電性接着材３２との間隔をＤ２とし、図２４（ｂ）に示されるように、外周部１２０の直下に導電性接着材３２が存在しない場合の、外周部１２０と平坦部３１２との間隔をＤ３とする。電界効果によるＳＢＤ１の耐圧の低下をより効果的に抑えるためには、これらの間隔Ｄ２と間隔Ｄ３は、いずれも３μｍ以上であることが好ましい。
リードフレーム３１の凸部３１１は、プレス加工により形成されてもよい。この場合、リードフレーム３１は、凸部３１１の裏側に凹部を有する。
また、図２４（ａ）、（ｂ）に示される例では、リードフレーム３１の凸部３１１と平坦部３１２が一体であるが、凸部３１１と同様の形状を有する導電体をリードフレーム３１の平坦部３１２に導電性接着材により接着し、凸部としてもよい。
また、半導体装置２００ａ及び半導体装置２００ｂにおいて、ＳＢＤ１の代わりにＳＢＤ１ａ、ＳＢＤ１ｂ、ＳＢＤ１ｃ、トレンチ型ＳＢＤ４、ＪＦＥＴ６などの他の半導体素子を用いてもよい。
（実施の形態の効果）
上記第１〜６の実施の形態によれば、熱伝導度の高いＧａ２Ｏ３系半導体からなる基板を薄くする、又は凹部の形成により一部を薄くすることにより、ＳＢＤなどの縦型半導体素子の放熱性を向上させることができる。また、金属板の接着、メッキ膜の形成、又は凹部の周囲に厚肉部を残すことにより、基板の薄型化などによる機械的強度の低下を抑え、ダイシングの際の半導体ウエハの破損を抑えることができる。
以上、本発明の実施の形態を説明したが、本発明は、上記実施の形態に限定されず、発明の主旨を逸脱しない範囲内において種々変形実施が可能である。例えば、縦型の半導体素子として、縦型のＭＯＳＦＥＴやＭＩＳＦＥＴなどの他の半導体素子を用いる場合であっても、上記第１〜５の実施の形態に係るＳＢＤなどを用いる場合と同様の方法により、同様の効果を得ることができる。また、各実施の形態において、ボンディングワイヤー３３の代わりにＣｕなどからなるクリップやＡｌなどからなるリボンを用いることができる。
また、発明の主旨を逸脱しない範囲内において上記実施の形態の構成要素を任意に組み合わせることができる。また、上記に記載した実施の形態は特許請求の範囲に係る発明を限定するものではない。また、実施の形態の中で説明した特徴の組合せの全てが発明の課題を解決するための手段に必須であるとは限らない点に留意すべきである。
１、１ａ、１ｂ、１ｃ…ＳＢＤ、 ４…トレンチ型ＳＢＤ、 ６…ＪＦＥＴ、 １１、１１ａ、４１、６１…基板、 １１０…凹部、 １２、４２、６２…エピタキシャル層、 １３、４６…アノード電極、 １６、１７、４８…カソード電極、 ２１…支持基板、 ２３…金属板、 ３１、３１ａ…リードフレーム、 ３１０…凸部、 ６８…ソース電極、 ７０…ドレイン電極、 ８１…メッキ膜、１００、１００ａ、１００ｂ、１００ｃ、４００、８００…半導体装置

Claims (13)

  1. Ｇａ２Ｏ３系半導体からなる基板と、前記基板上のＧａ２Ｏ３系半導体からなるエピタキシャル層を有する半導体ウエハを用意する工程と、
    前記半導体ウエハの前記エピタキシャル層側を支持基板に固定する工程と、
    前記支持基板に固定された前記半導体ウエハの前記基板を薄くする工程と、
    前記基板を薄くする工程の後、前記基板の下面上に電極を形成する工程と、
    前記半導体ウエハの前記電極の下面上に支持金属層を接着又は形成する工程と、
    前記半導体ウエハをダイシングにより個片化し、それぞれ前記支持金属層を備えた複数の半導体素子を得る工程と、
    を含み、
    前記支持金属層の熱伝導度が前記基板の熱伝導度よりも高い、
    半導体素子の製造方法。
  2. 前記支持金属層を接着又は形成する工程において、前記支持金属層としての金属板を導電性接着材により前記電極に接着する、又は前記支持金属層としてのメッキ膜を前記電極上にメッキ処理により形成する、
    請求項１に記載の半導体素子の製造方法。
  3. 前記支持金属層が、ダイシングラインに沿って設けられた前記支持金属層の厚さ方向に貫通する複数の貫通孔又は窪みを有する金属板であり、
    前記半導体ウエハをダイシングにより個片化する工程において、前記支持金属層が前記ダイシングラインに沿って切断される、
    請求項１又は２に記載の半導体素子の製造方法。
  4. Ｇａ２Ｏ３系半導体からなる基板と、前記基板上のＧａ２Ｏ３系半導体からなるエピタキシャル層を有する半導体ウエハを用意する工程と、
    前記半導体ウエハの前記エピタキシャル層側を支持基板に固定する工程と、
    前記支持基板に固定された前記半導体ウエハの前記基板の下面に凹部を形成する工程と、
    前記凹部の内面を含む前記基板の下面上に電極を形成する工程と、
    前記凹部に埋め込むように前記電極の下面に導電体層を形成する工程と、
    前記半導体ウエハをダイシングにより個片化し、複数の半導体素子を得る工程と、
    を含み、
    前記導電体層の熱伝導度が前記基板の熱伝導度よりも高い、
    半導体素子の製造方法。
  5. 請求項１〜３のいずれか１項に記載の半導体素子の製造方法に含まれる各工程と、
    前記半導体素子の前記支持金属層側をリードフレーム又は配線基板に固定し、前記支持金属層を前記リードフレーム又は前記配線基板の配線に電気的に接続する工程と、
    を含み、
    前記支持金属層の熱膨張係数が前記基板の熱膨張係数と前記リードフレーム又は前記配線基板の基材の熱膨張係数との間にある、
    半導体装置の製造方法。
  6. 請求項４に記載の半導体素子の製造方法に含まれる各工程と、
    前記半導体素子の前記導電体層側をリードフレーム又は配線基板に固定し、前記導電体層を前記リードフレーム又は前記配線基板の配線に電気的に接続する工程と、
    を含む、半導体装置の製造方法。
  7. Ｇａ２Ｏ３系半導体からなる基板と、前記基板上のＧａ２Ｏ３系半導体からなるエピタキシャル層を有する半導体ウエハを用意する工程と、
    前記半導体ウエハの前記エピタキシャル層側を支持基板に固定する工程と、
    前記支持基板に固定された前記半導体ウエハの前記基板の下面に凹部を形成する工程と、
    前記凹部の内面を含む前記基板の下面上に電極を形成する工程と、
    前記半導体ウエハをダイシングにより個片化し、複数の半導体素子を得る工程と、
    前記基板の前記凹部に対応する凸部を有するリードフレームに、前記凸部が前記凹部に挿入されるように前記半導体素子を固定し、前記電極を前記リードフレームに電気的に接続する工程と、
    を含む、半導体装置の製造方法。
  8. Ｇａ２Ｏ３系半導体からなる、２５０μｍ以下の厚さを有する基板と、
    前記基板上のＧａ２Ｏ３系半導体からなるエピタキシャル層と、
    前記エピタキシャル層の上面上の第１の電極と、
    前記基板の下面上の第２の電極と、
    前記第２の電極の下面上の、前記基板の熱伝導度よりも高い熱伝導度を有する支持金属層と、
    を備えた、半導体素子。
  9. 前記支持金属層が、前記電極に導電性接着材により接着された金属板又は前記電極上に形成されたメッキ膜である、
    請求項８に記載の半導体素子。
  10. Ｇａ２Ｏ３系半導体からなる、下面に凹部を有する基板と、
    前記基板上のＧａ２Ｏ３系半導体からなるエピタキシャル層と、
    前記エピタキシャル層の上面上の第１の電極と、
    前記基板の下面上の第２の電極と、
    前記凹部に埋め込むように前記第２の電極の下面上に設けられた、前記基板の熱伝導度よりも高い熱伝導度を有する導電体層と、
    を備えた、半導体素子。
  11. 請求項８又は９に記載の半導体素子と、
    前記半導体素子が実装されたリードフレーム又は配線基板と、
    を備え、
    前記半導体素子の前記支持金属層側が前記リードフレーム又は前記配線基板に固定され、前記支持金属層が前記リードフレーム又は前記配線基板の配線に電気的に接続された、
    半導体装置。
  12. 請求項１０に記載の半導体素子と、
    前記半導体素子が実装されたリードフレーム又は配線基板と、
    を備え、
    前記半導体素子の前記導電体層側が前記リードフレーム又は前記配線基板に固定され、前記導電体層が前記リードフレーム又は前記配線基板の配線に電気的に接続された、
    半導体装置。
  13. Ｇａ２Ｏ３系半導体からなる、下面に凹部を有する基板と、前記基板上のＧａ２Ｏ３系半導体からなるエピタキシャル層と、前記エピタキシャル層の上面上の第１の電極と、前記基板の下面上の第２の電極と、を備えた半導体素子と、
    前記半導体素子が実装された、前記基板の前記凹部に対応する凸部を有するリードフレームと、
    を備え、
    前記凸部が前記凹部に挿入されるように、前記半導体素子が前記リードフレームに固定され、前記第２の電極が前記リードフレームに電気的に接続された、
    半導体装置。
JP2019236008A 2019-12-26 2019-12-26 半導体素子及びその製造方法、並びに半導体装置及びその製造方法 Pending JP2021106191A (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2019236008A JP2021106191A (ja) 2019-12-26 2019-12-26 半導体素子及びその製造方法、並びに半導体装置及びその製造方法
PCT/JP2020/047653 WO2021132145A1 (ja) 2019-12-26 2020-12-21 半導体素子及びその製造方法、並びに半導体装置及びその製造方法
EP20905195.2A EP4084043A4 (en) 2019-12-26 2020-12-21 SEMICONDUCTOR ELEMENT, METHOD FOR PRODUCING A SEMICONDUCTOR ELEMENT, SEMICONDUCTOR COMPONENT AND METHOD FOR PRODUCING A SEMICONDUCTOR COMPONENT
CN202080090313.4A CN114868231A (zh) 2019-12-26 2020-12-21 半导体元件及其制造方法、以及半导体装置及其制造方法
US17/788,914 US20230030874A1 (en) 2019-12-26 2020-12-21 Semiconductor element, method for manufacturing semiconductor element, semiconductor device, and method for manufacturing semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2019236008A JP2021106191A (ja) 2019-12-26 2019-12-26 半導体素子及びその製造方法、並びに半導体装置及びその製造方法

Publications (1)

Publication Number Publication Date
JP2021106191A true JP2021106191A (ja) 2021-07-26

Family

ID=76574701

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2019236008A Pending JP2021106191A (ja) 2019-12-26 2019-12-26 半導体素子及びその製造方法、並びに半導体装置及びその製造方法

Country Status (5)

Country Link
US (1) US20230030874A1 (ja)
EP (1) EP4084043A4 (ja)
JP (1) JP2021106191A (ja)
CN (1) CN114868231A (ja)
WO (1) WO2021132145A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102022210860A1 (de) 2022-10-14 2024-04-25 Robert Bosch Gesellschaft mit beschränkter Haftung Galliumoxidhalbleiterbauelement mit verbesserter Wärmeleitung

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3346320B2 (ja) * 1999-02-03 2002-11-18 カシオ計算機株式会社 半導体装置及びその製造方法
JP2011018792A (ja) * 2009-07-09 2011-01-27 Disco Abrasive Syst Ltd ウエーハの加工方法
US7998836B1 (en) * 2010-10-27 2011-08-16 Sumitomo Electric Industries, Ltd. Method for fabricating gallium nitride based semiconductor electronic device
JP2013016580A (ja) * 2011-07-01 2013-01-24 Panasonic Corp 半導体装置及びその製造方法
US8816481B2 (en) * 2011-11-04 2014-08-26 Panasonic Corporation Semiconductor device having a porous nickel plating part
JP2016031953A (ja) * 2014-07-25 2016-03-07 株式会社タムラ製作所 半導体素子及びその製造方法、半導体基板、並びに結晶積層構造体
JP6812758B2 (ja) * 2016-11-09 2021-01-13 Tdk株式会社 ショットキーバリアダイオード及びこれを備える電子回路
JP2019012836A (ja) 2018-09-05 2019-01-24 株式会社タムラ製作所 半導体素子

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102022210860A1 (de) 2022-10-14 2024-04-25 Robert Bosch Gesellschaft mit beschränkter Haftung Galliumoxidhalbleiterbauelement mit verbesserter Wärmeleitung

Also Published As

Publication number Publication date
WO2021132145A1 (ja) 2021-07-01
EP4084043A1 (en) 2022-11-02
US20230030874A1 (en) 2023-02-02
EP4084043A4 (en) 2024-01-03
CN114868231A (zh) 2022-08-05

Similar Documents

Publication Publication Date Title
US10020226B2 (en) Method for forming a semiconductor device and a semiconductor device
CN108538711B (zh) 用于使用工程化衬底的氮化镓电子器件的方法和系统
US8487341B2 (en) Semiconductor device having a plurality of bonding layers
US10134636B2 (en) Methods for producing semiconductor devices
US11139375B2 (en) Semiconductor device and method of manufacturing a semiconductor device
US11990520B2 (en) Method of manufacturing a semiconductor device having frame structures laterally surrounding backside metal structures
TW201230149A (en) Semiconductor device and its fabricating method
JP2004022878A (ja) 半導体装置およびその製造方法
US11164953B2 (en) Semiconductor device
JP7190245B2 (ja) 垂直窒化ガリウムショットキーダイオード
US20150200265A1 (en) Solder-containing semiconductor device, mounted solder-containing semiconductor device, producing method and mounting method of solder-containing semiconductor device
KR101841631B1 (ko) 고전자이동도 트랜지스터 및 그의 제조방법
JP2007036010A (ja) ショットキーバリアダイオード装置及びその製造方法
JP5564799B2 (ja) 窒化ガリウム系半導体電子デバイスを作製する方法
WO2021132145A1 (ja) 半導体素子及びその製造方法、並びに半導体装置及びその製造方法
JP6794896B2 (ja) 酸化ガリウム半導体装置の製造方法
TW201104916A (en) Extension of contact pads to the die edge via electrical isolation

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20221215

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20221219

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20240220

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20240415