JP2013016580A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】半導体装置のオン状態における素子全体にわたる抵抗成分のうち、半導体基板に起因する抵抗成分を低減することができ且つ半導体基板の裏面側からの放熱効果を向上できるようにする。
【解決手段】半導体装置は、半導体素子が形成された第１の主面と、該第１の主面の反対側の面である第２の主面とを有する半導体基板と、該半導体基板の第２の主面に固着されたリードフレーム１１４とを備えている。第２の主面を構成するコレクタ層８には、少なくとも１つの凹部８ａが形成されている。リードフレーム１１４における第２の主面と固着される面には、コレクタ層８に形成された各凹部８ａと嵌合する凸部１１４ａが形成されている。
【選択図】図２

Description

本発明は、半導体装置及びその製造方法に関し、特に電流制御又は電力制御に適用可能な半導体装置及びその製造方法に関する。

従来より、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ:Insulated Gate Bipolar Transistor）と呼ばれる半導体装置が広く使用されている。ＩＧＢＴの構造として、半導体基板の上部に複数のゲート電極が埋設されたトレンチを備えた構造が広く知られている（例えば、特許文献１を参照。）。

図１２に特許文献１に記載された従来例に係るＩＧＢＴの断面構成を示す。図１２に示すように、ＩＧＢＴは、複数のトレンチ５同士の間に形成される複数のユニットセルを含み、一部のユニットセルを除いて、エミッタ（Ｎ^＋型ソース）４とボディ（Ｐ型ベース）３との両方にコンタクトするエミッタ電極（ソース金属電極）１０を備えている。該一部のユニットセルにおいては、エミッタ４とのみコンタクトし、Ｐ型ベース３とはコンタクトしないＮ型ソース領域４１を有している。その結果、Ｐ型ベース３とコンタクトを行わないＮ型ソース領域４１がキャリア蓄積領域となる。これにより、該Ｎ型ソース領域４１の直下のＰ型ベース３の近傍において伝導度変調効果が増大して、オン抵抗が低減する。

従来例に係るＩＧＢＴは、電流制御を行うスイッチング用途に用いられるため、オン抵抗の低減はスイッチング時の電力損失を抑えることができる。その上、電力損失による素子の発熱上昇をも抑制することができる。

特開平８−１６７７１６号公報

前記従来のＩＧＢＴは、オン抵抗を低減するために、複数のユニットセルの一部において、Ｐ型ベース３とのコンタクトを間引いて、Ｎ型ソース領域４１の直下のＰ型ベース３にキャリア蓄積効果を付与することにより、伝導度変調効果を増大している。

しかしながら、一部のユニットセルを間引くと、有効なゲート幅が変わってしまう。その結果、半導体チップ全体における電流駆動能力が変化してしまうため、デバイス特性の調整が必要となる。

ところで、オン抵抗に寄与するパラメータには、セル密度（ゲート幅Ｗｇ）、チップ基板の厚さ、及びベース層の厚さ等がある。セル密度（ゲート幅）については、セルピッチの微細化で対応できるものの、図１２に示す従来の構成では、絶縁膜１５が素子の表面から上方に突き出しているため、微細化には限界がある。また、チップ基板の厚さについては、半導体基板の厚さを薄くすることにより、半導体装置の縦方向の直列抵抗成分を低減することができる。しかしながら、半導体基板を薄膜化するのに伴って、製造工程における半導体基板の取り扱いが難しくなり、加工不良が増大してしまう。また、ベース層の厚さについては、半導体基板を薄膜化すれば半導体装置の直列抵抗成分を低減できるものの、逆に高耐圧デバイスにおいては、耐圧特性の向上を図るために厚膜化しなくてはならず、全体としてオン抵抗の低減が困難であるという問題がある。

本発明は、前記の問題に鑑み、半導体装置のオン状態における素子全体にわたる抵抗成分のうち、半導体基板に起因する抵抗成分を低減することができ、且つ、半導体基板の裏面側からの放熱効果を向上できるようにすることを目的とする。

前記の目的を達成するため、本発明は、半導体装置及びその製造方法を、該半導体装置を構成する半導体基板の裏面に凹部を設け、該凹部と嵌合する凸部を有する金属板を半導体基板の裏面に固着する構成とする。

具体的に、本発明に係る半導体装置は、半導体素子が形成された第１の主面と、該第１の主面の反対側の面である第２の主面とを有する半導体基板と、半導体基板の第２の主面に固着された金属板とを備え、第２の主面には、少なくとも１つの凹部が形成されており、金属板における第２の主面と固着される面には、第２の主面に形成された凹部と嵌合する凸部が形成されている。

本発明の半導体装置によると、半導体基板における半導体素子が形成された第１の主面と反対側の第２の主面（裏面）には 少なくとも１つの凹部が形成されており、さらに、該凹部が形成された第２の主面には、該第２の主面に形成された凹部と嵌合する凸部が形成された金属板（例えばリードフレーム）が固着されている。これにより、半導体基板の裏面側の全体を薄くする場合と比べて、半導体基板の裏面には厚い部分が選択的に形成される。この厚い部分が半導体素子を保持することになるため、製造工程での半導体基板（ウェハ）の取り扱いの困難さを低減することができる。一方、半導体基板の裏面に形成された凹部による薄い部分が素子の縦方向の直列抵抗成分を低減することができる。その上、裏面に固着された金属板により、半導体素子の放熱効果を向上することができる。

本発明の半導体装置において、第２の主面の凹部は、第１の主面に向かって開口幅が単調に減少する形状を有し、金属板の凸部は、第２の主面の凹部の形状と整合するように、凸部の頂部に向かってその幅が単調に減少する形状を有していてもよい。

本発明の半導体装置において、第２の主面の凹部及び金属板の凸部は、断面台形状に形成されていてもよい。

また、本発明の半導体装置において、第２の主面の凹部及び金属板の凸部は、断面のこぎり刃状に形成されていてもよい。

また、本発明の半導体装置において、第２の主面に形成された凹部は、第１の主面に向かって開口幅が一定となる形状を有し、金属板の凸部は、第２の主面の凹部の形状と整合するように、凸部の頂部に向かってその幅が一定となる形状を有していてもよい。

本発明の半導体装置において、第２の主面の凹部及び金属板の凸部は、断面方形状に形成されていてもよい。

本発明の半導体装置において、第２の主面の凹部及び金属板の凸部は、平面ストライプ状に形成されていてもよい。

また、本発明の半導体装置において、第２の主面の凹部及び金属板の凸部は、平面メッシュ状に形成されていてもよい。

また、本発明の半導体装置において、半導体素子は、第１の主面に形成され、半導体素子の活性領域である内部セル領域を有し、第２の主面の凹部及び金属板の凸部は、第２の主面における内部セル領域と対応する領域に、平面視で１つの方形状に形成されていてもよい。

本発明の半導体装置において、半導体素子は、第２の主面に形成されたコレクタ層を有する絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）であり、第２の主面の凹部の深さは、コレクタ層を貫通しない深さに設定されていることが好ましい。

この場合に、第２の主面の凹部は、コレクタ層に形成されており、凹部の深さは、１μｍ以上であってもよい。

本発明に係る半導体装置の製造方法は、第１の主面に半導体素子が形成された半導体基板における第１の主面と反対側の第２の主面の上にマスク膜を形成する工程（ａ）と、マスク膜に対して、第２の主面に凹部を形成する領域を開口する開口パターンを選択的に形成する工程（ｂ）と、マスク膜の開口パターンから露出する第２の主面に対してエッチングを行うことにより、第２の主面に少なくとも１つの凹部を形成する工程（ｃ）と、金属板に対して、半導体基板における第２の主面の凹部と嵌合する凸部を選択的に形成する工程（ｄ）と、金属板の凸部を半導体基板における第２の主面の凹部と対向させて互いに固着する工程（ｅ）とを備えている。

本発明の半導体装置の製造方法によると、第１の主面に半導体素子が形成された半導体基板における第１の主面と反対側の第２の主面に少なくとも１つの凹部を形成する。その後、金属板に対して第２の主面の凹部と嵌合する凸部を選択的に形成し、形成した凸部を半導体基板の第２の主面の凹部と対向させて接着材により互いに固着する。これにより、半導体基板の裏面側の全体を薄くする場合と比べて、半導体基板の裏面には厚い部分が選択的に形成される。この厚い部分が半導体素子を保持することになるため、製造工程での半導体基板（ウェハ）の取り扱いの困難さを低減することができる。一方、半導体基板の裏面に形成された凹部による薄い部分が素子の縦方向の直列抵抗成分を低減することができる。その上、裏面に固着された金属板により、半導体素子の放熱効果を向上することができる。

本発明の半導体装置の製造方法は、工程（ｃ）において、エッチングには、ドライエッチング法若しくはウェットエッチング法を用いるか、又はドライエッチング法及びウェットエッチング法を併用してもよい。

本発明の半導体装置の製造方法は、工程（ｃ）と工程（ｅ）との間に、半導体基板における第２の主面の凹部の上に、アルミニウム、クロム、ニッケル若しくはチタン、又はこれらのうちの少なくとも２つの金属を含む合金からなる電極を形成する工程（ｆ）をさらに備えていてもよい。

本発明の半導体装置の製造方法は、工程（ｄ）において、金属板の凸部は、プレス法、エッチング法又はサンドブラスト法により形成してもよい。

本発明の半導体装置の製造方法は、工程（ｅ）において、金属板と半導体基板の第２の主面とは接着材を用いて固着し、該接着材は高温はんだ材又は銀ペースト材であってもよい。

本発明の半導体装置の製造方法において、金属板の構成材料は、銅若しくは銅を主成分とする合金、又は鉄若しくは鉄を主成分とする合金であってもよい。

本発明に係る半導体装置及びその製造方法によると、半導体装置のオン状態における素子全体にわたる抵抗成分のうち、半導体基板に起因する抵抗成分を低減することができ、且つ、半導体基板の裏面側からの放熱効果を向上できるようにする。

図１は本発明の一実施形態に係る半導体装置（ＩＧＢＴ）を示す平面図である。 図２は本発明の一実施形態に係る半導体装置のセル領域であって、図１のII−II線における断面図である。 図３は本発明の一実施形態に係る半導体装置のチップ終端領域であって、図１のIII−III線における断面図である。 図４は本発明の一実施形態に係る半導体装置におけるリードフレームと接合する側の底面図である。 図５（ａ）〜図５（ｆ）は本発明の一実施形態に係る半導体装置（ＩＧＢＴ）の製造方法であって、セル領域の工程順の断面図である。 図６（ａ）及び図６（ｆ）は本発明の一実施形態に係る半導体装置の製造方法であって、リードフレームの工程順の断面図である。 図７は本発明の一実施形態の第１変形例に係る半導体装置におけるチップ終端領域を示す断面図である。 図８は本発明の一実施形態の第１変形例に係る半導体装置におけるリードフレームと接合する底面図である。 図９は本発明の一実施形態の第２変形例に係る半導体装置におけるセル領域を示す断面図である。 図１０は本発明の一実施形態の第３変形例に係る半導体装置におけるセル領域を示す断面図である。 図１１は本発明の一実施形態の第４変形例に係る半導体装置におけるリードフレームと接合する底面図である。 図１２は従来の半導体装置におけるセル領域を示す断面図である。

（一実施形態）
本発明の一実施形態に係る半導体装置について図１〜図４を参照しながら説明する。なお、本願における図面は全て概略図であり、各構成要素の寸法比は現実の寸法比を示していない。

図１は本実施形態に係る半導体装置２０であって、半導体素子（ＩＧＢＴ素子）が形成された第１の主面の平面構成を示している。

図１に示すように、ＩＧＢＴ素子には、外部リードとそれぞれ接続される、ゲートパッド領域２０１とエミッタパッド領域２０２とが形成されている。ゲートパッド領域２０１及びエミッタパッド領域２０２を内包する領域が内部セル領域２０４であり、該内部セル領域２０４を取り囲む半導体装置２０の周縁部が終端領域２０３である。

図２は図１のエミッタパッド領域２０２、すなわちII−II線における断面構成を示し、図３は図１の内部セル領域２０４から終端領域２０３に至る領域、すなわちIII−III線における断面構成を示す。

図２に示すように、本実施形態に係るＩＧＢＴ素子は、シリコン（Ｓｉ）等からなる半導体基板の第１の主面上にエミッタ電極１０が形成され、第１の主面と対向する第２の主面上にコレクタ電極１２が形成された縦型の半導体装置２０である。

半導体基板の深さ方向の中央部分には、Ｎ型不純物領域であるベース層２が形成されている。ベース層２の下側には、高濃度のＮ型不純物領域であるバッファ層１０６と、該バッファ層１０６の下側には、高濃度のＰ型不純物領域であるコレクタ層８とが形成されている。該コレクタ層８の下側、すなわちコレクタ層８の表面には、コレクタ電極１２が形成されている。

ベース層２には、複数のトレンチ５が所定の間隔で形成されている。また、ベース層２の上側には、Ｐ型不純物領域であるボディ層３が各トレンチ５と接するように形成されている。各トレンチ５の内部には、トレンチ５の内面に形成された酸化シリコン等からなるゲート絶縁膜６を介在させて、ポリシリコン等からなるゲート電極７が充填されて形成されている。ここで、各トレンチ５（各ゲート電極７）は、図２の紙面に垂直な方向（前後方向）に延びるように形成されている。

ボディ層３における上部の一部、すなわち、各トレンチ５の両側部分には、高濃度のＮ型不純物領域であるエミッタ層４がトレンチ５と接するように形成されている。また、ボディ層３の上部の残部、すなわち、各エミッタ層４の間の領域には、高濃度のＰ型不純物領域であるコンタクト層１０１が形成されている。従って、各コンタクト層１０１は、各ゲート電極７と平行で且つ離間して交互に配列されている。

さらに、半導体装置２０は、エミッタ層４とコンタクト層１０１との上面に、該エミッタ層４及びコンタクト層１０１の双方を電気的に接続するエミッタ電極１０が形成されている。なお、ゲート電極７とエミッタ電極１０との間には、酸化シリコン等からなる酸化膜１５が介在されており、ゲート電極７とエミッタ電極１０とは電気的に絶縁されている。

以上のように、ＩＧＢＴ素子を含む半導体装置２０が形成されている。

次に、図３に示すように、複数のＰ型不純物領域からなるリング状のＦＬＲ（Floating Limited Ring）拡散層３ａ、３ｂ及び３ｃがボディ層３を内包するように形成されている。なお、図３においては、３本のＦＬＲ拡散層を形成しているが、該ＦＬＲ拡散層は、所望のＶＣＥＳ特性を得られるように増減して形成すればよい。

終端領域２０３の最終端（外周部）の上部には、高濃度のＮ型不純物領域であるチャネルストッパ層１１５が形成されている。

なお、本実施形態においては、半導体基板は、コレクタ層８、バッファ層１０６、ベース層２、ボディ層３、エミッタ層４及びコンタクト層１０１から構成される。

図２及び図３に示すように、本実施形態の特徴として、半導体装置２０の第２の主面に形成されたコレクタ層８には、ドライエッチング等による複数の凹部８ａが形成されている。コレクタ層８の最表面には、複数の凹部８ａに沿うようにコレクタ電極１２が形成されている。コレクタ層８に形成される複数の凹部８ａは、異方性エッチが可能な水酸化カリウム（ＫＯＨ）水溶液等のアルカリ溶液によるウェットエッチによって形成してもよい。ウェットエッチを用いると、ドライエッチによるエッチングと比べてシリコンからなる半導体基板に対するダメージを軽減することができる。

本実施形態においては、一例として、半導体基板に形成される、エミッタ層４の第１の主面からの深さは０．８μｍ、ボディ層３の第１の主面からの深さは２μｍ、及びコレクタ層８の上に形成されたバッファ層１０６の厚さは１０μｍに設定されている。さらに、ベース層２の厚さは、所望の耐圧によりその数値は変動するが、例えば３００ＶのＶＣＥＳ特性に対しては２５μｍの厚さに設定されている。最終的な半導体装置２０の全体の厚さは、８０μｍ〜２００μｍである。

コレクタ層８に形成される各凹部８ａの深さは、コレクタ層８を貫通しない程度の深さであればよく、各凹部８ａの第２の主面からの深さは１００μｍ以内に設定される。また、凹部８ａの形状については、開口幅を例えば２０μｍと設定し、上記の深さでストライプ状に形成される。また、凹部８ａの断面形状は、第１の主面に向かって開口幅が単調に減少する形状を有し、例えば断面台形状である。

図４は、コレクタ層８に設ける複数の凹部８ａの平面パターンであって、コレクタ層８が形成された半導体装置２０の第２の主面から見た平面構成を示している。図４から分かるように、複数の凹部８ａの平面パターンは、互いに並行に延びるストライプ状である。

また、図２及び図３に示すように、コレクタ電極１２におけるコレクタ層８と反対側の表面には、板状の金属からなるリードフレーム１１４が接合されている。該リードフレーム１１４の構成材料は、一般に用いられる、銅若しくは銅を主成分とする合金、又は鉄若しくは鉄を主成分とする合金である。

リードフレーム１１４には、コレクタ層８に形成された複数の凹部８ａとそれぞれ嵌合する複数の凸部１１４ａが形成されている。リードフレーム１１４の複数の凸部１１４ａは、金型によるプレス加工、エッチング加工又はサンドブラスト加工等により形成される。従って、各凸部１１４ａの断面形状は、コレクタ層８の上に形成されたコレクタ電極１２の各凹部とそれぞれ整合し且つ接合可能な形状であって、各凸部１１４ａ同士の間隔（クリアランス）は１μｍ以上に設定されることが望ましい。ここでは、各凸部１１４ａは、例えば底部の幅は２０μｍ、その高さはコレクタ電極１２の凹部の深さと一致することが望ましい。

コレクタ電極１２とリードフレーム１１４とは、ダイスボンド用の接合材料１１３によって接合されている。ここで、ダイスボンド用の接合材料１１３には、鉛の合金であるはんだ材、又は銀ペースト材等の導電性の接着材を用いることができる。

（製造方法）
以下、前記のように構成された半導体装置２０の製造方法について図５（ａ）〜図５（ｆ）、図６（ａ）及び図６（ｂ）を参照しながら説明する。

まず、図５（ａ）に示すように、例えば化学的気相堆積（ＣＶＤ）法により、半導体基板の第２の主面、すなわちリードフレームが接合されるコレクタ層８の表面に、凹部を形成するためのマスク材であるシリコン酸化（ＳｉＯ_２）膜１１６を形成する。なお、マスク材として、シリコン酸化膜１１６を例示したが、エッチングに耐え得るマスク材であればシリコン酸化膜に限られず、例えばシリコン窒化（ＳｉＮ）膜でも構わない。

次に、図５（ｂ）に示すように、リソグラフィ法により、シリコン酸化膜１１６の上（図中では下側）に、複数の凹部の形成領域を開口するレジストパターン１１７を形成する。

次に、図５（ｃ）に示すように、レジストパターン１１７をマスクとして、シリコン酸化膜１１６をエッチングすることにより、シリコン酸化膜１１６に凹部の形成領域である開口パターンを形成し、形成した開口パターンからコレクタ層８を露出する。

次に、図５（ｄ）に示すように、ドライエッチ法又はウェットエッチ法により、シリコン酸化膜１１６をマスクとして、コレクタ層８に第１の主面に向かって、それぞれ順テーパ状となる複数の凹部８ａを形成する。このとき、各凹部８ａの深さは、半導体装置が動作する際に直接に影響を与えない深さ、すなわちバッファ層１０６にまで到達しない深さである。従って、各凹部８ａの底面がコレクタ層８の内部に形成されるように、エッチング条件を調整する。例えば、各凹部８ａの深さは１μｍ以上であり、且つコレクタ層８を貫通しない深さに設定される。本実施形態においては、例えば、コレクタ層８の厚さが１１０μｍの場合は、各凹部８ａの深さは１００μｍである。

次に、図５（ｅ）に示すように、シリコン酸化膜１１６を除去する。

次に、図５（ｆ）に示すように、コレクタ層８の表面に、例えば厚さが１０００ｎｍ程度のアルミニウム（Ａｌ）、クロム（Ｃｒ）、ニッケル（Ｎｉ）若しくはチタン（Ｔｉ）又はこれらのうちの少なくとも２つの金属を含む合金からなるコレクタ電極１２を形成する。

一方、図６（ａ）に示すように、板状のリードフレーム１１４を準備する。

次に、図６（ｂ）に示すように、リードフレーム１１４における半導体装置のコレクタ電極１２と接合する面に対して、プレス加工法、エッチング加工法又はサンドブラスト加工法により、コレクタ層８に形成された各凹部８ａに嵌合する凸部１１４ａをそれぞれ形成する。

その後は、図２及び図３に示すように、コレクタ電極１２とリードフレーム１１４とを、コレクタ電極１２の各凹部８ａとリードフレーム１１４の各凸部１１４ａとが嵌合するように、高温はんだ材又は銀ペースト材等の接着材により接合して、半導体装置２０が完成する。ここで、高温はんだ材とは、鉛（Ｐｂ）と錫（Ｓｎ）とを主成分として形成される合金のことをいう。但し、鉛フリーのはんだ材を用いてもよい。

以上説明したように、本実施形態に係る半導体装置２０及びその製造方法によると、第１の主面に半導体素子が形成された半導体基板における第１の主面と反対側の第２の主面、すなわちコレクタ層８には、複数の凹部８ａが選択的に形成されている。一方、半導体基板の第２の主面と接合されるリードフレーム１１４における半導体基板の第２の主面と対向する面には、該第２の主面に形成された複数の凹部８ａとそれぞれ嵌合する複数の凸部１１４ａを形成し、両者を互いに固着する。これにより、コレクタ層８の厚さを全体に薄くする場合と異なり、コレクタ層８には厚い部分（凸部）が選択的に形成される。コレクタ層８のこの厚い部分がＩＧＢＴ素子を保持することになり、製造工程における半導体基板（ウェハ）の取り扱いを容易とする。さらに、コレクタ層８には薄い部分（凹部）が選択的に形成されることから、ＩＧＢＴ素子における基板面に垂直な方向（縦方向）の直列抵抗成分を低減することができる。

さらに、コレクタ電極１２に形成される凹部及び凸部とリードフレーム１１４に形成される凸部及び凹部との接合により、両者の接触面積が増大する。これにより、リードフレーム１１４とコレクタ電極１２（コレクタ層８）との間のコンタクト抵抗が低減される。

このようにして、ＩＧＢＴ素子の全体としてのオン抵抗に寄与する半導体基板の直列抵抗成分を低減することができるため、オン抵抗を低減することができる。

また、リードフレームに設けた凸部によりリードフレームの断面積を増大することができ、放熱特性の向上を図ることができる。

さらには、半導体基板の全体を薄く加工する必要がないため、製造工程における半導体基板の取り扱いが容易となる。

（一実施形態の第１変形例）
以下、本発明の一実施形態の第１変形例に係る半導体装置について図７及び図８を参照しながら説明する。図７及び図８において、図３及び図４と同一の構成要素には同一の符号を付すことにより説明を省略する。

図７において、一実施形態に係る図３に示す半導体装置２０との相違点は、半導体装置２０の第２の主面であるコレクタ層８に形成される凹部８ａが、内部セル領域２０４の下側領域に１つのみ形成され、且つ、主に終端領域２０３が形成される半導体装置２０の周縁部には凹部８ａが形成されないことである。

すなわち、凹部８ａは図８に示すような平面構成を有している。図８から分かるように、凹部８ａの平面パターンは１つの大きな方形状に形成される。

第１変形例によると、ＩＧＢＴ素子における内部セル領域２０４の直下に形成されるコレクタ層８の全体を薄く形成できるため、一実施形態と比較して、ＩＧＢＴ素子の全体としてのオン抵抗に寄与する半導体基板の縦方向の直列抵抗成分をさらに低減することができる。その結果、半導体装置２０におけるオン抵抗をより低減することができる。

（一実施形態の第２変形例）
以下、本発明の一実施形態の第２変形例に係る半導体装置について図９を参照しながら説明する。図９において、図２と同一の構成要素には同一の符号を付すことにより説明を省略する。

図９において、一実施形態に係る図２に示す半導体装置２０との相違点は、コレクタ層８に形成される複数の凹部８ａが、第１の主面に向かって開口幅が一定となる形状、例えば断面方形状を有している。従って、リードフレーム１１４に形成される複数の凸部１１４ａは、コレクタ層８の各凹部８ａと整合するように、各凸部１１４ａの頂部に向かってその幅が一定となる断面方形状に形成されている。

このような、コレクタ層８に形成される各凹部８ａを断面方形状に形成するには、一実施形態に係る図５（ｄ）のエッチング工程において、シリコン酸化膜１１６をマスクとして異方性のドライエッチングを行えばよい。このようにすると、コレクタ層８には、壁面が第２の主面に対してほぼ垂直となる凹部８ａが形成される。

第２変形例によると、コレクタ層８に形成される各凹部８ａの壁面が第２の主面（＝第１の主面）に対してほぼ垂直に形成されるため、一実施形態と比較して、各凹部８ａのコレクタ電極１２との接触面積を大きくすることができる。このため、リードフレーム１１４とＩＧＢＴ素子との間のコンタクト抵抗が低減されて、その結果、オン抵抗を低減することができる。

（一実施形態の第３変形例）
以下、本発明の一実施形態の第３変形例に係る半導体装置について図１０を参照しながら説明する。図１０において、図２と同一の構成要素には同一の符号を付すことにより説明を省略する。

図１０において、一実施形態に係る図２に示す半導体装置２０との相違点は、コレクタ層８に形成される複数の凹部８ａが、断面三角形状、すなわち断面のこぎり刃状に形成されていることである。

このような、コレクタ層８に形成される各凹部８ａを断面のこぎり刃状に形成するには、半導体基板における第２の主面の面方位を（１００）面とし、一実施形態に係る図５（ｄ）のエッチング工程において、シリコン酸化膜１１６をマスクとして、コレクタ層８に対して、水酸化カリウム（ＫＯＨ）水溶液であるアルカリ性溶液による異方性のウェットエッチングを行う。このようにすると、半導体基板の第２の主面であるコレクタ層８に形成される各凹部８ａが、それぞれ鋭角の断面のこぎり刃状に形成される。

第３変形例においては、凹部８ａの形成にウェットエッチ法を用いるため、第２変形例のようなドライエッチ法を用いる場合と比べて、シリコンからなる半導体基板に対するエッチングダメージを低減することができる。

また、コレクタ層８に形成される各凹部８ａのエッチング体積が、一実施形態に係る図２に示す半導体装置２０と比較して小さくなる。このため、ＩＧＢＴ素子を保持する半導体基板の強度が向上するので、製造工程における半導体基板の取り扱いが容易となる。

（一実施形態の第４変形例）
以下、本発明の一実施形態の第４変形例に係る半導体装置について図１１を参照しながら説明する。図１１において、図４と同一の構成要素には同一の符号を付すことにより説明を省略する。

図１１は、第４変形例に係る半導体装置２０におけるコレクタ層に設ける複数の凹部８ａの平面パターンを示している。図１１から分かるように、複数の凹部８ａの平面パターンはメッシュ状（行列状）に形成されている。

このような、コレクタ層８に形成される各凹部８ａをメッシュ状に形成するには、一実施形態に係る図５（ｄ）のエッチング工程において、メッシュ状の開口部を有するシリコン酸化膜１１６をマスクとして、コレクタ層８に対してドライエッチング又はウェットエッチングを行う。

第４変形例においては、コレクタ層８に形成される複数の凹部８ａが互いに直交する二方向に形成されることになるため、一実施形態と比較して、半導体基板のＩＧＢＴ素子を保持する能力が向上する。その結果、半導体基板に掛かる応力が分散されるため、製造工程における半導体基板の取り扱いがさらに容易となる。

なお、上述した一実施形態及びその変形例は、具体的な一例を示したに過ぎず、本発明の技術的範囲を限定するものではない。本発明は、本発明の技術的思想を逸脱しない範囲において、種々の変形及び応用が可能である。

また、一実施形態及びその変形例においては、縦型のＩＧＢＴへの適用例として説明したが、半導体装置の発熱に対してリードフレームの断面積を増大することによる放熱効果向上も図ることができるため、適用例は縦型のＩＧＢＴに限定されない。

すなわち、横型の半導体装置全般についても、本発明は適用可能であり、同様の効果を得ることができる。横型の半導体装置の場合には、半導体装置とリードフレームとの接合には電気的な接続が不要であるため、絶縁性の接合材料を用いることも可能であるが、その材料は絶縁性に限定されない。

本発明に係る半導体装置及びその製造方法は、半導体装置のオン状態における素子全体にわたる抵抗成分のうち、半導体基板に起因する抵抗成分を低減することができ且つ半導体基板の裏面側からの放熱効果を向上でき、特に電流制御又は電力制御に適用可能な半導体装置及びその製造方法等に有用である。

２ ベース層
３ ボディ層（Ｐ型ベース）
３ａ ＦＬＲ拡散層
３ｂ ＦＬＲ拡散層
３ｃ ＦＬＲ拡散層
４ エミッタ層
５ トレンチ
６ ゲート絶縁膜
７ ゲート電極
８ コレクタ層
８ａ 凹部
１０ エミッタ電極
１２ コレクタ電極
１５ 酸化膜
２０ 半導体装置
１０１ コンタクト層
１０６ バッファ層
１１３ はんだ材
１１４ リードフレーム（金属膜）
１１４ａ 凸部
１１５ チャネルストッパ層
１１６ シリコン酸化膜（マスク材）
１１７ レジストパターン
２０１ ゲートパッド領域
２０２ エミッタパッド領域
２０３ 終端領域
２０４ 内部セル領域

Claims (17)

1. 半導体素子が形成された第１の主面と、該第１の主面の反対側の面である第２の主面とを有する半導体基板と、
   前記半導体基板の前記第２の主面に固着された金属板とを備え、
   前記第２の主面には、少なくとも１つの凹部が形成されており、
   前記金属板における前記第２の主面と固着される面には、前記第２の主面に形成された前記凹部と嵌合する凸部が形成されていることを特徴とする半導体装置。
2. 前記第２の主面の前記凹部は、前記第１の主面に向かって開口幅が単調に減少する形状を有し、
   前記金属板の前記凸部は、前記第２の主面の前記凹部の形状と整合するように、前記凸部の頂部に向かってその幅が単調に減少する形状を有していることを特徴とする請求項１に記載の半導体装置。
3. 前記第２の主面の前記凹部及び前記金属板の前記凸部は、断面台形状に形成されていることを特徴とする請求項１又は２に記載の半導体装置。
4. 前記第２の主面の前記凹部及び前記金属板の前記凸部は、断面のこぎり刃状に形成されていることを特徴とする請求項１又は２に記載の半導体装置。
5. 前記第２の主面に形成された凹部は、前記第１の主面に向かって開口幅が一定となる形状を有し、
   前記金属板の前記凸部は、前記第２の主面の前記凹部の形状と整合するように、前記凸部の頂部に向かってその幅が一定となる形状を有していることを特徴とする請求項１に記載の半導体装置。
6. 前記第２の主面の凹部及び前記金属板の前記凸部は、断面方形状に形成されていることを特徴とする請求項１又は５に記載の半導体装置。
7. 前記第２の主面の凹部及び前記金属板の前記凸部は、平面ストライプ状に形成されていることを特徴とする請求項１〜６のうちのいずれか１項に記載の半導体装置。
8. 前記第２の主面の前記凹部及び前記金属板の前記凸部は、平面メッシュ状に形成されていることを特徴とする請求項１〜６のうちのいずれか１項に記載の半導体装置。
9. 前記半導体素子は、前記第１の主面に形成され、前記半導体素子の活性領域である内部セル領域を有し、
   前記第２の主面の前記凹部及び前記金属板の前記凸部は、前記第２の主面における前記内部セル領域と対応する領域に、平面視で１つの方形状に形成されていることを特徴とする請求項１〜３、５及び６のうちのいずれか１項に記載の半導体装置。
10. 前記半導体素子は、前記第２の主面に形成されたコレクタ層を有する絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）であり、
    前記第２の主面の前記凹部の深さは、前記コレクタ層を貫通しない深さに設定されていることを特徴とする請求項１〜９のうちのいずれか１項に記載の半導体装置。
11. 前記第２の主面の前記凹部は、前記コレクタ層に形成されており、
    前記凹部の深さは、１μｍ以上であることを特徴とする請求項１０に記載の半導体装置。
12. 第１の主面に半導体素子が形成された半導体基板における前記第１の主面と反対側の第２の主面の上にマスク膜を形成する工程（ａ）と、
    前記マスク膜に対して、前記第２の主面に凹部を形成する領域を開口する開口パターンを選択的に形成する工程（ｂ）と、
    前記マスク膜の前記開口パターンから露出する前記第２の主面に対してエッチングを行うことにより、前記第２の主面に少なくとも１つの凹部を形成する工程（ｃ）と、
    金属板に対して、前記半導体基板における前記第２の主面の前記凹部と嵌合する凸部を選択的に形成する工程（ｄ）と、
    前記金属板の前記凸部を前記半導体基板における前記第２の主面の前記凹部と対向させて、互いに固着する工程（ｅ）とを備えていることを特徴とする半導体装置の製造方法。
13. 前記工程（ｃ）において、前記エッチングには、ドライエッチング法若しくはウェットエッチング法を用いるか、又はドライエッチング法及びウェットエッチング法を併用することを特徴とする請求項１２に記載の半導体装置の製造方法。
14. 前記工程（ｃ）と前記工程（ｅ）との間に、
    前記半導体基板における前記第２の主面の前記凹部の上に、アルミニウム、クロム、ニッケル若しくはチタン、又はこれらのうちの少なくとも２つの金属を含む合金からなる電極を形成する工程（ｆ）をさらに備えていることを特徴とする請求項１２又は１３に記載の半導体装置の製造方法。
15. 前記工程（ｄ）において、前記金属板の前記凸部は、プレス法、エッチング法又はサンドブラスト法により形成することを特徴とする請求項１２〜１４のうちのいずれか１項に記載の半導体装置の製造方法。
16. 前記工程（ｅ）において、前記金属板と前記半導体基板の前記第２の主面とは接着材を用いて固着し、
    前記接着材は、高温はんだ材又は銀ペースト材であることを特徴とする請求項１２〜１５のうちのいずれか１項に記載の半導体装置の製造方法。
17. 前記金属板の構成材料は、銅若しくは銅を主成分とする合金、又は鉄若しくは鉄を主成分とする合金であることを特徴とする請求項１２〜１６のうちのいずれか１項に記載の半導体装置の製造方法。

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