JP2017163116A - 半導体装置 - Google Patents
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Abstract
【解決手段】実施形態に係る半導体装置は、第1半導体層と、第1電極と、第2電極と、ゲート電極と、を有する。第1電極は、第1半導体層の上に設けられている。第1電極は、第1半導体層と電気的に接続されている。第2電極は、第1半導体層の上に第1電極と離間して設けられている。第2電極は、第1半導体層と電気的に接続されている。ゲート電極は、第1電極と第2電極との間に設けられている。ゲート電極は、第1電極および第2電極と離間している。ゲート電極は、第1部分および第2部分を有する。第1部分は、第1半導体層の上にゲート絶縁層を介して設けられている。第2部分は、第1電極から第2電極に向かう第1方向において第1部分と第2電極との間に設けられている。第2部分の下面と第1半導体層との間の距離は、第1方向に向かうほど長くなっている。第2部分の下面は、曲率を有する。
【選択図】図1
Description
前記第1電極は、前記第1半導体層の上に設けられている。前記第1電極は、前記第1半導体層と電気的に接続されている。
前記第2電極は、前記第1半導体層の上に前記第1電極と離間して設けられている。前記第2電極は、前記第1半導体層と電気的に接続されている。
前記ゲート電極は、前記第1電極と前記第2電極との間に設けられている。前記ゲート電極は、前記第1電極および前記第2電極と離間している。前記ゲート電極は、第1部分および第2部分を有する。
前記第1部分は、前記第1半導体層の上にゲート絶縁層を介して設けられている。
前記第2部分は、前記第1電極から前記第2電極に向かう第1方向において前記第1部分と前記第2電極との間に設けられている。前記第2部分の下面と前記第1半導体層との間の距離は、前記第1方向に向かうほど長くなっている。前記第2部分の前記下面は、曲率を有する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
また、本願明細書と各図において、既に説明したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
図1は、第1実施形態に係る半導体装置100の一部を表す断面図である。
半導体装置100は、例えば、横型のHEMT(High Electron Mobility Transistor)である。
図1に表すように、半導体装置100は、基板1、バッファ層2、チャネル層3、バリア層4(第1半導体層)、ゲート電極10、ゲート絶縁層18、ソース電極20(第1電極)、ドレイン電極30(第2電極)、および絶縁層40を有する。
チャネル層3は、バッファ層2の上に設けられている。
ゲート電極10は、図1に表すように、第1部分11および第2部分12を有する。
第1部分11は、上面4aの上にゲート絶縁層18を介して設けられている。
第2部分12は、X方向において第1部分11とドレイン電極30との間に設けられている。第2部分12とバリア層4との間のZ方向における距離は、第1部分11とバリア層4との間のZ方向における距離よりも長い。また、第2部分12の下面BS1とバリア層4との間のZ方向における距離は、X方向に向かうほど長くなっている。
具体的には、下面BS1は、下方に向けて凸に湾曲しており、下面BS1のZ方向に対する傾斜角度は、Z方向に向かうほど小さくなっている。換言すると、下面BS1とバリア層4との間のZ方向における距離は、X方向に向かうほど長くなり、かつX方向に向かうほどその変化量が大きくなっている。
基板1は、シリコン、炭化珪素、またはサファイアから構成されている。
バッファ層2は、複数の窒化アルミニウムガリウム層が積層された構造を有する。
チャネル層3は、アンドープの窒化ガリウムを含む。
バリア層4は、アンドープの窒化アルミニウムガリウムを含む。
ゲート電極10、ソース電極20、およびドレイン電極30は、アルミニウム、ニッケル、銅、またはチタンなどの金属を含む。
ゲート絶縁層18は、窒化アルミニウムまたは酸化アルミニウムなどの絶縁材料を含む。
絶縁層40は、酸化シリコンなどの絶縁材料を含む。
図2〜図4は、第1実施形態に係る半導体装置100の製造工程を表す工程断面図である。
続いて、CMP(Chemical Mechanical Polishing)を行うことで、図4(a)に表すように、絶縁層40の上に堆積した余剰な金属層46が除去され、上面が平坦化されたゲート電極10が形成される。これにより、図1に表す半導体装置100が得られる。
あるいは、金属層46の上にフォトレジスト層を形成し、金属層46をエッチバックして、絶縁層40の上に堆積した余剰な金属層46を除去してもよい。この場合、図4(b)に表すように、ゲート電極10の上面に窪みが生じる。
図5は、第1実施形態に係る半導体装置100のゲート電極10近傍を拡大した断面図とゲート電極10近傍の電界強度を表すグラフである。
図5のグラフにおいて、横軸は、X方向における位置を表し、縦軸は、各位置におけるバリア層4とゲート電極10との間の最大電界強度E[V/m]を表している。また、破線は、第2部分12の下面BS1が、Z方向に対して一定の角度で傾斜している場合の最大電界強度を表している。実線は、本実施形態のように、下面BS1が下方に向けて凸に湾曲している場合の最大電界強度を表している。
図5のグラフに表すように、ゲート電極10近傍の電界強度には、2つのピークが存在する。具体的には、第1部分11の下面のX方向における端部のピーク(第1ピーク)と、第2部分12の下面BS1のX方向における端部のピーク(第2ピーク)と、が存在する。そして、図5のグラフから、下面BS1が湾曲している場合、下面BS1が一定の角度で傾斜している場合に比べて、それぞれのピークにおける最大電界強度が低下していることがわかる。
すなわち、本実施形態によれば、ゲート電極10近傍の最大電界強度を低下させ、半導体装置の耐圧を向上させることが可能となる。
以下に、図6および図7を用いて、本実施形態の変形例に係る半導体装置について説明する。
図7は、第1実施形態の第2変形例に係る半導体装置120のゲート電極10近傍を拡大した断面図とゲート電極10近傍の電界強度を表すグラフである。
すなわち、本変形例によっても、半導体装置100と同様に、下面BS1が一定の角度で傾斜している場合に比べて、それぞれのピークにおける最大電界強度を低下させ、半導体装置の耐圧を向上させることが可能である。
すなわち、本変形例によっても、半導体装置100と同様に、半導体装置の耐圧を向上させることが可能である。
すなわち、本変形例によれば、半導体装置100および110に比べて、第1ピークおよび第2ピークの少なくともいずれかの最大電界強度をさらに低下させ、半導体装置の耐圧をより一層向上させることが可能である。
図8および図9は、第1実施形態の他の変形例に係る半導体装置が有するゲート電極10近傍を表す部分拡大断面図である。
図10は、第1実施形態の他の変形例に係る半導体装置を表す断面図である。
図8〜図10に表す以下の各変形例においても、半導体装置100〜120と同様に、下面BS1が一定の角度で傾斜している場合に比べて、第1ピークにおける最大電界強度および第2ピークにおける最大電界強度を低下させ、半導体装置の耐圧を向上させることが可能である。
同様に、図9(b)に表す半導体装置は、下面BS1が、第1部分11の下面と滑らかに連続して設けられている点で、半導体装置120と異なる。
すなわち、図5〜図8に表す各半導体装置では、ゲート電極10の第1部分11の下面と、第2部分12の下面BS1と、の間に段差が形成されていたが、これらの半導体装置において、図9に表す例のように、それぞれの下面が連続して設けられていてもよい。
また、第3部分23の下面BS2は、上方に向けて凸に湾曲している。
なお、図10では、第2部分12の下面BS1が、下方に向けて凸に湾曲している場合について表したが、下面BS1は、図6〜図9に表すいずれかの形状を有していてもよい。
次に、図11および図12を用いて、第2実施形態に係る半導体装置の一例について説明する。
なお、以下の説明において、n+、n−及びp+、pの表記は、各導電形における不純物濃度の相対的な高低を表す。すなわち、「+」が付されている表記は、「+」および「−」のいずれも付されていない表記よりも不純物濃度が相対的に高く、「−」が付されている表記は、いずれも付されていない表記よりも不純物濃度が相対的に低いことを示す。
以下で説明する各実施形態について、各半導体領域のp形とn形を反転させて各実施形態を実施してもよい。
図11は、第2実施形態に係る半導体装置200を表す平面図である。
図12は、図11のA−A’断面図である。
なお、図11では、n−形半導体領域52が有する第1領域52aおよび第2領域52bを、二点鎖線で表している。
図11および図12に表すように、半導体装置200は、n+形(第1導電形)半導体領域51、n−形半導体領域52(第1半導体領域)、p形(第2導電形)半導体領域53(第2半導体領域)、p+形半導体領域54、p形ガードリング領域55(第3半導体領域)、n+形ストッパ領域56(第4半導体領域)、カソード電極61(第1電極)、アノード電極62(第2電極)、フィールドプレート電極(以下、FP電極という)63、およびストッパ電極64(第4電極)を有する。
各FP電極63は、環状に設けられ、アノード電極62を囲んでいる。
ストッパ電極64は、環状に設けられ、複数のFP電極63を囲んでいる。
n+形半導体領域51は、カソード電極61の上に設けられ、カソード電極61と電気的に接続されている。
n−形半導体領域52は、n+形半導体領域51の上に設けられている。
図11および図12に表すように、n−形半導体領域52は、第1領域52aと、第1領域52aの周りに設けられた第2領域52bと、を有する。
p+形半導体領域54は、p形半導体領域53の上に選択的に設けられている。
アノード電極62は、p形半導体領域53およびp+形半導体領域54の上に設けられ、p形半導体領域53およびp+形半導体領域54と電気的に接続されている。
n+形ストッパ領域56は、第2領域52bの上に環状に設けられ、複数のp形ガードリング領域55を囲んでいる。
複数のFP電極63の他の一部(第3電極)は、p形ガードリング領域55の上に設けられ、p形ガードリング領域55と電気的に接続されている。
ストッパ電極64は、n+形ストッパ領域56の上に設けられ、n+形ストッパ領域56と電気的に接続されている。
アノード電極62、FP電極63、およびストッパ電極64のそれぞれの間には、絶縁層68が設けられている。
また、n−形半導体領域52の第1部分52a上の構造も、図11および図12に表す例に限らず、適宜変更することが可能である。
FP電極63は、第1方向に向けて突出した突出部P1を有する。突出部P1は、Z方向において、n−形半導体領域52、p形半導体領域53、およびp形ガードリング領域55と離間しており、下面BS3がZ方向に対して傾斜している。また、下面BS3とn−形半導体領域52との間のZ方向における距離は、第1方向に向かうほど長くなっている。
また、n+形ストッパ領域56およびストッパ電極64を設けることで、半導体装置の外周に向けて広がった空乏層が、半導体装置の最外周に達することを抑制できる。
図13は、第2実施形態の参考例に係る半導体装置250を表す断面図である。
半導体装置250では、FP電極63およびストッパ電極64のそれぞれの突出部の下面に、下方に向けて突出した角が形成されている。
この場合、半導体装置がオフ状態のときに、半導体装置の外周に向けて空乏層を広げることができるものの、FP電極63およびストッパ電極64の上述した角の近傍で電界集中が生じてしまう。
図14は、第2実施形態の変形例に係る半導体装置210を表す断面図である。
半導体装置210では、電極61は、ドレイン電極として機能し、電極62は、ソース電極として機能する。
図14に表すように、半導体装置210は、n+形半導体領域51、n−形半導体領域52、p形半導体領域53、p形ガードリング領域55、n+形ストッパ領域56、n+形半導体領域57、ドレイン電極61、ソース電極62、FP電極63、ストッパ電極64、ゲート電極70、およびゲート絶縁層71を有する。
n+形半導体領域57は、p形半導体領域53の上に選択的に設けられ、ソース電極62と電気的に接続されている。
p形半導体領域53およびn+形半導体領域57は、X方向において複数設けられ、それぞれがY方向に延びている。
ゲート絶縁層71は、n−形半導体領域52、p形半導体領域53、およびn+形半導体領域57と、ゲート電極70との間に設けられている。
ソース電極62とゲート電極70との間にはゲート絶縁層71が設けられ、これらの電極は電気的に分離されている。
半導体装置210に対してこのような構造を採用することで、半導体装置200と同様に、半導体装置の外周に向けて空乏層を広げつつ、FP電極63およびストッパ電極64における電界集中を緩和し、半導体装置の耐圧を向上させることが可能となる。
一例として、下面BS3が、図5または図6に表す下面BS1と同様に、下方または上方に向けて凸に湾曲していてもよい。または、図7および図8(a)に表す下面BS1と同様に、下面BS3の一部が上方に向けて凸に湾曲し、下面BS3の他の一部が下方に向けて凸に湾曲していてもよい。
Claims (9)
- 第1半導体層と、
前記第1半導体層の上に設けられ、前記第1半導体層と電気的に接続された第1電極と、
前記第1半導体層の上に前記第1電極と離間して設けられ、前記第1半導体層と電気的に接続された第2電極と、
前記第1半導体層の上にゲート絶縁層を介して設けられた第1部分と、
前記第1電極から前記第2電極に向かう第1方向において前記第1部分と前記第2電極との間に設けられ、前記第1方向に向かうほど下面と前記第1半導体層との間の距離が長くなり、前記下面が曲率を有する第2部分と、
を有し、前記第1電極と前記第2電極との間に設けられ、前記第1電極および前記第2電極と離間したゲート電極と、
を備えた半導体装置。 - 前記第2部分の前記下面は、下方に向けて凸に湾曲した請求項1記載の半導体装置。
- 前記第2部分の前記下面は、上方に向けて凸に湾曲した請求項1記載の半導体装置。
- 前記第2部分の前記下面は、
下方に向けて凸に湾曲した第1面と、
前記第1面よりも上方に位置し、上方に向けて凸に湾曲した第2面と、
を含む請求項1記載の半導体装置。 - 前記第2部分の前記下面は、
上方に向けて凸に湾曲した第1面と、
前記第1面よりも上方に位置し、下方に向けて凸に湾曲した第2面と、
を含む請求項1記載の半導体装置。 - 第1電極と、
第1領域と、前記第1領域の周りに設けられた第2領域と、を有し、前記第1電極の上に設けられた第1導電形の第1半導体領域と、
前記第1領域の上に設けられた第2導電形の第2半導体領域と、
前記第2半導体領域の上に設けられ、前記第2半導体領域と電気的に接続された第2電極と、
前記第2領域の上に前記第2半導体領域と離間して設けられ、前記第2半導体領域を囲む第2導電形の第3半導体領域と、
前記第3半導体領域の上に前記第2電極と離間して設けられ、前記第2電極を囲み、前記第1領域から前記第2領域に向かう第1方向に向けて突出した第1突出部を有し、前記第1突出部の下面が前記第1方向に垂直な第2方向に対して傾斜している第3電極と、
を備えた半導体装置。 - 前記第2領域の上に前記第3半導体領域と離間して設けられ、前記第3半導体領域を囲み、前記第1半導体領域よりも高い第1導電形のキャリア濃度を有する第1導電形の第4半導体領域と、
前記第4半導体領域の上に前記第3電極と離間して設けられ、前記第3電極を囲み、前記第2領域から前記第1領域に向かう第3方向に向けて突出した第2突出部を有し、前記第2突出部の下面が前記第2方向に対して傾斜している第4電極と、
をさらに備えた請求項6記載の半導体装置。 - 前記第2電極の周りに設けられ、前記第3電極に囲まれ、前記第2電極および前記第3電極と離間し、前記第2半導体領域の上に位置し、前記第1方向に向けて突出した第3突出部を有し、前記第3突出部の下面が前記第2方向に対して傾斜している第5電極をさらに備えた請求項7記載の半導体装置。
- 前記第2半導体領域の上に選択的に設けられた第1導電形の第5半導体領域と、
ゲート電極と、
前記第2半導体領域と前記ゲート電極との間に設けられたゲート絶縁層と、
をさらに備えた請求項6〜8のいずれか1つに記載の半導体装置。
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