JP6146097B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP6146097B2
JP6146097B2 JP2013078779A JP2013078779A JP6146097B2 JP 6146097 B2 JP6146097 B2 JP 6146097B2 JP 2013078779 A JP2013078779 A JP 2013078779A JP 2013078779 A JP2013078779 A JP 2013078779A JP 6146097 B2 JP6146097 B2 JP 6146097B2
Authority
JP
Japan
Prior art keywords
plate
region
semiconductor device
corner portion
field plate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2013078779A
Other languages
English (en)
Other versions
JP2014203959A (ja
Inventor
裕一郎 鈴木
裕一郎 鈴木
健介 田口
健介 田口
敦司 楢崎
敦司 楢崎
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP2013078779A priority Critical patent/JP6146097B2/ja
Publication of JP2014203959A publication Critical patent/JP2014203959A/ja
Application granted granted Critical
Publication of JP6146097B2 publication Critical patent/JP6146097B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692Surface layout
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402Field plates
    • H01L29/404Multiple field plate structures

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Electrodes Of Semiconductors (AREA)

Description

この発明は、半導体装置に関し、特に電力変換等に用いられる半導体装置に関するものである。
電力変換等に用いられる半導体装置では、上面視において中央部にオン動作時に電流を流す能動領域と、その外周部に高耐圧を実現するための終端領域とからなる半導体素子を備える。終端領域における耐圧保持機能を高くするために、導電膜や金属膜からなるフィールドプレート構造を採用した終端構造が知られている(例えば、特許文献1参照)。
終端構造は、能動領域の周囲を囲むために環状となっており、通常、直線部とコーナー部とで構成されている。直線部間を繋ぐコーナー部はその性質上、電界が集中しやすく、終端領域の耐圧性能はコーナー部で決定されることが多い。そこで、コーナー部の導電膜の外周を外側に広げることによって導電膜の幅を直線部の導電膜の幅より広げ、コーナー部の耐圧の向上を図る方法が提案されている(例えば、特許文献2参照)。また、終端領域において高電界が印加される位置を分散させて電界緩和を図るために多重環状の導電膜を用い、さらに最外周の導電膜の幅を外側に広げる構造が開示されている(例えば、特許文献3参照)。
特開2011−171552号公報 特開2000−22176号公報 特開2007−324261号公報
この終端領域は、電流を流すオン動作時において不活性領域となるため、半導体素子の面積の縮小という観点から可能な限り小さく設計されることが望ましい。しかしながら、従来の構造では導電膜の最外周を外側に広げているので終端領域の面積が増加し、その結果半導体素子の面積が増加してしまう、という問題があった。
この発明は、上記のような問題点を解決するためになされたものであり、半導体素子の面積を増加させることなく、終端領域におけるコーナー部での耐圧保持機能が高い半導体装置を提供することを目的とする。
この発明に係る半導体装置は、第1導電型の半導体基板と、半導体基板に設けられ、表面に表面電極が形成された能動領域と、半導体基板の表層部に能動領域を取り囲んで形成された第2導電型の耐圧保持領域と、耐圧保持領域の表面上に形成された絶縁膜と、直線部と直線部を連結するコーナー部とを有し、表面電極と電気的に接続された最内周のプレートと、半導体基板と電気的に接続された最外周のプレートと、を含む多重環状のプレートからなり、絶縁膜上に形成された第1フィールドプレートと、を備え、さらに、最外周のプレートの第1外周曲線のコーナー部における第1曲率半径は、第1曲率半径の中心位置から直線部における第1外周曲線の延長線への垂線の距離と等しく、最外周のプレートより内側に配置されたプレートの第2外周曲線のコーナー部における第2曲率半径の中心位置は、第1曲率半径の中心位置と等しく、第2曲率半径は中心位置から直線部における第2外周曲線の延長線への垂線の距離より大きいことを特徴とする。
この発明によれば、多重環状からなる第1フィールドプレートを有する半導体装置において、最外周のプレートの第1外周曲線の第1曲率半径は第1曲率半径の中心位置から直線部における第1外周曲線の延長線への垂線の距離と等しいので、半導体素子の面積を増加させることがない。さらに、最外周のプレートより内側に配置されたプレートの第2外周曲線のコーナー部における第2曲率半径の中心位置は、第1曲率半径の中心位置と等しく、第2曲率半径は中心位置から直線部における第2外周曲線の延長線への垂線の距離より大きいので、コーナー部における電界緩和機能が向上し、半導体装置の耐圧保持機能を高くすることができる。
この発明の実施の形態1に係る半導体装置を示す上面図である。 この発明の実施の形態1に係る半導体装置の終端領域を説明するための断面図である。 この発明の実施の形態1に係る半導体装置の終端領域におけるコーナー部を拡大した上面図である。 この発明の実施の形態1に係る半導体装置において、第2フィールドプレートを有する場合の断面図である。 この発明の実施の形態1に係る半導体装置において、第2フィールドプレートを有する場合の終端領域におけるコーナー部を拡大した上面図である。 この発明の実施の形態1に係る半導体装置において、半導体基板の終端領域のコーナー部における電界強度分布の計算結果を模式的に示す図である。 この発明の実施の形態1に係る半導体装置を説明するための比較図である。 この発明の実施の形態1に係る半導体装置において、耐圧変動を計算した結果を示す図である。 この発明の実施の形態2に係る半導体装置の終端領域におけるコーナー部を拡大した上面図である。 この発明の実施の形態2に係る半導体装置において、半導体基板のコーナー部における電界強度分布の計算結果を模式的に示す図である。 この発明の実施の形態2に係る半導体装置において、半導体基板のコーナー部における電界強度分布の計算結果の模式図を拡大した図である。 この発明の実施の形態3に係る半導体装置の終端領域におけるコーナー部を拡大した上面図である。
実施の形態1.
まず、この発明の実施の形態1における半導体装置の構成を説明する。図1は本実施の形態に係る半導体装置を上面から見た図である。図1のように、半導体素子1において、終端領域3が能動領域2の周囲を取り囲むように形成されている。また、終端領域3の外側がエッジ領域4となる。エッジ領域4にはプロセスを行うための識別あるいは管理用のパターン21が設けられている。
本実施の形態では、第1導電型をn型、第2導電型をp型として説明するが、第1導電型をp型、第2導電型をn型としてもよい。本実施の形態中で用いる+及び−の記号は、n型またはp型の不純物濃度が相対的に高濃度、低濃度であることを表す。また、本実施形態では半導体素子1がIGBT(Insulated Gate Bipolar Transistaor)の構造である場合を説明するが、例えばMOSFET(Metal−Oxide Semiconductor Field Effect Transistor)やDiodeなどであっても構わない。
図2は、本実施の形態に係る半導体装置の終端領域3を説明するための断面図であり、図1におけるAA断面に相当する図である。
図2において、n型の半導体基板5は表面側にn型のドリフト領域19を備え、裏面側にn型のバッファ領域16と、p型のコレクタ領域17とを備える。半導体基板5の表層部には、半導体素子1の中心から端部へ向けて、つまり図2の左端から右側に向けてp型のウェル領域6、p型の緩和領域7、p-型の耐圧保持領域8、n型のチャネルストッパー領域9が形成されている。チャネルストッパー領域9は、図1のエッジ領域4の下方に設けられている。
図2において、能動領域5側である左側を内側、半導体素子1の周縁側である右側を外側と呼ぶ。図1においては、能動領域2の中心部が内側であり、半導体装置の周縁側に向かう方向が外側である。
p型のウェル領域6とp-型の耐圧保持領域8は、p型の緩和領域7により接続されている。図2において、ウェル領域6は耐圧保持領域8と深さが異なるが、緩和領域7の底部に曲率を設けることでウェル領域6の底部と耐圧保持領域8の底部とを曲線で繋ぐことができる。このようにすることによって、ウェル領域6から耐圧保持領域8との深さの違いによって生じるp型領域とn型領域のpn接合境界線の角部の発生を抑制し、pn接合における電界強度を緩和することができる。しかしながら、緩和領域7はなくても本実施の形態の効果は得られる。
半導体素子1の能動領域2には、半導体基板5の表面に表面電極としてエミッタ電極14が形成され、半導体基板5の裏面には裏面電極としてコレクタ電極18が形成されている。半導体素子1の表面電極と裏面電極間であるエミッタ電極14とコレクタ電極18間に高電圧が印加されたとき、耐圧保持領域8が空乏化して耐圧を保持する機能を発揮する。
ここで、耐圧保持領域8は能動領域2を取り囲むように形成される。p型の耐圧保持領域8は均一な不純物濃度を有していても、半導体素子1の端部へ向けて、つまり、耐圧保持領域8内において内側から外側へ向けてp型の不純物濃度が徐々に低下するような不均一な濃度分布を有していても良い。
また、半導体基板5はSi(Silicon)、SiC(Silicon Carbide)、GaN(Galium Nitride)などの半導体材料であればよい。
図2のように、半導体基板5の表面上には、絶縁膜である層間絶縁膜10が形成されている。層間絶縁膜10にはウェル領域6およびチャネルストッパー領域9にそれぞれ達する第1の孔11aおよび第2の孔11bが開口されている。
層間絶縁膜10の上には半導体基板5に対してほぼ平行に第1フィールドプレート12が形成されている。第1フィールドプレート12は互いに離間する環状の複数のプレートからなり、図2においては、最内周のプレート12a、2周目のプレート12b、3周目のプレート12c、最外周のプレート12dからなる。最内周のプレート12aは能動領域2の表面電極であるエミッタ電極14に接続され、第1の孔11aを通して能動領域2内のp型ウェル領域6と電気的に接続されている。さらに、最外周のプレート12dは第2の孔11bと、n型のチャネルストッパー領域9を通して半導体基板5と電気的に接続されている。
最内周のプレート12aはその端部が耐圧保持領域8の内側の上方まで、最外周のプレート12dはその端部が耐圧保持領域8の外側の上方まで延伸している。2周目のプレート12bと3周目のプレート12cはその全面が、耐圧保持領域8と対向するように形成されている。さらに、パッシベーション膜13が第1フィールドプレート12の上を覆うように形成されている。
第1フィールドプレート12はエミッタ電極14と同時に形成しても、別々のプロセスあるいは別の材料で形成してもよい。ここで、第1フィールドプレート12および、後述する第2フィールドプレート15はpoly−Siなどの導電膜であってもよいし、金属膜であってもよい。
図3は、実施の形態1に係る半導体装置において、終端領域3のコーナー部を拡大した上面図である。簡単のため、パッシベーション膜13と層間絶縁膜10を省略している。
図3において、太い点線で囲んだ領域が第1フィールドプレートである。ただし、最内周のプレート12aは、図2で示すようにエミッタ電極14と接続して形成されているため、図3では、最内周のプレート12aとエミッタ電極14との境界を二点差線で示している。図3において、2周目のプレート12bと3周目のプレート12cと最外周のプレート12dは、能動領域2の右側の直線部において、実際には図3の下方まで連続して形成されているが、図3ではプレート領域を分りやすくするために、その途中までを示している。図3のBB断面は図1のAA断面に相当し、いずれも図2で示される。
図3のように、第1フィールドプレート12は、最内周のプレート12aと、2周目のプレート12bと、3周目のプレート12cと、最外周のプレート12dとからなる多重環状のプレートである。第1フィールドプレート12は、能動領域2を取り囲むように形成され、直線部と直線部を連結するコーナー部とからなる。ただし、必ずしも第1フィールドプレート12が環状に全て連続している必要はなく、一部が途切れていても良い。
この半導体素子1の構成は、一般的なIGBTやMOSFETなどの半導体素子のプロセスフローで形成することが可能であるが、プロセスを行う上で、通常、終端領域3の外側に識別及び管理用のパターン21を設ける必要がある。本実施の形態では、エッジ領域4の角に設けられたパターン21を用いてプロセスを行うことが可能となる。
図3において、第1フィールドプレート12はコーナー部で、直線部を最小曲率で連結した場合のコーナー部の中心位置xを変えずに半径方向に外側にずれている。つまり、コーナー部の曲率半径の中心位置xは第1フィールドプレート12全体で全て同じであり、半導体素子1の端部である外側に向かうにつれて、半径が大きくなるように配置され、その曲率半径は直線部への垂線の距離より大きくなる。ただし、最外周のプレート12dの第1外周曲線は、半径方向外側にはずれていない。第1外周曲線は、最外周プレート12dの縁(図3では最外周プレート12dを取り囲む点線)のうち、外周側の直線部とコーナー部とを含む曲線である。後述する第2外周曲線を含むそれぞれのプレートの外周曲線も、それぞれのプレートの縁のうち、外周側の直線部とコーナー部とを含む曲線を指す。
すなわち、最外周のプレート12dの第1外周曲線のコーナー部における第1曲率半径rは、第1曲率半径の中心位置xから第1外周曲線の直線部への垂線の距離dと等しい。一方、最内周プレート12aの外周曲線のコーナー部における曲率半径rは、中心位置xから直線部の延長線への垂線の距離dより大きい。2周目のプレート12bの外周曲線や、3周目のプレート12cの外周曲線についても、最内周プレート12aの外周曲線と同じである。
本実施の形態では、第1フィールドプレート12を構成する全てのプレートの外周曲線のコーナー部における曲率半径の中心位置は等しく、図3の中心位置xであるとする。すなわち、本実施の形態の第1フィールドプレート12のコーナー部における外周曲線は、同心円上に載っている。さらに、最外周のプレート12d以外のプレートの外周曲線の中心位置xからコーナー部の曲率半径を、それぞれのプレートの直線部までの垂線の距離よりも大きくなるようにしている。
直線部とコーナー部の各外周曲線はできるだけ角部を作らないように繋ぐことが望ましい。つまり、図3のように、直線部とコーナー部の外周曲線は滑らかに接続されていることが望ましい。角部ができると、その角部において電界集中が発生し、耐圧保持機能が低下するためである。
このようにすることで、半導体素子1の最外周の縁に相当する第1外周曲線が外側に広がらず、最外周のプレート12dより内側に配置された3周目のプレート12cと2周目のプレート12bと最内周のプレート12aとの外周曲線をコーナー部において外側に広げることができる。そのため、半導体素子1の面積を増加させずに、第1フィールドプレート12による電界緩和機能を向上させることができ、つまり、終端領域3の耐圧保持機能を向上することができるという効果が得られる。
図3において、最外周のプレート12dの幅は、直線部の幅Lddよりコーナー部の幅Ldrの方が狭い。こうすることによって、最外周より内側に配置されたプレートの外周曲線が、コーナー部において曲率半径をより大きくすることができる。コーナー部において曲率半径が大きくなるほど電界緩和効果が大きくなるのは、後述のとおりである。
図3のように、2周目のプレート12bと3周目のプレート12cのコーナー部における幅は、直線部におけるそれぞれの幅と等しくしても良い。このとき、各プレートの内周曲線の曲率半径を、外周曲線の曲率半径と同じだけ大きくすればよい。この場合、最外周プレート12dと最内周プレート12aとの間に配置された複数のプレートを、コーナー部において外側に等しい距離でずらしていくことができる。
あるいは、最外周プレート12dと最内周プレート12aとの間に配置された複数のプレートのコーナー部における幅は、直線部におけるそれぞれの幅と等しくなくても良いし、一部のみ等しくしても良い。
また、最外周プレート12dと最内周プレート12aとの間に配置された複数のプレートのうち一部のプレートのみのコーナー部における外周曲線が半径方向外側に広がっていてもよい。つまり、一部のプレートのみのコーナー部における中心位置xからの距離(曲率半径)が、中心位置xから直線部の延長線への垂線の距離より大きくなっていても、本実施の形態の一定の効果は得られる。
コーナー部で外側に広がっていない第1外周曲線に対し、外側に広がっているプレートの外周曲線を第2外周曲線と呼ぶ。さらに、第2外周曲線のコーナー部における曲率半径を第2曲率半径と呼ぶ。図3において、第2外周曲線は、2周目のプレート12bの外周曲線であってもよいし、3周目のプレート12cの外周曲線であっても良いし、最内周の外周曲線12aであっても良いが、それら全ての外周曲線がコーナー部において外側に広がっていれば、全てのプレートの電界緩和機能が向上するので、半導体素子1の終端領域3の電界緩和機能が最も向上できる。
本実施の形態では、半導体素子1の最外周の縁に相当する第1外周曲線が外側に広がらず、最外周のプレート12dより内側に配置されたプレートの第2外周曲線の第2曲率半径をコーナー部において外側に広げる。つまり、中心位置はすべてのプレートで等しく、不動のまま、第2曲率半径のみを大きくする。そのため、半導体素子1の面積を増加させずに、第1フィールドプレート12の電界緩和機能を向上させることができ、つまり、終端領域3の耐圧保持機能を向上することができるという効果が得られる。
図4は、図2に示されている半導体装置に、さらに第2フィールドプレート15が形成された場合の断面図である。図4は、図2の構成に加えて、多重環状のプレートからなる第2フィールドプレート15が耐圧保持領域8の上方に、層間絶縁膜10の内部に埋め込まれるように形成され、第1フィールドプレート12とはそれぞれのプレートが対向するように配置されている。
図4において、第2フィールドプレート15は最内周の絶縁膜内プレート15aと、2周目の絶縁膜内プレート15bと、最外周の絶縁膜内プレート15cとからなり、第1フィールドプレート12と同様に直線部と直線部を連結するコーナー部とが、能動領域2を取り囲むように形成されている。
図4では、最内周のプレート12aと最内周の絶縁膜内プレート15aとが、最内周の絶縁膜内プレート15aと2周目のプレート12bとが、2周目のプレート12bと2周目の絶縁膜内プレート15bとが、2周目の絶縁膜内プレート15bと3周目のプレート12cとが、3周目のプレート12cと最外周の絶縁膜内プレート15cとが、最外周の絶縁膜内プレート15cと最外周のプレート12dとが、それぞれ端部同士で層間絶縁膜10の一部を介して対向し、容量結合している。
すなわち、対向する第1フィールドプレート12と第2フィールドプレート15の間は容量結合している。
図4の第2フィールドプレート15を有する構造では、第1フィールドプレート12と第2フィールドプレート12との間の容量結合によって耐圧保持領域8とドリフト領域19との間のpn接合における電界を引き上げる効果が得られるため、図3の構造より耐圧保持機能をより高くすることができる。
図5は、図3の構造にさらに第2フィールドプレート15を有する場合の終端領域におけるコーナー部を拡大した上面図である。図5で、太い点線で囲まれた領域が第1フィールドプレート12である。図5においても、図3と同様に、能動領域2の右側の直線部は下方向に途切れているが、実際は図5の下方まで連続して形成されている。図5のCC断面図が図4に相当する。
図4で説明したように、第2フィールドプレート15は第1フィールドプレート12と対向するように形成されているので、図5で示すように、第2フィールドプレート15もコーナー部が半径方向外側に広がって形成されている。
図5において、最内周の絶縁膜内プレート15aの外周曲線は、曲率半径da2(中心位置xからのコーナー部への距離)が、中心位置xから直線部の延長線への垂線の距離ra2よりも大きい。
図5のように、第2フィールドプレート15をコーナー部において半径方向外側に広げることによって、広げない場合よりも電界緩和効果を高めることができる。
次に、本実施の形態の半導体装置が耐圧保持機能を向上する原理を説明する。
図6は、本発明の実施の形態1に係る半導体装置の終端領域3のコーナー部における半導体基板5のpn接合部付近の電界強度分布を模式的に示す図である。図6の実線は、比較のために本実施の形態を用いない従来構造、つまりコーナー部において半径方向外側にプレートの外周曲線を広げていない場合の電界強度分布を示し、点線は、本実施の形態の図5で示される構造における電界強度分布を示す。
図6において、実線の結果が得られた場合の、本実施の形態を用いない従来構造を図7に示す。図7では、コーナー部において第1フィールドプレート12と第2フィールドプレート15は、半径方向外側には広がっていない。図7で太い点線で囲まれた領域が第1フィールドプレート12である。
図5及び図7の終端構造を有する半導体装置のコレクタ電極18に逆方向電圧が印加されると、エミッタ電極14に対してコレクタ電極18が高電位になる。このとき、n型のドリフト領域19とp-型の耐圧保持領域8のpn接合部に電圧が加わり、耐圧保持領域8側に向かって空乏層が伸びる。この際、耐圧保持領域8のp型不純物濃度が適切に制御されていれば、上記pn接合部の電界が臨界点を超えて降伏する前に、耐圧保持領域8の下部とドリフト領域19とのpn接合部から伸びる空乏層により、耐圧保持領域8が完全に空乏化される。
その結果、耐圧保持領域8内全体に形成された空乏層によって逆方向電圧が保持される。このとき、耐圧保持領域8における空乏層内の電界強度分布は均一ではなく、緩和領域7と耐圧保持領域8の接合部や、第2フィールドプレート15端部下のpn接合部の電界が高くなり、アバランシェ降伏を起こすポイントとなる。
例えば、図6中で示される点Yのピークは図4中の点Yの位置の電界強度に相当する。図4の断面視における、第2フィールドプレート15を構成するそれぞれのプレートの内周側及び外周側の端部の位置における電界強度が、図6で示される電界強度のピークに相当する。つまり、図6における点Y以外の電界強度がピークを示す横軸の位置は、点Yと同様に図4の第2フィールドプレート15の端部の場所とほぼ一致している。
また、上面視において特にコーナー部は直線部より電界が集中しやすい。これは、直線部と比べてコーナー部には電気力線の密度が大きくなるためである。このため、コーナー部がアバランシェ降伏ポイントとなり、半導体素子1の耐圧はコーナー部の耐圧によって定義される。さらに、断面視において緩和領域7と耐圧保持領域8の接合部における電界強度は、耐圧保持領域8の他の位置よりも高い。つまり、半導体素子1の耐圧を決定するのは、コーナー部の緩和領域7と耐圧保持領域8の接合部における電界強度である。
そこで、本実施の形態ではコーナー部のみ第1フィールドプレート12及び第2フィールドプレート15を半径方向外側に広げることにより、コーナー部の電界強度のピーク値を低減した。本実施の形態では、直線部の第1フィールドプレート12及び第2フィールドプレート15の電位に引きずられてコーナー部の電界強度分布が変動し、図6の実線で示す従来構造の電界強度分布と比較して、図6の点線で示すように電界強度のピーク位置が点Zから外側の点Yへずれ、さらに、電界強度のピーク値を低減することができる。
第1フィールドプレート12及び第2フィールドプレート15の電位はp型の緩和領域7やp型の耐圧保持領域8等との位置関係や濃度関係などの相互作用により決定される。したがって、コーナー部の第1フィールドプレート12及び第2フィールドプレート15が外側に広がると、本来であればそれに伴い第1フィールドプレート12及び第2フィールドプレート15の電位が変動する。直線部も外側にずれてコーナー部の電位が変動した場合、直線部とコーナー部の電界緩和機能の差を小さくする効果はそれほど得られない。
しかしながら、直線部とコーナー部の第1フィールドプレート12及び第2フィールドプレート15は繋がっていることから同電位であり、通常、直線部の方が第1フィールドプレート12及び第2フィールドプレート15の距離が長いため、電位は直線部によりほぼ決定される。このため、第1フィールドプレート12及び第2フィールドプレート15のコーナー部のみを外側に広げた場合、直線部により決定された電位をもつ第1フィールドプレート12及び第2フィールドプレート15は、コーナー部のみ従来構造よりも外側に位置することになり、直線部の電界強度分布は一定のまま、コーナー部のpn接合部の電界強度ピークを緩和するように作用して電界強度ピークを低減させる。
このとき、コーナー部の外周曲線を外側に大きく広げるほどコーナー部の電界ピークを緩和することができる。
本実施の形態を用いてコーナー部の電界強度を緩和する効果は、電気力線によっても説明できる。電気力線は、耐圧保持領域8とドリフト領域19とのpn接合部に拡がる空乏層への垂直方向に分布する。上述したように、直線部と比べてコーナー部には電気力線の密度は大きい。コーナー部の第1フィールドプレート12及び第2フィールドプレート15の第2外周曲線が外側に拡がると、第2外周曲線の距離が大きくなる分、第2外周曲線に引きずられて空乏層への電気力線密度が小さくなり、電界を緩和する効果が高くなる。つまり、第1フィールドプレート12及び第2フィールドプレート15の第2曲率半径が大きくなることによって、結果的にコーナー部の緩和領域7と耐圧保持領域8のpn接合部における電気力線の密度が小さくなる作用が働き、終端領域3の耐圧保持機能を向上する効果が得られる。
また、図6を用いて本実施の形態の効果を説明すると、同電圧が印加されたとき、図6における電界強度分布の距離積分値(面積)は従来構造と本実施の形態を用いた構造で同じである。本実施の形態を用いると、コーナー部の第1フィールドプレート12及び第2フィールドプレート15の第2外周曲線が外側に拡がるので、図6の点線で示すように電界強度分布距離が図6の横軸の外側に長くなることにより、相対的に電界強度ピークを低減する効果が得られる。
本実施の形態では、図4のように最内周プレート12aと最外周プレート12dとの間に、2周目のプレート12bと3周目のプレート12cを配置したが、これらはなくてもよい。
または、最内周プレート12aと最外周プレート12dとの間に、さらに多くの環状プレートを配置しても良い。上述したように、それぞれのプレートの端部に図6で示されるような電界のピークが現れる。電界強度の積分値は一定であることから、ピークの数を増やすことによって、ピークの最大値を全体的に減らすことができ、電界緩和機能を向上することができる。プレートを多く配置するほど、ピークの数は増やすことができる。
以上の説明のように、本実施の形態を用いた場合、逆方向電圧印加時に、半導体素子1の終端領域3のコーナー部での耐圧が向上できる。
図8に、本実施の形態を用いた図4の構造を有する半導体装置の耐圧測定結果を示す。図8の横軸は、コーナー部において半径方向外側に広げた距離である。つまり、図8中、距離が0の場合はずれがない、従来構造の場合を示す。距離が負の値であればコーナー部のみプレートの曲率半径が小さく(半径方向内側に狭めた場合)なる本実施の形態と逆の場合、つまり曲率半径が直線部の垂線の距離より小さいことを示す。正の値が本実施の形態を用いた場合で、コーナー部のみプレートの半径が大きくなる(半径方向外側に広げた場合)ことを示す。図8からわかるように、コーナー部のみプレートを外側にずらすことにより、耐圧の向上がみられる結果が得られる。逆に、半径方向内側に狭めた場合には耐圧は顕著に低下する。
図6及び図8の計算結果は、第2フィールドプレート15を用いた構造で得られた結果であるが、第2フィールドプレート15を有しない図2及び3の構造でも、基本的な動作は同じであり、同様の効果が得られる。図2及び図3の場合、電界強度のピークは図2の断面視において、第1フィールドプレート12のそれぞれのプレートの内周側および外周側の端部の下辺りに位置する。
本実施の形態の構成によれば、電界が集中しやすく、アバランシェ降伏ポイントとなるコーナー部の電界を緩和することが可能となるので、コーナー部での耐圧保持能力を直線部での耐圧保持能力と同等程度まで高めることができ、半導体素子1の耐圧を向上させることができる。
また、第1フィールドプレート12の最外周のプレート12dの第1外周曲線を外側に広げないので、半導体素子1の面積を増加せず、つまり、コーナー部のエッジ領域4の面積を縮小することがないため、半導体装置の面積を増加することを抑制できる。また、コーナー部にすでに配置済みの識別マークや管理パターンを構成するパターン21をコーナー部に配置することができる。
実施の形態2.
図9は、本発明の実施の形態2に係る半導体装置の終端領域3のコーナー部を示す上面図である。本発明の実施の形態2では、図5における第1フィールドプレート12に第1追加プレート12eを、第2フィールドプレート15に第2追加プレート15dを備えたことを特徴とする。それ以外については、実施の形態1と同様である。本実施の形態によれば、第1フィールドプレート12に第1追加プレート12eを、第2フィールドプレート15に第2追加プレート15dを備えたので、電界緩和機能をさらに向上することができる。
図9において、第1フィールドプレート12の縁取りを太い点線によって示している。本実施の形態では、最内周のプレート12aと2周目のプレート12bとの間に第1追加プレート12eを追加している。さらに、第2フィールドプレート15は層間絶縁膜10内の、最内周の絶縁膜内プレート15aより内側に第1追加プレート12eと対向する第2追加プレート15dを備えている。
図9の断面視において、第1追加プレート12eは第2追加プレート15dの外周側端部及び最内周の絶縁膜内プレート15aの内周側端部と、層間絶縁膜10を介して対向している。
第1追加プレート12eは、最外周のプレート12dと最内周のプレート12aとの間に配置されていれば良いが、電界緩和効果を大きくするためには、図9のように、最内周のプレート12aと2周目のプレート12bとの間に設けることが望ましい。
図10は、本発明の実施の形態2に係る半導体装置の終端領域3におけるコーナー部の半導体基板表面の電界強度分布を模式的に示す図である。
図11は、図10の一点鎖線内を拡大した図である。図11中の実線は、図6で示される実施の形態1の構造を用いた場合の電界強度分布を示し、点線は実施の形態2を適用した場合の電界強度分布を示す。図11の矢印で示すピークは、緩和領域7と耐圧保持領域8の接合部の位置に相当する。図11の点線で示すように、第1追加プレート12eと第2追加プレート15dをコーナー部に追加することで、緩和領域7と耐圧保持領域8の接合部の電界強度のピークを緩和することが可能となる。
この構成によれば、追加したプレートが電界強度のピークを実施の形態1よりさらに緩和する方向に働き、半導体素子1の耐圧を安定・向上させる。
本実施の形態では、第1追加プレート12eと第2追加プレート15dとを追加したが、第1追加プレート12eのみを追加しても効果が得られることは言うまでもない。
尚、本発明の実施の形態2では本発明の実施の形態1と相違する部分について説明し、同一または対応する部分についての説明は省略した。
実施の形態3.
図12は、本発明の実施の形態3に係る半導体装置の終端領域3のコーナー部を示す断面図である。本発明の実施の形態3では図2における耐圧保持領域8を分離したことを特徴とする。それ以外については、実施の形態1または2と同様である。本実施の形態によれば、電界緩和機能をさらに向上することができる。
図12において、耐圧保持領域8は一重でなく、同心円で多重環状となるように形成されている。
それぞれの環状の領域は同一の不純物濃度でも良いし、異なっていても良い。
また、耐圧保持領域8はウェル領域6と同等のp型不純物濃度で形成してもよい。
この構成によれば、耐圧保持領域8からドリフト領域19に横方向に空乏層が伸びるので、耐圧保持領域8だけでなくドリフト領域19においても電界強度を持たすことができるため、より耐圧保持性能の向上が図れる。
尚、本発明の実施の形態2では本発明の実施の形態1または2と相違する部分について説明し、同一または対応する部分についての説明は省略した。
1 半導体素子、2 能動領域、3 終端領域、4 エッジ領域、5 半導体基板、6 ウェル領域、7 緩和領域、8 耐圧保持領域、9 チャネルストッパー領域、10 層間絶縁膜、11 第1の孔、12 第1フィールドプレート、12a 最内周のプレート、12b 2周目のプレート、12c 3周目のプレート、12d 最外周のプレート、12e 第1追加プレート、13 パッシベーション膜、14 エミッタ電極、15 第2フィールドプレート、15a 最内周の絶縁膜内プレート、15b 2周目の絶縁膜内プレート、15c 最外周の絶縁膜内プレート、15d 第2追加プレート、16 バッファ領域、17 コレクタ領域、18 コレクタ電極、19 ドリフト領域、21 パターン。

Claims (8)

  1. 第1導電型の半導体基板と、
    前記半導体基板に設けられ、表面に表面電極が形成された能動領域と、
    前記半導体基板の表層部に前記能動領域を取り囲んで形成された第2導電型の耐圧保持領域と、
    前記耐圧保持領域の表面上に形成された絶縁膜と、
    直線部と前記直線部を連結するコーナー部とを有し、前記表面電極と電気的に接続された最内周のプレートと、前記半導体基板と電気的に接続された最外周のプレートと、を含む多重環状のプレートからなり、前記絶縁膜上に形成された第1フィールドプレートと、 を備え、
    前記最外周のプレートの第1外周曲線の前記コーナー部における第1曲率半径は、前記第1曲率半径の中心位置から前記直線部における前記第1外周曲線の延長線への垂線の距離と等しく、
    前記最外周のプレートより内側に配置された前記プレートの第2外周曲線の前記コーナー部における第2曲率半径の中心位置は、前記第1曲率半径の中心位置と等しく、
    前記第2曲率半径は、前記中心位置から前記直線部における前記第2外周曲線の延長線への垂線の距離より大きいこと、
    を特徴とする半導体装置。
  2. 前記第1フィールドプレートは、前記コーナー部における幅が前記直線部における幅よりも狭い前記最外周のプレートを備えていること、
    を特徴とする請求項1に記載の半導体装置。
  3. 前記第1フィールドプレートは、前記最外周のプレートより内側に、前記コーナー部における幅が前記直線部における幅と等しい前記プレートを備えていること、
    を特徴とする請求項1または2に記載の半導体装置。
  4. 前記第1フィールドプレートは、前記最外周のプレートと前記最内周のプレートとの間に、前記コーナー部に第1追加プレートを設けたこと、
    を特徴とする請求項1乃至3のいずれか1項に記載の半導体装置。
  5. 前記第1追加プレートが、前記最内周プレートの1つ外側に設けられた前記プレートの内側に配置されたこと、
    を特徴とする請求項4に記載の半導体装置。
  6. 前記絶縁膜内に、前記第1フィールドプレートと対向し、直線部と前記直線部を連結するコーナー部とを有する多重環状のプレートからなる第2フィールドプレートを備えたこと、
    を特徴とする請求項1乃至5のいずれか1項に記載の半導体装置。
  7. 前記絶縁膜内に、前記第1フィールドプレートと対向し、直線部と前記直線部を連結するコーナー部とを有する多重環状のプレートからなる第2フィールドプレートを備え、
    前記第2フィールドプレートが、前記絶縁膜内に前記第1追加プレートと対向する第2追加プレートを備えたこと、
    を特徴とする請求項4または5に記載の半導体装置。
  8. 前記耐圧保持領域は、多重環状であること、
    を特徴とする請求項1乃至7のいずれか1項に記載の半導体装置。
JP2013078779A 2013-04-04 2013-04-04 半導体装置 Active JP6146097B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2013078779A JP6146097B2 (ja) 2013-04-04 2013-04-04 半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2013078779A JP6146097B2 (ja) 2013-04-04 2013-04-04 半導体装置

Publications (2)

Publication Number Publication Date
JP2014203959A JP2014203959A (ja) 2014-10-27
JP6146097B2 true JP6146097B2 (ja) 2017-06-14

Family

ID=52354136

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2013078779A Active JP6146097B2 (ja) 2013-04-04 2013-04-04 半導体装置

Country Status (1)

Country Link
JP (1) JP6146097B2 (ja)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6199232B2 (ja) * 2014-04-22 2017-09-20 株式会社豊田中央研究所 半導体装置
CN106252393B (zh) * 2016-08-25 2019-04-12 电子科技大学 横向高压功率器件的结终端结构
CN106298874B (zh) * 2016-08-25 2019-08-02 电子科技大学 横向高压功率器件的结终端结构
WO2019043867A1 (ja) * 2017-08-31 2019-03-07 新電元工業株式会社 半導体装置
JP7150539B2 (ja) * 2018-09-15 2022-10-11 株式会社東芝 半導体装置
JP6887541B1 (ja) * 2020-02-21 2021-06-16 三菱電機株式会社 半導体装置
CN115312586B (zh) * 2022-09-01 2023-10-17 江苏长晶科技股份有限公司 一种碳化硅功率器件

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58108771A (ja) * 1981-12-22 1983-06-28 Fujitsu Ltd 半導体装置
DE102005023668B3 (de) * 2005-05-23 2006-11-09 Infineon Technologies Ag Halbleiterbauelement mit einer Randstruktur mit Spannungsdurchbruch im linearen Bereich
JP5391447B2 (ja) * 2009-04-06 2014-01-15 三菱電機株式会社 半導体装置およびその製造方法

Also Published As

Publication number Publication date
JP2014203959A (ja) 2014-10-27

Similar Documents

Publication Publication Date Title
JP6146097B2 (ja) 半導体装置
JP5900503B2 (ja) 半導体装置
JP2009117634A (ja) 半導体装置
JP2015165541A (ja) 半導体装置
JP6408503B2 (ja) 半導体装置
JP2009088345A (ja) 半導体装置
JP2011249580A (ja) 半導体装置
JP6833848B2 (ja) 面積効率の良いフローティングフィールドリング終端
US20160027866A1 (en) Semiconductor device
CN107623026B (zh) 半导体装置与其制造方法
JP2014120685A (ja) 半導体装置
JP2018060984A (ja) 半導体装置
JP2013161918A (ja) 半導体装置
TW201611274A (zh) 半導體裝置
JP6267108B2 (ja) ショットキーバリアダイオードとその製造方法
JP2019096732A (ja) 半導体装置
CN110223980B (zh) 半导体装置
JP6185504B2 (ja) 半導体装置
JP2016162776A (ja) 半導体装置
JP6179468B2 (ja) 半導体装置
JP2014192433A (ja) 半導体装置
JP2013069784A (ja) 電力用半導体装置
JP2010238993A (ja) 半導体装置
JP2009043924A (ja) ダイオード
JP2017027977A (ja) 半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20160219

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20170126

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20170214

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20170406

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20170418

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20170501

R151 Written notification of patent or utility model registration

Ref document number: 6146097

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250