WO2019043867A1 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
WO2019043867A1
WO2019043867A1 PCT/JP2017/031350 JP2017031350W WO2019043867A1 WO 2019043867 A1 WO2019043867 A1 WO 2019043867A1 JP 2017031350 W JP2017031350 W JP 2017031350W WO 2019043867 A1 WO2019043867 A1 WO 2019043867A1
Authority
WO
WIPO (PCT)
Prior art keywords
region
semiconductor device
semiconductor region
semiconductor
plan
Prior art date
Application number
PCT/JP2017/031350
Other languages
English (en)
French (fr)
Inventor
中村　秀幸
欣史 松崎
広和 伊藤
Original Assignee
新電元工業株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 新電元工業株式会社 filed Critical 新電元工業株式会社
Priority to US16/498,598 priority Critical patent/US11152465B2/en
Priority to PCT/JP2017/031350 priority patent/WO2019043867A1/ja
Priority to JP2018519991A priority patent/JP6438175B1/ja
Priority to CN201780088735.6A priority patent/CN110447096B/zh
Priority to DE112017008002.9T priority patent/DE112017008002T5/de
Priority to NL2021436A priority patent/NL2021436B1/en
Priority to TW107130162A priority patent/TWI670757B/zh
Priority to FR1857860A priority patent/FR3070536A1/fr
Publication of WO2019043867A1 publication Critical patent/WO2019043867A1/ja

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/8611—Planar PN junction diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H01L29/0623—Buried supplementary region, e.g. buried guard ring
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0626—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a localised breakdown region, e.g. built-in avalanching region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/585—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries comprising conductive layers or plates or strips or rods or rings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0638—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for preventing surface leakage due to surface inversion layer, e.g. with channel stopper

Definitions

  • the present invention relates to a semiconductor device.
  • Patent Document 1 a semiconductor device (a semiconductor device of a guard ring structure) in which a guard ring is formed in a peripheral region is known (see, for example, Patent Document 1).
  • a semiconductor device 900 shown in FIG. 27 exemplifies a conventional semiconductor device.
  • the conventional semiconductor device 900 is a so-called semiconductor chip.
  • the semiconductor device 900 includes an n-type semiconductor substrate 910, a p-type first semiconductor region 920 formed on the surface of the first main surface of the semiconductor substrate 910, and a surface of the first main surface.
  • a plurality of guard rings 930 formed to surround the first semiconductor region 920 in plan view and the first semiconductor region 920 in plan view are formed on the surface of the first main surface Insulating film 940 formed over the region from the region to the region outside guard ring 930, and first semiconductor region side electrode 952 formed in the region overlapping with first semiconductor region 920 in plan view, and in plan view
  • a field plate 954 is formed with an insulating film 940 between the area overlapping the first semiconductor area side electrode 952 and the area overlapping the guard ring 930.
  • the first semiconductor region side electrode 952 and the field plate 954 constitute a first electrode 950.
  • the semiconductor device 900 also includes a second electrode 960, a channel stop electrode 970, a protective insulating layer 980, and a channel stopper 990 in addition to the components described above.
  • the guard ring 930 is formed in the peripheral region, the depletion layer extending from the pn junction between the first semiconductor region 920 and the semiconductor substrate 910 is extended to the peripheral region during reverse bias.
  • the curvature of the depletion layer can be reduced, and as a result, the withstand voltage of the semiconductor device 900 can be increased.
  • the withstand voltage at the corner of the guard ring 930 may be smaller than the withstand voltage at the side of the guard ring 930 during reverse bias.
  • a predetermined point on a corner of conventional semiconductor device 900 (in particular, when the curvature of the corner is constant, the farthest position from the boundary between the corner and two sides sandwiching the corner)
  • the corner portion has an arc shape with a central angle of 90 ° in plan view, the point at the position of 45 °) is the most in terms of charge balance.
  • the depletion layer becomes difficult to stretch.
  • the present invention has been made to solve the above-described problems, and can be made smaller than a semiconductor device of guard ring structure, and the breakdown resistance as a whole of the device is better than that of a conventional semiconductor device. It is an object of the present invention to provide a semiconductor device which can be increased.
  • a semiconductor device includes a semiconductor substrate of a first conductivity type, and a second substrate formed on the surface of a first main surface of the semiconductor substrate and having a plurality of first corner portions and a plurality of first side portions. It is formed on the surface of the first semiconductor region of the conductivity type and the surface of the first main surface so as to include a region overlapping with the first semiconductor region in plan view, and surrounds the first semiconductor region in plan view A surface semiconductor region of a second conductivity type having a plurality of second corner portions and a plurality of second side portions formed as described above, and having a lower impurity concentration than the first semiconductor region, and a surface of the first main surface An insulating film formed over the area in which the first semiconductor area is formed in a plan view and an area outside the surface semiconductor area, and an area overlapping the first semiconductor area in a plan view A first semiconductor region side electrode formed on the A field plate having a plurality of field plate corners and a plurality of field plate sides formed in the area overlapping the
  • the total length of the surface semiconductor region to the outer edge of the surface semiconductor region is L2, and the length from the outer edge of the first semiconductor region side electrode to the outer edge of the field plate when the field plate corner portion is viewed in plan Front side from the outer edge of the first semiconductor region side electrode when the side portion of the field plate is viewed in plan view.
  • the length to the outer edge of the field plate is FP2
  • the withstand voltage of the second side portion is lower than the withstand voltage of the second corner portion.
  • the surface semiconductor region is formed at least in a first region at a position separated from the outer edge of the second side in plan view. Preferably not.
  • the bottom portion of the recess in plan view is one of the second corner portions between the adjacent second corner portions.
  • the recess has a straight line along the x direction which is a direction toward the other second corner portion, and the shape of the recess is a tapered shape having a narrow shape on the first semiconductor region side in plan view, and the first region
  • the shape is preferably a strip shape extending in a direction along the x direction in plan view.
  • the surface semiconductor region satisfies the condition of L1> L2, and at least with the outer edge of the second side in plan view It is preferable that the surface semiconductor region is not formed in the first region located at a distant position.
  • a high resistance region having a larger electric resistance than the surface semiconductor region is formed in at least a part of the first region. Is preferred.
  • the first region is in a position overlapping with the field plate in plan view.
  • the surface semiconductor may be formed in a second region located in a position separated from the outer edge of the second corner in plan view. It is preferable that no region is formed.
  • the first region and the second region be continuous.
  • a high resistance region having a larger electric resistance than the surface semiconductor region is formed in at least a part of the first region.
  • both of the semiconductor substrate and the surface semiconductor region can be depleted in reverse bias, so that the number is not increased as in the guard ring. Also, a desired breakdown voltage can be obtained, and as a result, the semiconductor device can be made smaller than a guard ring structure semiconductor device.
  • the depletion layer first spreads from the pn junction between the surface semiconductor region and the semiconductor substrate at the time of reverse bias and further the surface semiconductor
  • the complete depletion layer in the region can increase the withstand voltage of the semiconductor device.
  • the semiconductor device of the present invention can be made smaller than the semiconductor device of the guard ring structure, and can become a semiconductor device which can increase the breakdown tolerance as a whole as compared with the conventional semiconductor device.
  • FIG. 1 is a diagram for explaining a semiconductor device 100 according to a first embodiment.
  • 1 (a) is a plan view of the semiconductor device 100
  • FIG. 1 (b) is a cross-sectional view taken along the line C1-C1 of FIG. 1 (a)
  • FIG. 1 (c) is a line C2-C2 of FIG. FIG.
  • the "plan view” refers to a view of the semiconductor device as viewed from the side of the first main surface of the semiconductor substrate.
  • the insulating film 140, the first semiconductor region side electrode 152, and the protective insulating layer 180 are not shown mainly to illustrate the shape of the surface semiconductor region 130, and only the outer edge of the field plate 154 is shown.
  • FIG. 1 the drawings showing the configuration of the semiconductor device are schematic views, and the sizes of the illustrated components and the like do not necessarily correspond to the sizes of the actual components. It is a graph for demonstrating the relationship between a proof pressure and impurity total. The vertical axis of the graph of FIG.
  • the vertical axis and the horizontal axis both increase in value in the positive direction, and this also applies to each graph described later.
  • the graph in FIG. 2 schematically shows the relationship between the vertical axis and the horizontal axis based on a simulation performed under conditions considered to be appropriate (showing an approximate tendency). For this reason, specific numerical values are not given to the vertical axis and the horizontal axis. Further, the results shown in the graph do not necessarily coincide with the results obtained from the actual semiconductor device. The same applies to each of the graphs described later. It is a graph for demonstrating the relationship between a proof pressure and the length of L1 or L2.
  • FIG. 6 is a diagram for explaining a semiconductor device 101 according to a second embodiment.
  • 4 (a) is a plan view of the semiconductor device 101
  • FIG. 4 (b) is a cross-sectional view taken along line C1-C1 of FIG. 4 (a)
  • FIG. 4 (c) is line C2-C2 of FIG. 4 (a).
  • FIG. It is a graph for demonstrating the relationship between a proof pressure and the width
  • the vertical axis of the graph of FIG. 5 represents the withstand voltage of the second side
  • the horizontal axis represents the width of the first region.
  • the area indicated by the code c is an area where the withstand voltage of the second side is lower than when the first area does not exist
  • the area indicated by the code d is the first area Is a region where the withstand voltage of the second side portion is higher than when there is no.
  • the vertical axis in FIG. 6 represents the electric field intensity when an avalanche current flows
  • the horizontal axis represents the distance from the reference point.
  • the symbols p1 and p2 indicate the peaks of the electric field strength.
  • the “reference point” is an arbitrary point set in the region where the first semiconductor region is formed. It is a graph for demonstrating the relationship between the electric field strength in case a 1st area
  • the vertical axis in FIG. 7 represents the electric field intensity when an avalanche current flows, and the horizontal axis represents the distance from the reference point.
  • the symbols p1, p2 and p3 indicate the peaks of the electric field strength.
  • FIG. 6 are points having the same distance from the reference point.
  • the reference point in FIG. 7 is at the same position as the reference point in FIG.
  • FIG. 7 is a diagram for explaining a semiconductor device 102 according to a third embodiment.
  • 8 (a) is a plan view of the semiconductor device 102
  • FIG. 8 (b) is a cross-sectional view taken along line C1-C1 of FIG. 8 (a)
  • FIG. 8 (c) is line C2-C2 of FIG. 8 (a).
  • FIG. It is the elements on larger scale which expand and show the part shown by C3 of FIG. 8 (a).
  • FIG. 18 is a diagram for describing a semiconductor device 103 according to a fourth embodiment.
  • FIG. 10A is a cross-sectional view (hereinafter referred to simply as a cross-sectional view) corresponding to the C2-C2 cross-sectional view (FIG. 8C etc.) of the semiconductor device, and FIG. 10 is a partially enlarged view corresponding to the portion shown in 9; It is a figure shown in order to demonstrate the relationship between a pressure
  • the vertical axis of the graph of FIG. 11 represents the withstand voltage of the second side, and the horizontal axis represents the surface impurity concentration of the high resistance region.
  • FIG. 18 is a diagram for describing a semiconductor device 104 according to a fifth embodiment.
  • 12 (a) is a plan view of the semiconductor device 104
  • FIG. 12 (b) is a sectional view taken along line C1-C1 of FIG. 12 (a)
  • FIG. 12 (c) is line C2-C2 of FIG.
  • FIG. It is a graph for demonstrating the relationship between a proof pressure and the length of FP1 or FP2.
  • the vertical axis of the graph in FIG. 13 represents the withstand voltage of the second corner or the second side, and the horizontal axis represents the length of FP1 or FP2.
  • a symbol g indicates a graph related to FP1
  • a symbol h indicates a graph related to FP2.
  • FIG. 18 is a diagram for describing a semiconductor device 105 according to a sixth embodiment.
  • 14 (a) is a plan view of the semiconductor device 105
  • FIG. 14 (b) is a sectional view taken along line C1-C1 of FIG. 14 (a)
  • FIG. 14 (c) is a line C2-C2 of FIG.
  • FIG. It is a figure for demonstrating the relationship between a proof pressure and the width
  • the vertical axis of the graph of FIG. 15 represents the withstand voltage, and the horizontal axis represents the width of the first region or the second region.
  • a symbol i indicates a graph of the second corner, and a symbol j indicates a graph of the second side.
  • FIG. 18 is a diagram for illustrating a semiconductor device 106 according to a first modification.
  • 16 (a) is a plan view of the semiconductor device 106
  • FIG. 16 (b) is a sectional view taken along the line C1-C1 of FIG. 16 (a)
  • FIG. 16 (c) is a line C2-C2 of FIG.
  • FIG. FIG. 18 is a diagram for illustrating a semiconductor device 107 according to a second modification.
  • 17 (a) is a plan view of the semiconductor device 107
  • FIG. 17 (b) is a sectional view taken along the line C1-C1 of FIG. 17 (a)
  • FIG. 17 (c) is a view taken along C2-C2 of FIG. 17 (a).
  • FIG. FIG. 18 is a diagram for illustrating a semiconductor device 106 a according to a third modification.
  • 18 (a) is a plan view of the semiconductor device 106a
  • FIG. 18 (b) is a sectional view taken along line C1-C1 of FIG. 18 (a)
  • FIG. 18 (c) is a line C2-C2 of FIG. 18 (a).
  • FIG. FIG. 18 is a diagram for illustrating a semiconductor device 107a according to a fourth modification.
  • 19 (a) is a plan view of the semiconductor device 107a
  • FIG. 19 (b) is a cross-sectional view taken along the line C1-C1 of FIG. 19 (a)
  • FIG. 19 (c) is a line C2-C2 of FIG. 19 (a).
  • FIG. FIG. 26 is a plan view of a semiconductor device 108 according to Modified Example 5
  • FIG. 21 is a cross-sectional view of a semiconductor device 102 a in accordance with the sixth modification.
  • FIG. 31 is a cross-sectional view of a semiconductor device 102b in accordance with the seventh modification.
  • FIG. 31 is a cross-sectional view of a semiconductor device 102c in accordance with the eighth modification.
  • FIG. 31 is a cross-sectional view of a semiconductor device 102d in accordance with the ninth modification.
  • FIG. 31 is a plan view of a semiconductor device 104a in accordance with a modification 10;
  • FIG. 31 is a plan view of a semiconductor device 104b according to Modified Example 11; It is a figure for demonstrating the conventional semiconductor device 900.
  • FIG. FIG. 27 (a) is a plan view of the semiconductor device 900, and
  • FIG. 27 (b) is a cross-sectional view taken along the line CC in FIG. 27 (a).
  • the insulating film 940, the first semiconductor region side electrode 952, and the protective insulating layer 980 are not shown mainly to illustrate the shape of the guard ring 930, and only the outer edge of the field plate 954 is shown. It is illustrated as a thicker line than other lines.
  • the semiconductor device 100 according to the first embodiment is a so-called semiconductor chip. As shown in FIG. 1, the semiconductor device 100 is formed on the surfaces of a semiconductor substrate 110 of the first conductivity type (n-type in the first embodiment) and the first main surface of the semiconductor substrate 110, and a plurality of first corners
  • the first semiconductor region 120 of the second conductivity type (p type in the first embodiment) having the portion 121 and the plurality of first side portions 122, and the first semiconductor region in plan view on the surface of the first main surface And 120 includes a plurality of second corner portions 131 and a plurality of second side portions 132 formed so as to include a region overlapping with 120 and surrounding the first semiconductor region 120 in plan view, From the region where the first semiconductor region 120 is formed in plan view from the surface semiconductor region 130 on the surface of the second conductivity type surface semiconductor region 130 having a lower impurity concentration than the region 120 and the surface of the first main surface Also formed over the outer area Insulating film 140, a first semiconductor region side electrode 152 formed in a region
  • the first semiconductor region side electrode 152 and the field plate 154 are continuous, and constitute a first electrode 150.
  • the semiconductor device 100 further includes a second electrode 160, a channel stop electrode 170, a protective insulating layer 180, and a channel stopper 190, in addition to the components described above.
  • first side portion refers to a portion of the outer edge portion of the first semiconductor region where the outer edge is a straight line.
  • first corner portion refers to a portion of the outer edge portion of the first semiconductor region which connects a first side portion and another first side portion at different angles. The first corner portion corresponds to the corner portion of the first semiconductor region.
  • the "second side portion” refers to a portion corresponding to the first side portion in the surface semiconductor region.
  • the second side portion can also be said to be a portion of the surface semiconductor region that is perpendicular and outward with respect to the straight line of the outer edge of the first side portion when viewed in plan.
  • the "second corner portion” refers to a portion corresponding to the first corner portion in the surface semiconductor region.
  • the second corner portion can also be said to be a portion which connects a certain second side portion and another second side portion at different angles when viewed in a plan view in the surface semiconductor region.
  • the outer edge of the semiconductor region refers to the outer edge of a portion where the depth (thickness) of the semiconductor region is constant. That is, the outer edge of the semiconductor region does not include so-called side diffusion.
  • outer edge refers to the outer end of the component, and “outer edge” refers to the portion that includes the outer edge.
  • the semiconductor substrate 110 includes an n + -type semiconductor region 112 and an n-type semiconductor region 114 on the first electrode 150 side of the n + -type semiconductor region 112.
  • a pn junction is formed between the n-type semiconductor region 114 and the surface semiconductor region 130.
  • the surface impurity concentration of the n + -type semiconductor region 112 can be, for example, 1 ⁇ 10 20 cm ⁇ 3 or more.
  • the back surface of the n + -type semiconductor region 112 depth from (second electrode 160 side) (thickness of the n + -type semiconductor region 112) may be a 5 ⁇ 90 [mu] m.
  • the wafer resistivity of the n-type semiconductor region 114 can be, for example, 60 to 70 ⁇ ⁇ cm.
  • the wafer i layer thickness of the n-type semiconductor region 114 can be, for example, 90 to 150 ⁇ m.
  • the first semiconductor region 120 is preferably a region in which a plurality of first corner portions 121 and a plurality of first side portions 122 are alternately arranged and surrounded.
  • the first semiconductor region 120 in the first embodiment has four first corner portions 121 and four first side portions 122, and has a substantially rectangular (substantially square) shape.
  • the surface impurity concentration of the first semiconductor region 120 can be, for example, 1 ⁇ 10 16 to 5 ⁇ 10 19 cm ⁇ 3 .
  • the depth of the first semiconductor region 120 can be, for example, 1 to 4 ⁇ m.
  • the surface semiconductor region 130 is preferably a region in which a plurality of second corner portions 131 and a plurality of second side portions 132 are alternately arranged and surrounded.
  • the surface semiconductor region 130 in the first embodiment has four second corner portions 131 and four second side portions 132, and has a substantially square (substantially square) shape.
  • the total impurity of the surface semiconductor region 130 can be, for example, 5 ⁇ 10 11 to 12 ⁇ 10 11 cm ⁇ 2 .
  • the depth of the surface semiconductor region 130 can be set to, for example, 3 to 6 ⁇ m.
  • the “impurity total” refers to a value obtained by integrating the concentration distribution in the depth direction from the surface. As shown in FIG. 2, it is possible to adjust (increase or decrease) the breakdown voltage in a range of several hundred volts in practice by adjusting (increasing or decreasing) the total amount of impurities in the surface semiconductor region. Although the total amount of impurities is a value also related to the dose amount (the amount of impurity implanted), an appropriate correlation may not necessarily be obtained between the breakdown voltage and the dose amount. This is mainly due to changes in the amount of impurities during heat treatment.
  • the second corner portion 131 is a flat surface that is chamfered in a plan view (smoothly connects the outer edge of one second side portion 132 and the outer edge of another second side portion 132). It has a shape.
  • the outer edge of the second corner portion 131 has an arc shape.
  • the total length of the surface semiconductor region 130 from the outer edge of the first semiconductor region 120 to the outer edge of the surface semiconductor region 130 when the second corner portion 131 is viewed in plan is L1.
  • L1> in at least a part of the surface semiconductor region 130 The condition of L2 is satisfied (see FIGS. 1 (b) and (c)).
  • the withstand voltage of the second side portion 132 is lower than the withstand voltage of the second corner portion 131.
  • the withstand voltage of the second side portion is lower than the withstand voltage of the second corner portion
  • the withstand voltage of all parts of the second side portion is lower than the withstand voltage of the second corner portion.
  • the withstand voltage of at least a part of the second side portion is lower than the withstand voltage of the portion of the second corner portion with the lowest withstand voltage.
  • L1 of the surface semiconductor region 130 in the first embodiment may be, for example, 300 ⁇ m, and L2 may be 180 ⁇ m.
  • the “total length of the surface semiconductor region” refers to the length at which the surface semiconductor region is formed when the surface semiconductor region is viewed one-dimensionally. That is, when there is a region (a first region or a second region described later) in which the surface semiconductor region is not formed in the total length of the surface semiconductor region, the length of the region (the width of the region) Is not included (see, for example, Embodiment 2 and FIG. 4 (c) described later). Also, the total length of the surface semiconductor region does not include the so-called side diffusion portion.
  • the surface semiconductor region 130 is continuous from the inner side to the outer side in both the second corner portion 131 and the second side portion 132 (see FIGS. 1B and 1C).
  • the semiconductor device 100 has a recess 134 recessed inward at an outer edge of the second side portion 132 in plan view.
  • the bottom of the recess 134 is indicated by reference numeral 135.
  • the shape of the recess 134 is a tapered shape that is narrow on the first semiconductor region 120 side (bottom 135 side).
  • “having a concave portion inward when viewed in plan at the outer edge of the second side portion” means that the concave portion is accommodated in the second side portion, that is, the end of the concave portion (second side portion Point at which the outer edge of) begins to dent) is not in the second corner.
  • the outer edge of the second side portion 132 near the second corner portion 131 (the portion closer to the second corner portion 131 than the end portion of the bottom 135 of the recess 134) is from the end of the outer edge of the second corner portion 131 It consists of a first straight portion directed in the direction of the second corner portion 131 and a second straight portion directed from the first straight portion toward the bottom 135 of the recess 134 (constituting the tapered shape of the recess 134). For this reason, in the vicinity of the second corner portion 131, the width of the second side portion 132 is gradually narrowed.
  • the relationship between the withstand voltage and the lengths of L1 and L2 will be briefly described.
  • the withstand voltage is high.
  • the withstand voltage of the second side portion is higher than the withstand voltage of the second corner portion. Therefore, in order to make the withstand voltage of the second side lower than the withstand voltage of the second corner and to increase the breakdown tolerance of the entire device, the length of L2 is made sufficiently short compared to the length of L1. There is a need. For example, to explain with the graph of FIG.
  • a certain margin (for example, assuming that the withstand voltage corresponding to the right end of the line segment of graph a is 1900 V and the withstand voltage corresponding to the left end of graph b is 1800 V, a margin of 100 V) can be provided. It can be said that the length is sufficiently shortened compared to the length of L1.
  • the field plate 154 is preferably an area surrounded by a plurality of field plate corners 155 and a plurality of field plate sides 156 alternately arranged.
  • the field plate 154 in the first embodiment has four field plate corners 155 and four field plate sides 156, and has a substantially square (substantially square) shape.
  • the length from the outer edge of the first semiconductor region side electrode 152 to the outer edge of the field plate 154 when the field plate corner portion 155 is viewed in plan is FP1 (reference numeral not shown)
  • FP1 FP2
  • FP1 and FP2 in the first embodiment can be, for example, 60 ⁇ m.
  • field plate side portion refers to a portion corresponding to the first side portion of the field plate.
  • field plate corner portion refers to a portion corresponding to the first corner portion of the field plate.
  • the “field plate corner portion” can also be said to be a portion that connects one side of a field plate to another side of a field plate when viewed in a plan view.
  • the semiconductor device 100 since the surface semiconductor region 130 is provided instead of the guard ring, the semiconductor device can be smaller than the semiconductor device of the guard ring structure.
  • the semiconductor device 100 since the surface semiconductor region 130 is formed in the peripheral region, the pn junction between the surface semiconductor region 130 and the semiconductor substrate 110 is the depletion layer first at the time of reverse bias. As the surface semiconductor region 130 is fully depleted, the breakdown voltage of the semiconductor device 100 can be increased. And (1) at least one of the conditions that L1> L2 in at least a part of the surface semiconductor region 130, and (2) the condition that FP1> FP2 in at least a part of the field plate In the first embodiment, the condition (1) is satisfied, and the withstand voltage of the second side 132 is lower than the withstand voltage of the second corner 131. Therefore, the withstand voltage of the second side 132 is intentionally reduced and reverse bias is applied. By causing the avalanche breakdown in the second side portion 132 prior to the second corner portion 131 of the surface semiconductor region 130, the breakdown tolerance of the entire device can be made higher than that of the conventional semiconductor device.
  • the semiconductor device 100 according to the first embodiment can be made smaller than the semiconductor device of the guard ring structure, and the semiconductor device as a whole can have higher breakdown tolerance than the conventional semiconductor device. It becomes.
  • the outer edge of the second side portion 132 has the recess 134 recessed inward when viewed in plan, so L1> L2 in at least a part of the surface semiconductor region 130. It is possible to satisfy the condition that is
  • the recess 134 is accommodated in the second side portion 132, it is possible to prevent the withstand voltage of the second corner portion 131 from being reduced.
  • the semiconductor device 101 according to the second embodiment basically has the same configuration as the semiconductor device 100 according to the first embodiment, but has a first region in which the surface semiconductor region is not formed. It differs from the semiconductor device 100 which concerns. That is, in the semiconductor device 101 according to the second embodiment, as shown in FIG. 4, the surface semiconductor is at least in the first region 136 at a position separated from the outer edge of the second side 132 in plan view. Region 130 is not formed.
  • the “total length of the surface semiconductor region” does not include the length (width) of the region if there is a region in which the surface semiconductor region is not formed.
  • the second embodiment there is a place where the second side portion 132 is divided into the inner surface semiconductor region 130 and the outer surface semiconductor region 130 because the first region 136 exists (FIG. 4C). reference.).
  • the length L2 is the length of the inner surface semiconductor region 130 (see symbol L2-1 in FIG. 4C) and the symbol of the length of the outer surface semiconductor region 130 (see FIG. 4C). See L2-2.).
  • the first region 136 does not infiltrate the second corner portion 131 side with respect to the boundary between the second corner portion 131 and the second side portion 132.
  • the first region 136 is in a position overlapping the field plate 154 in plan view.
  • the first region 136 can also be said to exist below the field plate 154 (on the side of the second electrode 160) or to be covered by the field plate 154 via the insulating film 140.
  • a high resistance region may be formed.
  • the “width of the first region” refers to the x direction in plan view when the direction from one second corner to the other second corner between adjacent second corners is the x direction. Denotes the length along the vertical direction (the length from the side on the first semiconductor region side of the first region to the side opposite to the side) (see symbol B in FIG. 9 described later).
  • the width of the first region does not include so-called side diffusion.
  • the width of the first region 136 is set such that the withstand voltage of the second side portion 132 is lower than the withstand voltage of the second corner portion 131 (the width of the first region 136 is appropriate) Need to be
  • the relationship between the electric field intensity and the first region will be briefly described.
  • the peak of the electric field strength is near the outer edge of the surface semiconductor region (see symbol p1 in FIG. 6) and near the edge of the field plate (field plate side portion) It appears at two points (see the symbol p2 in FIG. 6).
  • the first region is present, a peak of electric field intensity appears in the vicinity of the first region in addition to the above-described two points (see the symbol p3 in FIG. 7). Therefore, the presence of the first region makes it possible to disperse the peak of the electric field strength, and as a result, it is possible to increase the breakdown tolerance as a whole of the semiconductor device.
  • the semiconductor device 101 according to the second embodiment is different from the semiconductor device 100 according to the first embodiment in that the first region where the surface semiconductor region is not formed is different from the semiconductor device 100 according to the first embodiment.
  • the semiconductor device according to the first embodiment because the withstand voltage of the second side portion 132 is lower than the withstand voltage of the second corner portion 131, and the condition that L1> L2 is provided in at least a part of the surface semiconductor region 130; Similar to the semiconductor device 100, the semiconductor device can be miniaturized as compared with the semiconductor device of the guard ring structure, and the breakdown tolerance of the entire device can be made higher than that of the conventional semiconductor device.
  • the semiconductor device 101 according to the second embodiment it is possible to disperse the peak of the electric field intensity when the avalanche current flows, and to a position where breakdown does not easily occur, such as inside the surface semiconductor region 130.
  • the formation of the first region 136 makes it possible to further increase the breakdown resistance of the entire device.
  • the semiconductor device 101 according to the second embodiment since the first region 136 is located at a position overlapping the field plate 154 in a plan view, the variation of the withstand voltage is reduced, and the structure is stable from the viewpoint of the withstand voltage. It is possible to
  • the semiconductor device 101 according to the second embodiment since the first region 136 does not intrude into the second corner portion 131 side, the withstand voltage of the second corner portion 131 is prevented from being lowered. Is possible.
  • the semiconductor device 101 according to the second embodiment has the same configuration as the semiconductor device 100 according to the first embodiment except that the first region where the surface semiconductor region is not formed is present. There is also a corresponding effect among the effects of the semiconductor device 100.
  • the semiconductor device 102 according to the third embodiment basically has the same configuration as the semiconductor device 100 according to the first embodiment, but has a first region in which the surface semiconductor region is not formed. It differs from the semiconductor device 100 which concerns. That is, in the semiconductor device 102 according to the third embodiment, as shown in FIGS. 8 and 9, the first region 136 located in a position separated from the outer edge of the second side portion 132 in plan view is a surface. The semiconductor region 130 is not formed.
  • the shape of the recess 134 is a tapered shape that is narrow on the first semiconductor region 120 side.
  • the slope of the tapered shape is, for example, 45 °.
  • “a taper of a tapered shape” in relation to a recess means a smaller one of angles formed by crossing a straight line perpendicular to the x direction and a straight line along the tapered portion of the recess.
  • the shape of the first region 136 is a strip shape extending in a direction along the x direction in plan view.
  • A be a length along the x direction in plan view from the end of the first area 136 to the boundary between the second side 132 and the second corner 131 as A, and the plan view of the first area 136
  • B The length along the direction perpendicular to the x direction (the width of the first region 136) is B (see FIG. 9).
  • B is relatively small (the width of the first region 136 is relatively narrow) and the withstand voltage of the second side portion 132 is low ( In the region indicated by the symbol c in FIG.5), A does not intrude into the second corner portion 131 side relative to the boundary between the second side portion 132 and the second corner portion 131 with an appropriate value of 0 or more. And, it may be a value such that the first region 136 does not disappear. Further, even in the case where B is relatively large (the width of the first region 136 is relatively wide) and the withstand voltage of the second side portion 132 is high (refer to the region indicated by symbol d in FIG. 5), A is It may be an appropriate value of 0 or more.
  • B (the width of the first region 136) can be determined from the relationship between the size of the semiconductor device and the withstand voltage, and can be, for example, about 15 ⁇ m.
  • the semiconductor device 102 according to the third embodiment is different from the semiconductor device 100 according to the first embodiment in that the first region where the surface semiconductor region is not formed is different from the semiconductor device 100 according to the first embodiment.
  • the semiconductor device according to the first embodiment because the withstand voltage of the second side portion 132 is lower than the withstand voltage of the second corner portion 131, and the condition that L1> L2 is provided in at least a part of the surface semiconductor region 130; Similar to the semiconductor device 100, the semiconductor device can be miniaturized as compared with the semiconductor device of the guard ring structure, and the breakdown tolerance of the entire device can be made higher than that of the conventional semiconductor device.
  • the surface semiconductor region 130 is not formed in the first region 136 located at a position separated from the outer edge of the second side portion 132 in plan view. , Since it is possible to disperse the peak of the electric field intensity when an avalanche current flows, and the first region 136 is formed at a position where breakdown does not easily occur inside the surface semiconductor region 130, the device It is possible to further increase the fracture resistance as a whole.
  • the portion of the bottom 135 of the recess 134 in the recess 134 is a straight line along the x direction in plan view, and the shape of the recess 134 is in plan view Since the first semiconductor region 120 side has a narrow tapered shape and the shape of the first region 136 is a strip shape extending in a direction along the x direction in plan view, the recess 134 and the first region 136 are made to be parallel It is possible to further increase the fracture resistance as a whole.
  • the semiconductor device 102 according to the third embodiment since the first region 136 does not intrude into the second corner portion 131 side, the withstand voltage of the second corner portion 131 is prevented from being lowered. It becomes possible.
  • the semiconductor device 102 according to the third embodiment has the same configuration as the semiconductor device 100 according to the first embodiment except that the first region where the surface semiconductor region is not formed is present. There is also a corresponding effect among the effects of the semiconductor device 100.
  • the semiconductor device 103 according to the fourth embodiment basically has the same configuration as the semiconductor device 102 according to the third embodiment, but is different from the semiconductor device 102 according to the third embodiment in that a high resistance region is formed. It is different. That is, in the semiconductor device 103 according to the fourth embodiment, as shown in FIG. 10, a high resistance region 138 having a larger electric resistance than the surface semiconductor region 130 is formed in at least a part of the first region 136. . The high resistance region 138 can lower the withstand voltage of the second side portion 132 as described later.
  • the high resistance region 138 is formed in a region of the first region 136 excluding the end portion of the first region 136 on the second corner portion 131 side. This is to make the withstand voltage of the second side portion 132 lower than the withstand voltage of the second corner portion 131.
  • the high resistance region 138 can be formed, for example, by introducing a p-type impurity (eg, boron) at a position corresponding to the first region 136 and then performing annealing (heat treatment).
  • the "surface impurity concentration” refers to the concentration of impurities at the surface of the high resistance region.
  • the breakdown voltage of the second side tends to decrease as the surface impurity concentration in the high resistance region increases (see the graph indicated by symbol f in FIG. 11). Therefore, for example, even when the withstand voltage of the second side is increased as it is because the first area is present in the second side (refer to the area indicated by symbol d in FIG. 5), By forming a high-resistance region with an appropriate surface impurity concentration, it is possible to make the withstand voltage of the second side lower than in the case where the first region does not exist at the second side (FIG. 11). See the area to the right of the point where the graph indicated by the symbol e and the graph indicated by the symbol f intersect)).
  • the withstand voltage of the second side is lower than in the case where the first region is not present in the second side (refer to the region indicated by symbol c in FIG. 5).
  • high resistance regions may be formed to adjust the breakdown voltage.
  • the impurity sum of the high resistance region can be, for example, about 1/10 of the impurity sum of the surface semiconductor region.
  • the semiconductor device 103 according to the fourth embodiment differs from the semiconductor device 102 according to the third embodiment in that a high resistance region is formed, but includes the surface semiconductor region 130 instead of the guard ring, and the surface semiconductor Since at least a part of the region 130 satisfies the condition of L1> L2 and the withstand voltage of the second side portion 132 is lower than the withstand voltage of the second corner portion 131, the guard is the same as the semiconductor device 102 according to the third embodiment.
  • the semiconductor device can be made smaller than the ring-structured semiconductor device, and the entire device can have a higher breakdown tolerance than the conventional semiconductor device.
  • the semiconductor device 103 since the high resistance region 138 is formed in at least a part of the first region 136, the position or total impurity concentration of the high resistance region 138 and the surface impurity concentration By adjusting, the withstand voltage distribution in the direction (x direction) from one second corner 131 to the other second corner 131 between adjacent second corners 131 of the second side 132 is uniformed. It becomes possible to approach.
  • the semiconductor device 103 according to the fourth embodiment has the same configuration as the semiconductor device 102 according to the third embodiment except that a high resistance region is formed, and thus the semiconductor device 102 according to the third embodiment has the same configuration. Among the effects, it also has the corresponding effect.
  • the semiconductor device 104 according to the fifth embodiment is a so-called semiconductor chip. As shown in FIG. 12, the semiconductor device 104 is formed on the surface of the semiconductor substrate 110 of the first conductivity type (n-type in the fifth embodiment) and the first main surface of the semiconductor substrate 110, and has a plurality of first corners.
  • the first semiconductor region 120 of the second conductivity type (p type in the fifth embodiment) having the portion 121 and the plurality of first side portions 122 and the first semiconductor region in plan view on the surface of the first main surface And a plurality of second side portions 132 and a plurality of second corner portions 131 formed so as to surround the first semiconductor region 120 in plan view.
  • the semiconductor device 104 further includes a second electrode 160, a channel stop electrode 170, a protective insulating layer 180, and a channel stopper 190, in addition to the components described above.
  • the length from the outer edge of the first semiconductor region side electrode 152 to the outer edge of the field plate 154 is FP1 when the field plate corner portion 155 is viewed in plan, and the field plate side portion 156 is viewed in plan
  • the length from the outer edge of the first semiconductor region side electrode 152 to the outer edge of the field plate 154 at that time is taken as FP2.
  • the condition that FP1> FP2 is satisfied in at least a part of the field plate 154 (see FIGS. 12B and 12C).
  • the withstand voltage of the second side portion 132 is lower than the withstand voltage of the second corner portion 131.
  • the concave portion corresponding to the concave portion 134 of the surface semiconductor region 130 in the first embodiment does not exist.
  • semiconductor device 100 has a recessed portion 158 recessed inward in plan view at the outer edge of field plate side portion 156.
  • the relationship between the withstand voltage and the length of FP1 or FP2 will be briefly described. As shown in FIG. 13, the longer the length of FP1 and the length of FP2, the higher the withstand voltage of the corresponding part, and when it exceeds a certain length, the withstand voltage tends not to change.
  • the withstand voltage of the second side portion is higher than the withstand voltage of the second corner portion. Therefore, in order to make the withstand voltage of the second side lower than the withstand voltage of the second corner to increase the breakdown tolerance of the entire device, the length of FP2 is made sufficiently short compared to the length of FP1. There is a need. For example, as illustrated in the graph of FIG.
  • the length of FP 2 is set with a margin for the rated voltage, and the margin of the second corner portion 131 is set to be higher than that of the second side portion 132 ( For example, assuming that the withstand voltage corresponding to the vicinity of the left end of the line segment of graph h is 1850 V and the withstand voltage corresponding to the right end of the line segment of graph g is 1920 V, the FP1 length is When set, it can be said that the length of FP1 is made sufficiently long in comparison with the length of FP2, that is, the length of FP2 is made sufficiently short in comparison with the length of FP1.
  • the semiconductor device 104 since the surface semiconductor region 130 is provided instead of the guard ring, the semiconductor device can be smaller than the semiconductor device of the guard ring structure.
  • the semiconductor device 104 since the surface semiconductor region 130 is formed in the peripheral region, the pn junction between the surface semiconductor region 130 and the semiconductor substrate 110 is the depletion layer first at the time of reverse bias. As the surface semiconductor region 130 is fully depleted, the breakdown voltage of the semiconductor device 104 can be increased. And and (1) at least one of the condition that L1> L2 in at least a part of the surface semiconductor region 130, and (2) the condition that FP1> FP2 in at least a part of the field plate 154. Since the condition (in the fifth embodiment, the condition (2) is satisfied) and the withstand voltage of the second side 132 is lower than the withstand voltage of the second corner 131, the withstand voltage at the second side 132 is intentionally reduced. By causing the avalanche breakdown in the second side portion 132 prior to the second corner portion 131 of the surface semiconductor region 130 at the time of reverse bias, it is possible to increase the breakdown tolerance as a whole of the semiconductor device as compared with the conventional semiconductor device.
  • the semiconductor device 104 according to the fifth embodiment can be made smaller than the semiconductor device of the guard ring structure, and can have a higher breakdown tolerance than the conventional semiconductor device.
  • the semiconductor device 105 according to the sixth embodiment basically has the same configuration as the semiconductor device 102 according to the third embodiment, but has a second region in which the surface semiconductor region is not formed. It differs from the semiconductor device 102 concerned. That is, in the semiconductor device 105 according to the sixth embodiment, as shown in FIG. 14, the surface semiconductor region 130 is present in the second region 137 at a position separated from the outer edge of the second corner portion 131 in plan view. Not formed. An end of the second region 137 is in contact with the second side 132.
  • the length L1 is the length of the inner surface semiconductor region 130 (see symbol L1-1 in FIG. 14B) and the length of the outer surface semiconductor region 130 (FIG. 14). (L) (see the code L1-2 of (c)).
  • the first area 136 and the second area 137 in the sixth embodiment are continuous (the end of the first area 136 is in contact with the end of the second area 137).
  • the width of the first region 136 and the width of the second region 137 may be the same or different.
  • “the width of the second region” refers to the length from the side on the first semiconductor region side of the second region to the side facing the side.
  • a high resistance region in the first region 136, a high resistance region (see Embodiment 4) may be formed.
  • the relationship between the withstand voltage and the width of the first region or the second region will be briefly described.
  • the withstand voltage of the second corner tends to decrease as the width of the second region becomes wider.
  • the withstand voltage of the second corner may be higher than the withstand voltage of the second side depending on the width of the second region. .
  • the width of the first region and the width of the second region are the same, if the width corresponds to the region on the left side of the broken line in FIG. The withstand voltage of the two corners can be increased.
  • the withstand voltage of the second corner does not fall below the withstand voltage of the second side (the withstand voltage of the second side becomes lower than the withstand voltage of the second corner). It is necessary to set the width of the first area and the width of the second area.
  • the semiconductor device 105 according to the sixth embodiment differs from the semiconductor device 102 according to the third embodiment in that the second region where the surface semiconductor region is not formed is different from the semiconductor device 102 according to the third embodiment.
  • the semiconductor device according to the third embodiment because the withstand voltage of the second side portion 132 is lower than the withstand voltage of the second corner portion 131, and the condition that L1> L2 is satisfied in at least a part of the surface semiconductor region 130;
  • the semiconductor device can be made smaller than the semiconductor device of the guard ring structure, and can have a higher breakdown tolerance than the conventional semiconductor device.
  • the surface semiconductor region 130 is not formed in the second region 137 located in a position separated from the outer edge of the second corner portion 131 in plan view. Not only the second side portion 132 but also the withstand voltage of the second corner portion 131 can be adjusted.
  • the semiconductor device 105 since the first region 136 and the second region 137 are continuous, the surface semiconductor region 130 is inside and outside the first region 136 and the second region 137. Thus, the breakdown voltage of the entire semiconductor device can be increased.
  • the semiconductor device 105 according to the sixth embodiment has the same configuration as that of the semiconductor device 102 according to the third embodiment except that the second region where the surface semiconductor region is not formed is present. There are also the corresponding effects among the effects of the semiconductor device 102.
  • the second corner portion 131 has a planar shape which is R-chamfered in plan view, but the present invention is not limited to this.
  • the second corner portion is chamfered in plan view (see FIG. It may have a planar shape in which the outer edge of one second side portion and the outer edge of another second side portion are connected in a straight line.
  • the semiconductor device 106a according to the third modification see FIG. 18
  • the semiconductor device 107a according to the fourth modification As shown in FIG. 19, it is also possible to make the peripheral region smaller as compared to the case where the second corner portion has a plane shape which is R-chamfered in plan view. In this case, the size of the entire semiconductor device (chip size) can be further reduced.
  • the outer edge of the second side 132 in the vicinity of the second corner 131 is the end of the outer edge of the second corner 131 from the other second corner 131
  • the present invention is not limited to the first straight portion in the direction and the second straight portion in the direction from the first straight portion to the bottom 135 of the recess 134.
  • the outer edge of the second side in the vicinity of the second corner has an arc shape continuous with the arc shape of the outer edge of the second corner It may be one. With such a configuration, it is possible to stably ensure the withstand voltage of the second corner portion.
  • the feature “the outer edge of the second side in the vicinity of the second corner is formed into an arc shape continuous with the arc shape of the outer edge of the second corner” is the semiconductor device as in the third embodiment Is also applicable.
  • the positions of the first regions 136 shown in the second to fourth embodiments and the second and fourth modifications are merely illustrative.
  • the first region may be inside the position exemplified in the second to fourth embodiments and the second and fourth embodiments and the second and fourth modifications as in the semiconductor device 102a according to the sixth modification (see FIG. 21).
  • the semiconductor device 102b according to the seventh embodiment (see FIG. 22) and the semiconductor device 102c according to the eighth modification (see FIG. 23) are more than the positions illustrated in the second to fourth and sixth embodiments and the second and fourth modifications. It may be outside.
  • the second region 137 described in the sixth embodiment is similar to the case of the first region 136.
  • the surface semiconductor region 130 is formed below the first semiconductor region 120 (on the side of the second electrode 160), but the present invention is not limited to this.
  • a semiconductor device 102d see FIG. 24 according to the ninth modification, there may be a region in which the surface semiconductor region is not formed below the first semiconductor region.
  • the shape of the recess 134 is a tapered shape in which the first semiconductor region 120 side is narrow in plan view, and the slope of the tapered shape is 45 °, but the present invention is limited thereto It is not something to be done.
  • the slope of the taper may not be 45 °.
  • a second region may exist.
  • the semiconductor device 104a according to the modification 10 (FIG. 26 and the semiconductor device 104b according to the modification 11 (see FIG. 26)
  • a first region (see reference numeral 136 in FIG. 25 and FIG. 26) may be present, and a high resistance region (see FIG. 26) may be formed.
  • the semiconductor device as described above may further have a recess that is recessed inward in plan view at the outer edge of the second side.
  • the first conductivity type is n-type and the second conductivity type is p-type, but the present invention is not limited to this.
  • the first conductivity type may be p-type, and the second conductivity type may be n-type.
  • n ⁇ +> type semiconductor region 114 n-type semiconductor region 120 first semiconductor region 121 first corner portion 122 first side portion 130 surface semiconductor region 131 second corner portion 132 second side portion 134 Recess (second side); recess 135; bottom of recess 136: first region 137: second region 138: high resistance region 140: insulating film 150: first electrode 152: first semiconductor region Side electrode 154: field plate 155: field plate corner portion 156: field plate side portion 158: (of the field plate side portion) Recesses, 160: second electrode, 170: channel stop electrode, 180: protective insulating layer, 190: channel stopper, x: x direction

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

ｎ型の半導体基体１１０と、ｐ型の第１半導体領域１２０と、平面的に見て第１半導体領域１２０を囲むように形成された複数の第２コーナー部１３１及び複数の第２辺部１３２を有し、第１半導体領域１２０より不純物濃度が低いｐ型の表面半導体領域１３０と、平面的に見て表面半導体領域１３０と重なる領域に絶縁膜１４０を介して形成された、複数のフィールドプレートコーナー部１５５及び複数のフィールドプレート辺部１５６を有するフィールドプレート１５４とを備え、（１）少なくとも一部でＬ１＞Ｌ２である、及び、（２）少なくとも一部でＦＰ１＞ＦＰ２である、のうちいずれかの条件を満たし、第２辺部１３２の耐圧が第２コーナー部１３１の耐圧よりも低い半導体装置１００。　本発明の半導体装置によれば、ガードリング構造の半導体装置よりも小型化することができ、かつ、従来の半導体装置よりも装置全体としての破壊耐量を高くすることができる。

Description

半導体装置
　本発明は、半導体装置に関する。
　従来、周辺領域にガードリングが形成された半導体装置（ガードリング構造の半導体装置）が知られている（例えば、特許文献１参照。）。
　図２７に示す半導体装置９００は、従来の半導体装置を例示するものである。
　従来の半導体装置９００は、いわゆる半導体チップである。
　半導体装置９００は、図２７に示すように、ｎ型の半導体基体９１０と、半導体基体９１０の第１主面の表面に形成されたｐ型の第１半導体領域９２０と、第１主面の表面に、平面的に見て第１半導体領域９２０を囲むように形成された複数のガードリング９３０と、第１主面の表面上に、平面的に見て第１半導体領域９２０が形成されている領域からガードリング９３０よりも外側の領域にわたって形成された絶縁膜９４０と、平面的に見て第１半導体領域９２０と重なる領域に形成された第１半導体領域側電極９５２と、平面的に見て第１半導体領域側電極９５２と重なる領域からガードリング９３０と重なる領域にわたって絶縁膜９４０を介して形成されたフィールドプレート９５４とを備える。第１半導体領域側電極９５２及びフィールドプレート９５４は、第１電極９５０を構成する。
　なお、半導体装置９００は、上記した構成要素の他に、第２電極９６０、チャネルストップ電極９７０、保護絶縁層９８０、チャネルストッパ９９０も備える。
　従来の半導体装置９００によれば、周辺領域にガードリング９３０が形成されているため、逆バイアス時に第１半導体領域９２０と半導体基体９１０との間のｐｎ接合から広がる空乏層を周辺領域に広げることができ、かつ、空乏層の曲率を小さくすることができ、その結果、半導体装置９００の耐圧を高くすることができる。
特開平１０－１７３１７４号公報
　しかしながら、従来の半導体装置９００のようなガードリング構造の半導体装置においては、ある程度高い耐圧を得るためには、ガードリング９３０の本数を増やす必要がある。このため、ガードリング構造の半導体装置には、ガードリングの本数を増やすことによって周辺領域の面積が広くなってしまい、小型化することが難しいという問題がある。
　また、従来の半導体装置９００においては、逆バイアス時には、ガードリング９３０のコーナー部における耐圧がガードリング９３０の辺部における耐圧よりも小さくなることがある。例えば、従来の半導体装置９００におけるコーナー部の所定の点（特に、コーナー部の曲率が一定である場合には、コーナー部と当該コーナー部を挟む２つの辺部との境界から最も遠い位置にある点。従来の半導体装置９００のように、平面視したときにコーナー部が中心角９０°の円弧形状からなる場合には、４５°の位置にある点。）では、チャージバランスの関係上、最も空乏層が伸びにくくなる。このため、コーナー部、特に上記したコーナー部の所定の点付近において先にアバランシェ降伏が生じ、コーナー部の電流密度が高くなることから、結果として装置全体としての破壊耐量が低くなってしまうという問題もある。
　そこで、本発明は、上記した問題を解決するためになされたものであり、ガードリング構造の半導体装置よりも小型化することができ、かつ、従来の半導体装置よりも装置全体としての破壊耐量を高くすることができる半導体装置を提供することを目的とする。
［１］本発明の半導体装置は、第１導電型の半導体基体と、前記半導体基体の第１主面の表面に形成され、複数の第１コーナー部及び複数の第１辺部を有する第２導電型の第１半導体領域と、前記第１主面の表面に、平面的に見て前記第１半導体領域と重なる領域を含むように形成され、平面的に見て前記第１半導体領域を囲むように形成された複数の第２コーナー部及び複数の第２辺部を有し、前記第１半導体領域よりも不純物濃度が低い第２導電型の表面半導体領域と、前記第１主面の表面上に、平面的に見て前記第１半導体領域が形成されている領域から前記表面半導体領域よりも外側の領域にわたって形成された絶縁膜と、平面的に見て前記第１半導体領域と重なる領域に形成された第１半導体領域側電極と、平面的に見て前記表面半導体領域と重なる領域に前記絶縁膜を介して形成された、複数のフィールドプレートコーナー部及び複数のフィールドプレート辺部を有するフィールドプレートとを備え、前記第２コーナー部を平面的に見たときにおける前記第１半導体領域の外縁から前記表面半導体領域の外縁までの前記表面半導体領域の合計長さをＬ１とし、前記第２辺部を平面的に見たときにおける前記第１半導体領域の外縁から前記表面半導体領域の外縁までの前記表面半導体領域の合計長さをＬ２とし、前記フィールドプレートコーナー部を平面的に見たときにおける前記第１半導体領域側電極の外縁から前記フィールドプレートの外縁までの長さをＦＰ１とし、前記フィールドプレート辺部を平面的に見たときにおける前記第１半導体領域側電極の外縁から前記フィールドプレートの外縁までの長さをＦＰ２とするとき、（１）前記表面半導体領域の少なくとも一部においてＬ１＞Ｌ２であるという条件、及び、（２）前記フィールドプレートの少なくとも一部においてＦＰ１＞ＦＰ２であるという条件のうち少なくともいずれかの条件を満たし、前記第２辺部の耐圧が前記第２コーナー部の耐圧よりも低いことを特徴とする。
［２］上記［１］に記載の半導体装置においては、前記表面半導体領域の少なくとも一部においてＬ１＞Ｌ２であるという条件を満たし、前記第２辺部の外縁において、平面的に見て内側に凹んだ凹部を有することが好ましい。
［３］上記［２］に記載の半導体装置においては、少なくとも、平面的に見て前記第２辺部の外縁とは離隔した位置にある第１領域には、前記表面半導体領域が形成されていないことが好ましい。
［４］上記［３］に記載の半導体装置においては、前記凹部は、平面的に見て前記凹部の底の部分が、隣接する前記第２コーナー部の間において一方の前記第２コーナー部から他方の前記第２コーナー部に向かう方向であるｘ方向に沿う直線になっており、前記凹部の形状は、平面的に見て前記第１半導体領域側が狭いテーパー形状であり、前記第１領域の形状は、平面的に見て前記ｘ方向に沿う方向に延びる短冊形状であることが好ましい。
［５］上記［１］に記載の半導体装置においては、前記表面半導体領域の少なくとも一部においてＬ１＞Ｌ２であるという条件を満たし、少なくとも、平面的に見て前記第２辺部の外縁とは離隔した位置にある第１領域には、前記表面半導体領域が形成されていないことが好ましい。
［６］上記［３］～［５］のいずれかに記載の半導体装置においては、前記第１領域の少なくとも一部には、前記表面半導体領域よりも電気抵抗が大きい高抵抗領域が形成されていることが好ましい。
［７］上記［３］～［６］のいずれかに記載の半導体装置においては、前記第１領域は、平面的に見て前記フィールドプレートと重なる位置にあることが好ましい。
［８］上記［３］～［７］のいずれかに記載の半導体装置においては、平面的に見て前記第２コーナー部の外縁とは離隔した位置にある第２領域には、前記表面半導体領域が形成されていないことが好ましい。
［９］上記［８］に記載の半導体装置においては、前記第１領域と前記第２領域とは連続していることが好ましい。
［１０］上記［１］に記載の半導体装置においては、前記フィールドプレートの少なくとも一部においてＦＰ１＞ＦＰ２であるという条件を満たすことが好ましい。
［１１］上記［１０］に記載の半導体装置においては、前記表面半導体領域の少なくとも一部においてＬ１＞Ｌ２であるという条件も満たし、少なくとも、平面的に見て前記第２辺部の外縁とは離隔した位置にある第１領域には、前記表面半導体領域が形成されていないことが好ましい。
［１２］上記［１１］に記載の半導体装置においては、前記第１領域の少なくとも一部には、前記表面半導体領域よりも電気抵抗が大きい高抵抗領域が形成されていることが好ましい。
　本発明の半導体装置によれば、ガードリングではなく表面半導体領域を備えるため、逆バイアス時において半導体基体と表面半導体領域との両方を空乏層化できることから、ガードリングのように本数を増やさなくても所望の耐圧を得ることができ、その結果、ガードリング構造の半導体装置よりも小型化することができる。
　また、本発明の半導体装置によれば、周辺領域に表面半導体領域が形成されているため、逆バイアス時に最初に表面半導体領域と半導体基体との間のｐｎ接合から空乏層が広がり、更に表面半導体領域が完全空乏層化することで、半導体装置の耐圧を高くすることができる。そして、（１）表面半導体領域の少なくとも一部においてＬ１＞Ｌ２であるという条件、及び、（２）フィールドプレートの少なくとも一部においてＦＰ１＞ＦＰ２であるという条件のうち少なくともいずれかの条件を満たし、第２辺部の耐圧が第２コーナー部の耐圧よりも低いため、第２辺部における耐圧を意図的に小さくし、逆バイアス時に表面半導体領域の第２コーナー部よりも先に第２辺部でアバランシェ降伏を生じさせることで、従来の半導体装置よりも装置全体としての破壊耐量を高くすることができる。
　このため、本発明の半導体装置は、ガードリング構造の半導体装置よりも小型化することができ、かつ、従来の半導体装置よりも装置全体としての破壊耐量を高くすることができる半導体装置となる。
実施形態１に係る半導体装置１００を説明するための図である。図１（ａ）は半導体装置１００の平面図であり、図１（ｂ）は図１（ａ）のＣ１－Ｃ１断面図であり、図１（ｃ）は図１（ａ）のＣ２－Ｃ２断面図である。本明細書において「平面図」とは、半導体装置を半導体基体の第１主面側から見た図のことをいう。各図面における平面図では、主に表面半導体領域１３０の形状を図示するために、絶縁膜１４０、第１半導体領域側電極１５２、保護絶縁層１８０については図示せず、フィールドプレート１５４については外縁のみを他の線よりも太い線で図示する。なお、フィールドプレート１５４の内縁（第１半導体領域側電極１５２との境界）は、平面的に見て第１半導体領域１２０の外縁と重なる位置にある。また、各図面における「平面図」では、第１半導体領域１２０及び表面半導体領域１３０の外縁にある領域の厚みが減少していく部分（いわゆるサイド拡散に係る部分）については図示していない。図１以下の各図面のうち半導体装置の構成を示す図面は模式図であり、図示した構成要素等の大きさは、必ずしも現実の構成要素の大きさに対応するものではない。 耐圧と不純物総和との関係を説明するためのグラフである。図２のグラフの縦軸は第２辺部の耐圧を表し、横軸は表面半導体領域の不純物総和を表す。図２のグラフにおいては縦軸も横軸も正方向ほど数値が大きくなり、これは後述する各グラフにおいても同様である。なお、図２のグラフは、適切と考えられる条件で行ったシミュレーションを元に縦軸と横軸との関係を模式的に表すもの（おおよその傾向を示すもの）である。このため、縦軸及び横軸には具体的な数値を付していない。また、グラフに示した結果は現実の半導体装置から得られる結果と必ずしも一致するものではない。これらについても、後述する各グラフにおいても同様である。 耐圧とＬ１又はＬ２の長さとの関係を説明するためのグラフである。図３のグラフの縦軸は第２コーナー部又は第２辺部の耐圧を表し、横軸はＬ１又はＬ２の長さを表す。図３において符号ａで示すのはＬ１についてのグラフであり、符号ｂで示すのはＬ２についてのグラフである。 実施形態２に係る半導体装置１０１を説明するための図である。図４（ａ）は半導体装置１０１の平面図であり、図４（ｂ）は図４（ａ）のＣ１－Ｃ１断面図であり、図４（ｃ）は図４（ａ）のＣ２－Ｃ２断面図である。 耐圧と第１領域の幅との関係を説明するためのグラフである。図５のグラフの縦軸は第２辺部の耐圧を表し、横軸は第１領域の幅を表す。図５のグラフにおいて破線で区分される領域のうち、符号ｃで示す領域は第１領域が存在しない場合よりも第２辺部の耐圧が下がる領域であり、符号ｄで示す領域は第１領域が存在しない場合よりも第２辺部の耐圧が上がる領域である。 第１領域が存在しない場合における電界強度と基準点からの距離との関係を説明するためのグラフである。図６の縦軸はアバランシェ電流が流れる際における電界強度を表し、横軸は基準点からの距離を表す。図６のグラフにおいて符号ｐ１，ｐ２で示すのは電界強度のピークである。なお、「基準点」とは、第１半導体領域が形成されている領域に設定した任意の点である。 第１領域が存在する場合における電界強度と基準点からの距離との関係を説明するためのグラフである。図７の縦軸はアバランシェ電流が流れる際における電界強度を表し、横軸は基準点からの距離を表す。図７のグラフにおいて符号ｐ１，ｐ２，ｐ３で示すのは電界強度のピークである。なお、図７において符号ｐ１，ｐ２で示す点と図６において符号ｐ１，ｐ２で示す点とは基準点からの距離が同じ点である。図７における基準点は、図６における基準点と同じ位置にある。 実施形態３に係る半導体装置１０２を説明するための図である。図８（ａ）は半導体装置１０２の平面図であり、図８（ｂ）は図８（ａ）のＣ１－Ｃ１断面図であり、図８（ｃ）は図８（ａ）のＣ２－Ｃ２断面図である。 図８（ａ）のＣ３で示す部分を拡大して示す部分拡大図である。 実施形態４に係る半導体装置１０３を説明するための図である。図１０（ａ）は、半導体装置のＣ２－Ｃ２断面図（図８（ｃ）等）に相当する断面図（以下、単に断面図という場合において同様。）であり、図１０（ｂ）は図９に示す部分に相当する部分拡大図である。 耐圧と表面不純物濃度との関係を説明するために示す図である。図１１のグラフの縦軸は第２辺部の耐圧を表し、横軸は高抵抗領域の表面不純物濃度を表す。図１１において符号ｅで示すのは第２辺部に第１領域が存在しない場合のグラフであり、符号ｆで示すのは第２辺部に第１領域及び高抵抗領域が存在する場合のグラフである。なお、第１領域が存在しない場合には高抵抗領域の表面不純物濃度も想定し得ず、耐圧が変化しないため、符号ｅで示すグラフは表面不純物濃度に依存しない直線としている。 実施形態５に係る半導体装置１０４を説明するための図である。図１２（ａ）は半導体装置１０４の平面図であり、図１２（ｂ）は図１２（ａ）のＣ１－Ｃ１断面図であり、図１２（ｃ）は図１２（ａ）のＣ２－Ｃ２断面図である。 耐圧とＦＰ１又はＦＰ２の長さとの関係を説明するためのグラフである。図１３のグラフの縦軸は第２コーナー部又は第２辺部の耐圧を表し、横軸はＦＰ１又はＦＰ２の長さを表す。図１３において符号ｇで示すのはＦＰ１に関するグラフであり、符号ｈで示すのはＦＰ２に関するグラフである。 実施形態６に係る半導体装置１０５を説明するための図である。図１４（ａ）は半導体装置１０５の平面図であり、図１４（ｂ）は図１４（ａ）のＣ１－Ｃ１断面図であり、図１４（ｃ）は図１４（ａ）のＣ２－Ｃ２断面図である。 耐圧と第１領域又は第２領域の幅との関係を説明するための図である。図１５のグラフの縦軸は耐圧を表し、横軸は第１領域又は第２領域の幅を表す。図１５において符号ｉで示すのは第２コーナー部に関するグラフであり、符号ｊで示すのは第２辺部に関するグラフである。 変形例１に係る半導体装置１０６を説明するための図である。図１６（ａ）は半導体装置１０６の平面図であり、図１６（ｂ）は図１６（ａ）のＣ１－Ｃ１断面図であり、図１６（ｃ）は図１６（ａ）のＣ２－Ｃ２断面図である。 変形例２に係る半導体装置１０７を説明するための図である。図１７（ａ）は半導体装置１０７の平面図であり、図１７（ｂ）は図１７（ａ）のＣ１－Ｃ１断面図であり、図１７（ｃ）は図１７（ａ）のＣ２－Ｃ２断面図である。 変形例３に係る半導体装置１０６ａを説明するための図である。図１８（ａ）は半導体装置１０６ａの平面図であり、図１８（ｂ）は図１８（ａ）のＣ１－Ｃ１断面図であり、図１８（ｃ）は図１８（ａ）のＣ２－Ｃ２断面図である。 変形例４に係る半導体装置１０７ａを説明するための図である。図１９（ａ）は半導体装置１０７ａの平面図であり、図１９（ｂ）は図１９（ａ）のＣ１－Ｃ１断面図であり、図１９（ｃ）は図１９（ａ）のＣ２－Ｃ２断面図である。 変形例５に係る半導体装置１０８の平面図である。 変形例６に係る半導体装置１０２ａの断面図である。 変形例７に係る半導体装置１０２ｂの断面図である。 変形例８に係る半導体装置１０２ｃの断面図である。 変形例９に係る半導体装置１０２ｄの断面図である。 変形例１０に係る半導体装置１０４ａの平面図である。 変形例１１に係る半導体装置１０４ｂの平面図である。 従来の半導体装置９００を説明するための図である。図２７（ａ）は半導体装置９００の平面図であり、図２７（ｂ）は図２７（ａ）のＣ－Ｃ断面図である。図２７（ａ）では、主にガードリング９３０の形状を図示するために、絶縁膜９４０、第１半導体領域側電極９５２、保護絶縁層９８０については図示せず、フィールドプレート９５４については外縁のみを他の線よりも太い線で図示する。
　以下、本発明の半導体装置について、図に示す実施形態に基づいて説明する。以下に説明する各実施形態は、特許請求の範囲に係る発明を限定するものではない。また、各実施形態の中で説明されている諸要素及びその組み合わせの全てが本発明の解決手段に必須であるとは限らない。各実施形態においては、基本的な構成及び特徴が同じ構成要素（形状等が完全に同一ではない構成要素を含む。）については、同じ符号を使用し、説明を省略することがある。
［実施形態１］
　実施形態１に係る半導体装置１００は、いわゆる半導体チップである。
　半導体装置１００は、図１に示すように、第１導電型（実施形態１においてはｎ型）の半導体基体１１０と、半導体基体１１０の第１主面の表面に形成され、複数の第１コーナー部１２１及び複数の第１辺部１２２を有する第２導電型（実施形態１においてはｐ型）の第１半導体領域１２０と、第１主面の表面に、平面的に見て第１半導体領域１２０と重なる領域を含むように形成され、平面的に見て第１半導体領域１２０を囲むように形成された複数の第２コーナー部１３１及び複数の第２辺部１３２を有し、第１半導体領域１２０よりも不純物濃度が低い第２導電型の表面半導体領域１３０と、第１主面の表面上に、平面的に見て第１半導体領域１２０が形成されている領域から表面半導体領域１３０よりも外側の領域にわたって形成された絶縁膜１４０と、平面的に見て第１半導体領域１２０と重なる領域に形成された第１半導体領域側電極１５２と、平面的に見て表面半導体領域１３０と重なる領域に絶縁膜１４０を介して形成された、複数のフィールドプレートコーナー部１５５及び複数のフィールドプレート辺部１５６を有するフィールドプレート１５４とを備える。第１半導体領域側電極１５２及びフィールドプレート１５４は連続しており、第１電極１５０を構成する。
　また、半導体装置１００は、上記した構成要素の他に第２電極１６０、チャネルストップ電極１７０、保護絶縁層１８０、チャネルストッパ１９０も備える。
　本明細書において「第１辺部」とは、第１半導体領域の外縁部のうち、外縁が直線となっている部分のことをいう。
　本明細書において「第１コーナー部」とは、第１半導体領域の外縁部のうち、ある第１辺部と他の第１辺部とを角度を変えて接続する部分のことをいう。第１コーナー部は第１半導体領域の角の部分に相当する。
　本明細書において「第２辺部」とは、表面半導体領域のうち第１辺部に対応する部分のことをいう。第２辺部は、表面半導体領域のうち、平面的に見たときに、第１辺部外縁の直線に対して、垂直かつ外向きの方向側に存在する部分ともいえる。
　本明細書において「第２コーナー部」とは、表面半導体領域のうち第１コーナー部に対応する部分のことをいう。第２コーナー部は、表面半導体領域のうち、平面的に見たときに、ある第２辺部と他の第２辺部とを角度を変えて接続する部分ともいえる。
　本明細書において「半導体領域の外縁」とは、半導体領域の深さ（厚み）が一定である部分の外縁のことをいう。つまり、半導体領域の外縁には、いわゆるサイド拡散は含まれない。
　本明細書において「外縁」とは、構成要素の外端のことをいい、「外縁部」とは、外縁を含む部分のことをいう。
　半導体基体１１０は、ｎ＋型半導体領域１１２と、ｎ＋型半導体領域１１２の第１電極１５０側にあるｎ型半導体領域１１４とを有する。ｎ型半導体領域１１４と表面半導体領域１３０との間にはｐｎ接合が形成されている。
　ｎ＋型半導体領域１１２の表面不純物濃度は、例えば、１×１０２０ｃｍ－３以上とすることができる。また、ｎ＋型半導体領域１１２の裏面（第２電極１６０側）からの深さ（ｎ＋型半導体領域１１２の厚み）は、５～９０μｍとすることができる。
　ｎ型半導体領域１１４のウェーハ比抵抗は、例えば、６０～７０Ω・ｃｍとすることができる。また、ｎ型半導体領域１１４のウェーハｉ層厚は、例えば、９０～１５０μｍとすることができる。
　第１半導体領域１２０は、複数の第１コーナー部１２１と複数の第１辺部１２２とを交互に配置して囲まれている領域であることが好ましい。実施形態１における第１半導体領域１２０は、４つの第１コーナー部１２１と４つの第１辺部１２２とを有し、略四角形（略正方形）形状からなる。
　第１半導体領域１２０の表面不純物濃度は、例えば、１×１０１６～５×１０１９ｃｍ－３とすることができる。また、第１半導体領域１２０の深さは、例えば、１～４μｍとすることができる。
　表面半導体領域１３０は、複数の第２コーナー部１３１と複数の第２辺部１３２とを交互に配置して囲まれている領域であることが好ましい。実施形態１における表面半導体領域１３０は、４つの第２コーナー部１３１と４つの第２辺部１３２とを有し、略四角形（略正方形）形状からなる。
　表面半導体領域１３０の不純物総和は、例えば、５×１０１１～１２×１０１１ｃｍ－２とすることができる。また、表面半導体領域１３０の深さは、例えば、３～６μｍとすることができる。
　ここで、耐圧と表面半導体領域の不純物総和との関係を簡単に説明する。
　「不純物総和」とは、表面から深さ方向に濃度分布を積分した値のことをいう。
　図２に示すように、表面半導体領域の不純物総和を調整する（増減させる）ことにより、実用的には数百Ｖの範囲で耐圧を調整する（増減させる）ことが可能である。
　なお、不純物総和はドーズ量（不純物を打ち込んだ量）とも関連する値ではあるが、耐圧とドーズ量との間では必ずしも適切な相関関係が得られない場合がある。これは、主に熱処理時に不純物量が変化してしまうことに起因する。
　第２コーナー部１３１は、図１に示すように、平面視したときにＲ面取りされた（ある第２辺部１３２の外縁と他の第２辺部１３２の外縁とを滑らかに接続する）平面形状を有する。
　第２コーナー部１３１の外縁は、円弧形状からなる。
　半導体装置１００は、第２コーナー部１３１を平面的に見たときにおける第１半導体領域１２０の外縁から表面半導体領域１３０の外縁までの表面半導体領域１３０の合計長さをＬ１とし、第２辺部１３２を平面的に見たときにおける第１半導体領域１２０の外縁から表面半導体領域１３０の外縁までの表面半導体領域１３０の合計長さをＬ２とするとき、表面半導体領域１３０の少なくとも一部においてＬ１＞Ｌ２であるという条件を満たす（図１（ｂ），（ｃ）参照。）。また、第２辺部１３２の耐圧が第２コーナー部１３１の耐圧よりも低い。
　本明細書において「表面半導体領域の少なくとも一部においてＬ１＞Ｌ２である」という条件を満たすには、最も大きい値を取るＬ１を下回るＬ２が表面半導体領域の中に１ヶ所でも存在すればよく、第２コーナー部及び第２辺部の全域にわたってＬ１＞Ｌ２である必要はない。
　本明細書において「第２辺部の耐圧が第２コーナー部の耐圧よりも低い」とは、第２辺部の全ての部分の耐圧が第２コーナー部の耐圧よりも低いことをいうものではなく、第２辺部の少なくとも一部の耐圧が、第２コーナー部のうち最も耐圧が低い部分の耐圧よりも低いことをいう。
　実施形態１における表面半導体領域１３０のＬ１は、例えば、３００μｍとすることができ、Ｌ２は、１８０μｍとすることができる。
　本明細書において「表面半導体領域の合計長さ」とは、表面半導体領域を一次元的に見たときにおける表面半導体領域が形成されている長さのことをいう。つまり、表面半導体領域の合計長さには、表面半導体領域が形成されていない領域（後述する第１領域や第２領域）がある場合には、当該領域の分の長さ（当該領域の幅）は含まれない（例えば、後述する実施形態２及び図４（ｃ）参照。）。また、表面半導体領域の合計長さには、いわゆるサイド拡散の部分は含まれない。
　なお、実施形態１においては、第２コーナー部１３１及び第２辺部１３２の両方において、表面半導体領域１３０は内側から外側にかけて連続している（図１（ｂ），（ｃ）参照。）。
　半導体装置１００は、第２辺部１３２の外縁において、平面的に見て内側に凹んだ凹部１３４を有する。なお、図１（ａ）においては、符号１３５で凹部１３４の底を示している。
　凹部１３４の形状は、第１半導体領域１２０側（底１３５側）が狭いテーパー形状である。
　本明細書において「第２辺部の外縁において、平面的に見て内側に凹んだ凹部を有する」とは、凹部が第２辺部に収まっている、つまり、凹部の端（第２辺部の外縁が凹みはじめる点）が第２コーナー部に入っていないことをいう。
　なお、第２辺部１３２における第２コーナー部１３１付近（凹部１３４の底１３５の端部よりも第２コーナー部１３１側の部分）の外縁は、第２コーナー部１３１の外縁の末端から他の第２コーナー部１３１の方向へ向かう第１の直線部分と、第１の直線部分から凹部１３４の底１３５へ向かう（凹部１３４のテーパー形状を構成する）第２の直線部分とからなる。
　このため、第２コーナー部１３１付近においては、第２辺部１３２の幅が徐々に狭くなる。
　ここで、耐圧とＬ１及びＬ２の長さとの関係について簡単に説明する。表面半導体領域が連続している場合（後述する第１領域のような表面半導体領域が形成されていない領域がない場合）には、図３に示すように、Ｌ１やＬ２の長さが長くなるほど耐圧が高くなる。また、Ｌ１の長さとＬ２の長さとが同じ場合には、第２コーナー部の耐圧よりも第２辺部の耐圧の方が高くなる。
　このため、第２辺部の耐圧を第２コーナー部の耐圧よりも低くし、装置全体としての破壊耐量を高くするためには、Ｌ２の長さをＬ１の長さと比較して十分に短くする必要がある。
　例えば、図３のグラフで説明すると、Ｌ１をグラフａの線分の右端となる長さに設定し、Ｌ２をグラフｂの線分の左端となる長さに設定することで、耐圧の差にある程度の余裕（例えば、グラフａの線分の右端に対応する耐圧が１９００Ｖであり、グラフｂの左端に対応する耐圧が１８００Ｖであるとすると、１００Ｖの余裕）を持たせることができ、Ｌ２の長さをＬ１の長さと比較して十分に短くしたといえる。
　フィールドプレート１５４は、複数のフィールドプレートコーナー部１５５と複数のフィールドプレート辺部１５６とを交互に配置して囲まれている領域であることが好ましい。実施形態１におけるフィールドプレート１５４は、４つのフィールドプレートコーナー部１５５と４つのフィールドプレート辺部１５６とを有し、略四角形（略正方形）形状からなる。
　実施形態１におけるフィールドプレート１５４においては、フィールドプレートコーナー部１５５を平面的に見たときにおける第１半導体領域側電極１５２の外縁からフィールドプレート１５４の外縁までの長さをＦＰ１（符号を図示せず。）とし、フィールドプレート辺部１５６を平面的に見たときにおける第１半導体領域側電極１５２の外縁からフィールドプレート１５４の外縁までの長さをＦＰ２（符号を図示せず。）とするとき、ＦＰ１＝ＦＰ２である。
　実施形態１におけるＦＰ１及びＦＰ２は、例えば、６０μｍとすることができる。
　本明細書において「フィールドプレート辺部」とは、フィールドプレートのうち第１辺部に対応する部分のことをいう。
　本明細書において「フィールドプレートコーナー部」とは、フィールドプレートのうち第１コーナー部に対応する部分のことをいう。「フィールドプレートコーナー部」は、フィールドプレートのうち、平面的に見たときに、あるフィールドプレート辺部と他のフィールドプレート辺部とを接続する部分ともいえる。
　以下、実施形態１に係る半導体装置１００の効果を説明する。
　実施形態１に係る半導体装置１００によれば、ガードリングではなく表面半導体領域１３０を備えるため、ガードリング構造の半導体装置よりも半導体装置を小型化することができる。
　また、実施形態１に係る半導体装置１００によれば、周辺領域に表面半導体領域１３０が形成されているため、逆バイアス時に最初に表面半導体領域１３０と半導体基体１１０との間のｐｎ接合から空乏層が広がり、更に表面半導体領域１３０が完全空乏層化することで、半導体装置１００の耐圧を高くすることができる。そして、（１）表面半導体領域１３０の少なくとも一部においてＬ１＞Ｌ２であるという条件、及び、（２）フィールドプレートの少なくとも一部においてＦＰ１＞ＦＰ２であるという条件のうち少なくともいずれかの条件（実施形態１においては（１）の条件）を満たし、第２辺部１３２の耐圧が第２コーナー部１３１の耐圧よりも低いため、第２辺部１３２における耐圧を意図的に小さくし、逆バイアス時に表面半導体領域１３０の第２コーナー部１３１よりも先に第２辺部１３２でアバランシェ降伏を生じさせることで、従来の半導体装置よりも装置全体としての破壊耐量を高くすることができる。
　このため、実施形態１に係る半導体装置１００は、ガードリング構造の半導体装置よりも小型化することができ、かつ、従来の半導体装置よりも装置全体としての破壊耐量を高くすることができる半導体装置となる。
　また、実施形態１に係る半導体装置１００によれば、第２辺部１３２の外縁において、平面的に見て内側に凹んだ凹部１３４を有するため、表面半導体領域１３０の少なくとも一部においてＬ１＞Ｌ２であるという条件を無理なく満たすことが可能となる。
　また、実施形態１に係る半導体装置１００によれば、凹部１３４が第２辺部１３２に収まっているため、第２コーナー部１３１の耐圧が低下してしまうことを防止することが可能となる。
［実施形態２］
　実施形態２に係る半導体装置１０１は、基本的には実施形態１に係る半導体装置１００と同様の構成を有するが、表面半導体領域が形成されていない第１領域が存在する点で実施形態１に係る半導体装置１００とは異なる。すなわち、実施形態２に係る半導体装置１０１においては、図４に示すように、少なくとも、平面的に見て第２辺部１３２の外縁とは離隔した位置にある第１領域１３６には、表面半導体領域１３０が形成されていない。
　なお、先に説明したように、「表面半導体領域の合計長さ」には、表面半導体領域が形成されていない領域がある場合には、当該領域の長さ（幅）は含まれない。実施形態２においては、第１領域１３６が存在する都合上、第２辺部１３２においては内側の表面半導体領域１３０と外側の表面半導体領域１３０とに別れている場所がある（図４（ｃ）参照。）。この場合、Ｌ２の長さは、内側の表面半導体領域１３０の長さ（図４（ｃ）の符号Ｌ２－１参照。）と外側の表面半導体領域１３０の長さ（図４（ｃ）の符号Ｌ２－２参照。）との合計となる。
　実施形態２においては、第１領域１３６は、第２コーナー部１３１と第２辺部１３２との境界よりも第２コーナー部１３１側には侵入していない。
　第１領域１３６は、平面的に見てフィールドプレート１５４と重なる位置にある。第１領域１３６は、フィールドプレート１５４の下方（第２電極１６０側）に存在する、又は、フィールドプレート１５４に絶縁膜１４０を介して覆われている、ということもできる。
　なお、実施形態２に係る半導体装置１０１においては、実施形態１における凹部１３４に相当する部分は存在しない。
　第１領域１３６には、高抵抗領域（後述する実施形態４参照。）が形成されていてもよい。
　ここで、耐圧と第１領域の幅との関係を簡単に説明する。「第１領域の幅」とは、隣接する第２コーナー部の間において一方の第２コーナー部から他方の第２コーナー部に向かう方向をｘ方向とするとき、平面的に見てｘ方向とは垂直な方向に沿う長さ（第１領域の第１半導体領域側の辺から当該辺と対向する辺までの長さ）のことをいう（後述する図９の符号Ｂ参照。）。第１領域の幅には、いわゆるサイド拡散の部分は含まれない。
　第１領域がｘ方向に沿って十分に長く延びているとするとき、第１領域の幅が比較的狭い場合には、第１領域が存在しない場合と比較して第２辺部の耐圧が低くなる（図５の符号ｃで示す領域参照。）。しかし、第１領域の幅がある程度広くなると、第１領域が存在しない場合と比較して、第２辺部の耐圧が高くなる場合がある（図５の符号ｄで示す領域参照。）。このため、実施形態２においては、第１領域１３６の幅は、第２コーナー部１３１の耐圧よりも第２辺部１３２の耐圧が低くなるように設定する（第１領域１３６の幅を適切なものとする）必要がある。
　また、電界強度と第１領域との関係について簡単に説明する。
　アバランシェ電流が流れるときにおいて、第１領域が存在しない場合には、電界強度のピークは表面半導体領域の外縁付近（図６の符号ｐ１参照。）及びフィールドプレート（フィールドプレート辺部）の端部付近（図６の符号ｐ２参照。）の２点に現れる。一方、第１領域が存在する場合には、上記した２点に加えて、第１領域付近にも電界強度のピークが現れる（図７の符号ｐ３参照。）。このため、第１領域が存在することにより電界強度のピークを分散させることが可能となり、その結果、半導体装置全体としての破壊耐量を高くすることが可能となる。
　以下、実施形態２に係る半導体装置１０１の効果を説明する。
　このように、実施形態２に係る半導体装置１０１は、表面半導体領域が形成されていない第１領域が存在する点で実施形態１に係る半導体装置１００とは異なるが、ガードリングではなく表面半導体領域１３０を備え、表面半導体領域１３０の少なくとも一部においてＬ１＞Ｌ２であるという条件を満たし、第２辺部１３２の耐圧が第２コーナー部１３１の耐圧よりも低いため、実施形態１に係る半導体装置１００と同様に、ガードリング構造の半導体装置よりも小型化することができ、かつ、従来の半導体装置よりも装置全体としての破壊耐量を高くすることができる半導体装置となる。
　また、実施形態２に係る半導体装置１０１によれば、アバランシェ電流が流れる際に電界強度のピークを分散させることが可能であること、及び、表面半導体領域１３０の内側というブレークダウンが起こり難い位置に第１領域１３６が形成されていることから、装置全体としての破壊耐量を一層高くすることが可能となる。
　また、実施形態２に係る半導体装置１０１によれば、第１領域１３６は、平面的に見てフィールドプレート１５４と重なる位置にあるため、耐圧のばらつきを少なくし、耐圧の観点から安定した構造とすることが可能となる。
　また、実施形態２に係る半導体装置１０１によれば、第１領域１３６は第２コーナー部１３１側には侵入していないため、第２コーナー部１３１の耐圧が低下してしまうことを防止することが可能となる。
　実施形態２に係る半導体装置１０１は、表面半導体領域が形成されていない第１領域が存在する点以外の点については実施形態１に係る半導体装置１００と同様の構成を有するため、実施形態１に係る半導体装置１００が有する効果のうち該当する効果も有する。
［実施形態３］
　実施形態３に係る半導体装置１０２は、基本的には実施形態１に係る半導体装置１００と同様の構成を有するが、表面半導体領域が形成されていない第１領域が存在する点で実施形態１に係る半導体装置１００とは異なる。すなわち、実施形態３に係る半導体装置１０２においては、図８及び図９に示すように、平面的に見て第２辺部１３２の外縁とは離隔した位置にある第１領域１３６には、表面半導体領域１３０が形成されていない。
　凹部１３４は、平面的に見て凹部１３４の底１３５の部分が、隣接する第２コーナー部１３１の間において一方の第２コーナー部１３１から他方の第２コーナー部１３１に向かう方向であるｘ方向（図９参照。）に沿う直線になっている。
　凹部１３４の形状は、第１半導体領域１２０側が狭いテーパー形状である。当該テーパー形状の勾配は、例えば、４５°である。
　本明細書において凹部に関する「テーパー形状の勾配」とは、ｘ方向と垂直な直線と凹部のテーパー部分に沿う直線とを交差させたときのなす角度のうち小さい方の角度のことをいう。
　第１領域１３６の形状は、平面的に見てｘ方向に沿う方向に延びる短冊形状である。
　ここで、実施形態３における第１領域１３６の大きさについて説明する。
　第１領域１３６の端部から第２辺部１３２と第２コーナー部１３１との境界までの、平面的に見てｘ方向に沿う長さをＡとし、第１領域１３６の、平面的に見てｘ方向とは垂直な方向に沿う長さ（第１領域１３６の幅）をＢとする（図９参照。）。
　耐圧と第１領域の幅との関係のグラフ（図５参照。）において、Ｂが比較的小さく（第１領域１３６の幅が比較的狭く）、第２辺部１３２の耐圧が低くなる場合（図５の符号ｃで示す領域参照。）には、Ａは０以上の適切な値（第２辺部１３２と第２コーナー部１３１との境界よりも第２コーナー部１３１側に侵入せず、かつ、第１領域１３６が消滅しないような値）であればよい。
　また、Ｂが比較的大きく（第１領域１３６の幅が比較的広く）、第２辺部１３２の耐圧が高くなる場合（図５の符号ｄで示す領域参照。）であっても、Ａは０以上の適切な値であればよい。
　なお、Ｂ（第１領域１３６の幅）は、半導体装置のサイズや耐圧の関係から決定することができ、例えば、１５μｍ程度とすることができる。
　このように、実施形態３に係る半導体装置１０２は、表面半導体領域が形成されていない第１領域が存在する点で実施形態１に係る半導体装置１００とは異なるが、ガードリングではなく表面半導体領域１３０を備え、表面半導体領域１３０の少なくとも一部においてＬ１＞Ｌ２であるという条件を満たし、第２辺部１３２の耐圧が第２コーナー部１３１の耐圧よりも低いため、実施形態１に係る半導体装置１００と同様に、ガードリング構造の半導体装置よりも小型化することができ、かつ、従来の半導体装置よりも装置全体としての破壊耐量を高くすることができる半導体装置となる。
　また、実施形態３に係る半導体装置１０２によれば、平面的に見て第２辺部１３２の外縁とは離隔した位置にある第１領域１３６には、表面半導体領域１３０が形成されていないため、アバランシェ電流が流れる際に電界強度のピークを分散させることが可能であること、及び、表面半導体領域１３０の内側というブレークダウンが起こり難い位置に第１領域１３６が形成されていることから、装置全体としての破壊耐量を一層高くすることが可能となる。
　また、実施形態３に係る半導体装置１０２によれば、凹部１３４は平面的に見て凹部１３４の底１３５の部分がｘ方向に沿う直線になっており、凹部１３４の形状は平面的に見て第１半導体領域１２０側が狭いテーパー形状であり、第１領域１３６の形状は平面的に見てｘ方向に沿う方向に延びる短冊形状であるため、凹部１３４と第１領域１３６とを並存させ、装置全体としての破壊耐量をより一層高くすることが可能となる。
　また、実施形態３に係る半導体装置１０２によれば、第１領域１３６は、第２コーナー部１３１側には侵入していないため、第２コーナー部１３１の耐圧が低下してしまうことを防止することが可能となる。
　実施形態３に係る半導体装置１０２は、表面半導体領域が形成されていない第１領域が存在する点以外の点については実施形態１に係る半導体装置１００と同様の構成を有するため、実施形態１に係る半導体装置１００が有する効果のうち該当する効果も有する。
［実施形態４］
　実施形態４に係る半導体装置１０３は、基本的には実施形態３に係る半導体装置１０２と同様の構成を有するが、高抵抗領域が形成されている点で実施形態３に係る半導体装置１０２とは異なる。すなわち、実施形態４に係る半導体装置１０３においては、図１０に示すように、第１領域１３６の少なくとも一部には、表面半導体領域１３０よりも電気抵抗が大きい高抵抗領域１３８が形成されている。高抵抗領域１３８は、後述するように第２辺部１３２の耐圧を低くすることが可能である。
　実施形態４においては、第１領域１３６のうち、第１領域１３６の第２コーナー部１３１側の端部を除く領域に高抵抗領域１３８が形成されている。これは、第２コーナー部１３１の耐圧より第２辺部１３２の耐圧を低くするためである。
　高抵抗領域１３８は、例えば、第１領域１３６に対応する位置にｐ型の不純物（例えば、ホウ素）を導入し、その後アニール（熱処理）を行うことにより形成することができる。
　ここで、耐圧と高抵抗領域の表面不純物濃度との関係を簡単に説明する。
　「表面不純物濃度」とは、高抵抗領域の表面における不純物の濃度のことをいう。
　基本的には、高抵抗領域の表面不純物濃度が増加するに従い、第２辺部の耐圧が減少する傾向にある（図１１の符号ｆで示すグラフ参照。）。
　このため、例えば、第２辺部に第１領域が存在することにより、そのままでは第２辺部の耐圧が高くなってしまう場合（図５の符号ｄで示す領域参照。）であっても、表面不純物濃度が適切な値である高抵抗領域を形成することで、第２辺部の耐圧を第２辺部に第１領域が存在しない場合よりも低くすることが可能である（図１１の符号ｅで示すグラフと符号ｆで示すグラフとが交わる点より右側の領域参照。）。
　なお、第２辺部に第１領域が存在することにより、第２辺部に第１領域が存在しない場合よりも第２辺部の耐圧が低くなる場合（図５の符号ｃで示す領域参照。）であっても、耐圧を調整するために高抵抗領域を形成してもよい。
　不純物総和の観点からは、高抵抗領域の不純物総和は、例えば、表面半導体領域の不純物総和に対して１／１０程度とすることができる。
　このように、実施形態４に係る半導体装置１０３は、高抵抗領域が形成されている点で実施形態３に係る半導体装置１０２とは異なるが、ガードリングではなく表面半導体領域１３０を備え、表面半導体領域１３０の少なくとも一部においてＬ１＞Ｌ２であるという条件を満たし、第２辺部１３２の耐圧が第２コーナー部１３１の耐圧よりも低いため、実施形態３に係る半導体装置１０２と同様に、ガードリング構造の半導体装置よりも小型化することができ、かつ、従来の半導体装置よりも装置全体として破壊耐量を高くすることができる半導体装置となる。
　また、実施形態４に係る半導体装置１０３によれば、第１領域１３６の少なくとも一部には、高抵抗領域１３８が形成されているため、高抵抗領域１３８の位置若しくは不純物総和及び表面不純物濃度を調整することにより、第２辺部１３２の、隣接する第２コーナー部１３１の間において一方の第２コーナー部１３１から他方の第２コーナー部１３１に向かう方向（ｘ方向）の耐圧分布を均一に近づけることが可能となる。
　実施形態４に係る半導体装置１０３は、高抵抗領域が形成されている点以外の点については実施形態３に係る半導体装置１０２と同様の構成を有するため、実施形態３に係る半導体装置１０２が有する効果のうち該当する効果も有する。
［実施形態５］
　実施形態５に係る半導体装置１０４は、いわゆる半導体チップである。
　半導体装置１０４は、図１２に示すように、第１導電型（実施形態５においてはｎ型）の半導体基体１１０と、半導体基体１１０の第１主面の表面に形成され、複数の第１コーナー部１２１及び複数の第１辺部１２２を有する第２導電型（実施形態５においてはｐ型）の第１半導体領域１２０と、第１主面の表面に、平面的に見て第１半導体領域１２０と重なる領域を含むように形成され、平面的に見て第１半導体領域１２０を囲むように形成された複数の第２辺部１３２及び複数の第２コーナー部１３１を有し、第１半導体領域１２０よりも不純物濃度が低い第２導電型の表面半導体領域１３０と、第１主面の表面上に、平面的に見て第１半導体領域１２０が形成されている領域から表面半導体領域１３０よりも外側の領域にわたって形成された絶縁膜１４０と、平面的に見て第１半導体領域１２０と重なる領域に形成された第１半導体領域側電極１５２と、平面的に見て表面半導体領域１３０と重なる領域に絶縁膜１４０を介して形成された、複数のフィールドプレートコーナー部１５５及び複数のフィールドプレート辺部１５６を有するフィールドプレート１５４を備える。第１半導体領域側電極１５２及びフィールドプレート１５４は連続しており、第１電極１５０を構成する。
　また、半導体装置１０４は、上記した構成要素の他に第２電極１６０、チャネルストップ電極１７０、保護絶縁層１８０、チャネルストッパ１９０も備える。
　実施形態５に係る半導体装置１０４の構成要素のうち、実施形態１に係る半導体装置１００の場合とは異なる構成要素についてのみ説明し、他の構成要素については説明を省略する。
　ここで、フィールドプレートコーナー部１５５を平面的に見たときにおける第１半導体領域側電極１５２の外縁からフィールドプレート１５４の外縁までの長さをＦＰ１とし、フィールドプレート辺部１５６を平面的に見たときにおける第１半導体領域側電極１５２の外縁からフィールドプレート１５４の外縁までの長さをＦＰ２とする。
　このとき、フィールドプレート１５４の少なくとも一部においてＦＰ１＞ＦＰ２であるという条件を満たす（図１２（ｂ），（ｃ）参照。）。また、第２辺部１３２の耐圧が第２コーナー部１３１の耐圧よりも低い。
　本明細書において「フィールドプレートの少なくとも一部においてＦＰ１＞ＦＰ２である」という条件を満たすには、最も大きい値を取るＦＰ１を下回るＦＰ２がフィールドプレートの中に１ヶ所でも存在すればよく、フィールドプレートコーナー部及びフィールドプレート辺部の全域にわたってＦＰ１＞ＦＰ２である必要はない。
　なお、実施形態５においては、実施形態１における表面半導体領域１３０の凹部１３４に対応する凹部は存在しない。一方、半導体装置１００は、フィールドプレート辺部１５６の外縁において、平面的に見て内側に凹んだ凹部１５８を有する。
　ここで、耐圧とＦＰ１又はＦＰ２の長さとの関係について簡単に説明する。図１３に示すように、ＦＰ１の長さ及びＦＰ２の長さが長くなるほど対応する箇所の耐圧が高くなり、ある程度の長さを超えると耐圧が変化しなくなる傾向にある。また、ＦＰ１の長さとＦＰ２の長さとが同じ場合には、第２コーナー部の耐圧よりも第２辺部の耐圧の方が高くなる。
　このため、第２辺部の耐圧を第２コーナー部の耐圧よりも低くして装置全体としての破壊耐量を高くするためには、ＦＰ２の長さをＦＰ１の長さと比較して十分に短くする必要がある。
　例えば、図１３のグラフで説明すると、定格電圧に対して余裕を持ってＦＰ２の長さを設定し、さらに第２コーナー部１３１の耐圧が第２辺部１３２の耐圧より高くなるように余裕（例えば、グラフｈの線分の左端近くに対応する耐圧が１８５０Ｖであり、グラフｇの線分の右端に対応する耐圧が１９２０Ｖであるとすると、７０Ｖの余裕）を持たせてＦＰ１の長さを設定すると、ＦＰ１の長さをＦＰ２の長さと比較して十分に長くした、つまり、ＦＰ２の長さをＦＰ１の長さと比較して十分に短くしたといえる。
　以下、実施形態５に係る半導体装置１０４の効果を説明する。
　実施形態５に係る半導体装置１０４によれば、ガードリングではなく表面半導体領域１３０を備えるため、ガードリング構造の半導体装置よりも半導体装置を小型化することができる。
　また、実施形態５に係る半導体装置１０４によれば、周辺領域に表面半導体領域１３０が形成されているため、逆バイアス時に最初に表面半導体領域１３０と半導体基体１１０との間のｐｎ接合から空乏層が広がり、更に表面半導体領域１３０が完全空乏層化することで、半導体装置１０４の耐圧を高くすることができる。そして、そして、（１）表面半導体領域１３０の少なくとも一部においてＬ１＞Ｌ２であるという条件、及び、（２）フィールドプレート１５４の少なくとも一部においてＦＰ１＞ＦＰ２であるという条件のうち少なくともいずれかの条件（実施形態５においては（２）の条件）を満たし、第２辺部１３２の耐圧が第２コーナー部１３１の耐圧よりも低いため、第２辺部１３２における耐圧を意図的に小さくし、逆バイアス時に表面半導体領域１３０の第２コーナー部１３１よりも先に第２辺部１３２でアバランシェ降伏を生じさせることで、従来の半導体装置よりも装置全体としての破壊耐量を高くすることができる。
　このため、実施形態５に係る半導体装置１０４は、ガードリング構造の半導体装置よりも小型化することができ、かつ、従来の半導体装置よりも破壊耐量を高くすることができる半導体装置となる。
［実施形態６］
　実施形態６に係る半導体装置１０５は、基本的には実施形態３に係る半導体装置１０２と同様の構成を有するが、表面半導体領域が形成されていない第２領域が存在する点で実施形態３に係る半導体装置１０２とは異なる。すなわち、実施形態６に係る半導体装置１０５においては、図１４に示すように、平面的に見て第２コーナー部１３１の外縁とは離隔した位置にある第２領域１３７には表面半導体領域１３０が形成されていない。
　第２領域１３７は、端部が第２辺部１３２と接している。
　なお、実施形態６においては、Ｌ１の長さは、内側の表面半導体領域１３０の長さ（図１４（ｂ）の符号Ｌ１－１参照。）と外側の表面半導体領域１３０の長さ（図１４（ｃ）の符号Ｌ１－２参照。）との合計となる。
　実施形態６における第１領域１３６と第２領域１３７とは連続している（第１領域１３６の端部と第２領域の１３７の端部とが接している。）。
　第１領域１３６の幅と第２領域１３７の幅とは、同じであってもよいし、異なっていてもよい。
　本明細書において「第２領域の幅」とは、第２領域の第１半導体領域側の辺から当該辺と対向する辺までの長さのことをいう。
　なお、第１領域１３６には、高抵抗領域（実施形態４参照。）が形成されていてもよい。
　ここで、耐圧と第１領域又は第２領域の幅との関係について簡単に説明する。図１５に示すように、第２コーナー部に第２領域がある場合には、第２領域の幅が広くなるほど第２コーナー部の耐圧は低下する傾向にある。しかし、第２コーナー部に第２領域が存在する場合であっても、第２領域の幅によっては、第２辺部の耐圧よりも第２コーナー部の耐圧を高くすることができる場合がある。例えば、第１領域の幅と第２領域の幅とが同じである場合、当該幅が図１５の破線よりも左側の領域に対応する長さであれば、第２辺部の耐圧よりも第２コーナー部の耐圧を高くすることができる。
　このため、第２領域が存在する場合には、第２コーナー部の耐圧が第２辺部の耐圧を下回らない（第２辺部の耐圧が第２コーナー部の耐圧よりも低くなる）ように第１領域の幅及び第２領域の幅を設定する必要がある。
　このように、実施形態６に係る半導体装置１０５は、表面半導体領域が形成されていない第２領域が存在する点で実施形態３に係る半導体装置１０２とは異なるが、ガードリングではなく表面半導体領域１３０を備え、表面半導体領域１３０の少なくとも一部においてＬ１＞Ｌ２であるという条件を満たし、第２辺部１３２の耐圧が第２コーナー部１３１の耐圧よりも低いため、実施形態３に係る半導体装置１０２と同様に、ガードリング構造の半導体装置よりも小型化することができ、かつ、従来の半導体装置よりも破壊耐量を高くすることができる半導体装置となる。
　また、実施形態６に係る半導体装置１０５によれば、平面的に見て第２コーナー部１３１の外縁とは離隔した位置にある第２領域１３７には表面半導体領域１３０が形成されていないため、第２辺部１３２だけでなく第２コーナー部１３１の耐圧も調整することが可能となる。
　また、実施形態６に係る半導体装置１０５によれば、第１領域１３６と第２領域１３７とは連続しているため、表面半導体領域１３０を第１領域１３６及び第２領域１３７の内側と外側とに分割し、半導体装置全体の耐圧を高くすることが可能となる。
　実施形態６に係る半導体装置１０５は、表面半導体領域が形成されていない第２領域が存在する点以外の点については実施形態３に係る半導体装置１０２と同様の構成を有するため、実施形態３に係る半導体装置１０２が有する効果のうち該当する効果も有する。
　以上、本発明を上記の各実施形態に基づいて説明したが、本発明は上記の各実施形態に限定されるものではない。その趣旨を逸脱しない範囲において種々の態様において実施することが可能であり、例えば、次のような変形も可能である。
（１）上記各実施形態において記載した構成要素の数、材質、形状、位置、大きさ、角度等は例示であり、本発明の効果を損なわない範囲において変更することが可能である。
（２）上記各実施形態においては、第２コーナー部１３１は平面視したときにＲ面取りされた平面形状を有するが、本発明はこれに限定されるものではない。例えば、変形例１に係る半導体装置１０６（図１６参照。）及び変形例２に係る半導体装置１０７（図１７参照。）のように、第２コーナー部は平面視したときに角面取りされた（ある第２辺部の外縁と他の第２辺部の外縁とを直線で接続する）平面形状を有していてもよい。
（３）また、第２コーナー部が平面視したときに角面取りされた平面形状を有する場合には、変形例３に係る半導体装置１０６ａ（図１８参照。）及び変形例４に係る半導体装置１０７ａ（図１９参照。）のように、第２コーナー部が平面視したときにＲ面取りされた平面形状を有する場合と比較して周辺領域を小さくすることも可能となる。この場合、半導体装置全体のサイズ（チップサイズ）の一層の小型化が可能となる。
（４）上記実施形態１，３，４，６においては、第２コーナー部１３１付近における第２辺部１３２の外縁は、第２コーナー部１３１の外縁の末端から他の第２コーナー部１３１の方向へ向かう第１の直線部分と、第１の直線部分から凹部１３４の底１３５へ向かう第２の直線部分とからなるが、本発明はこれに限定されるものではない。例えば、変形例５に係る半導体装置１０８（図２０参照。）のように、第２コーナー部付近における第２辺部の外縁は、第２コーナー部の外縁の円弧形状と連続する円弧形状からなるものであってもよい。このような構成とすることにより、第２コーナー部の耐圧を安定して確保することが可能となる。なお、「第２コーナー部付近における第２辺部の外縁が第２コーナー部の外縁の円弧形状と連続する円弧形状からなる」という特徴は、上記実施形態３，４，６のような半導体装置にも適用可能である。
（５）上記実施形態２～４，６及び上記変形例２，４において示した第１領域１３６の位置は例示である。第１領域は、変形例６に係る半導体装置１０２ａ（図２１参照。）のように実施形態２～４，６及び変形例２，４で例示した位置よりも内側にあってもよいし、変形例７に係る半導体装置１０２ｂ（図２２参照。）や変形例８に係る半導体装置１０２ｃ（図２３参照。）のように実施形態２～４，６及び変形例２，４で例示した位置よりも外側にあってもよい。なお、上記実施形態６において示した第２領域１３７についても、第１領域１３６の場合と同様である。
（６）上記各実施形態においては、第１半導体領域１２０の下方（第２電極１６０側）にも表面半導体領域１３０が形成されているが、本発明はこれに限定されるものではない。変形例９に係る半導体装置１０２ｄ（図２４参照。）のように、第１半導体領域の下方に表面半導体領域が形成されていない領域があってもよい。
（７）上記実施形態３においては、凹部１３４の形状は平面的に見て第１半導体領域１２０側が狭いテーパー形状であり、当該テーパー形状の勾配は４５°であるが、本発明はこれに限定されるものではない。テーパー形状の勾配は４５°でなくてもよい。
（８）第２辺部の耐圧が第２コーナー部の耐圧よりも低くなる限りにおいて、フィールドプレートの少なくとも一部においてＦＰ１＞ＦＰ２であるという条件を満たす場合でも、上記実施形態６で示したような第２領域が存在してもよい。
（９）上記実施形態５に係る半導体装置１０４のように、フィールドプレート１５４の少なくとも一部においてＦＰ１＞ＦＰ２であるという条件を満たす場合であっても、変形例１０に係る半導体装置１０４ａ（図２５参照。）や変形例１１に係る半導体装置１０４ｂ（図２６参照。）のように、第１領域（図２５及び図２６の符号１３６参照。）が存在していてもよく、さらに高抵抗領域（図２６の符号１３８参照。）が形成されていてもよい。また、上記のような半導体装置は、第２辺部の外縁において、平面的に見て内側に凹んだ凹部をさらに有していてもよい。
（１０）上記各実施形態においては、第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明はこれに限定されるものではない。第１導電型をｐ型とし、第２導電型をｎ型としてもよい。
１００，１０１，１０２，１０２ａ，１０２ｂ，１０２ｃ，１０２ｄ，１０３，１０４，１０４ａ，１０４ｂ，１０５，１０６，１０６ａ，１０７，１０７ａ，１０８…半導体装置、１１０…半導体基体、１１２…ｎ＋型半導体領域、１１４…ｎ型半導体領域、１２０…第１半導体領域、１２１…第１コーナー部、１２２…第１辺部、１３０…表面半導体領域、１３１…第２コーナー部、１３２…第２辺部、１３４…（第２辺部の）凹部、１３５…凹部の底、１３６…第１領域、１３７…第２領域、１３８…高抵抗領域、１４０…絶縁膜、１５０…第１電極、１５２…第１半導体領域側電極、１５４…フィールドプレート、１５５…フィールドプレートコーナー部、１５６…フィールドプレート辺部、１５８…（フィールドプレート辺部の）凹部、１６０…第２電極、１７０…チャネルストップ電極、１８０…保護絶縁層、１９０…チャネルストッパ、ｘ…ｘ方向

Claims (12)

  1. 　第１導電型の半導体基体と、
    　前記半導体基体の第１主面の表面に形成され、複数の第１コーナー部及び複数の第１辺部を有する第２導電型の第１半導体領域と、
    　前記第１主面の表面に、平面的に見て前記第１半導体領域と重なる領域を含むように形成され、平面的に見て前記第１半導体領域を囲むように形成された複数の第２コーナー部及び複数の第２辺部を有し、前記第１半導体領域よりも不純物濃度が低い第２導電型の表面半導体領域と、
    　前記第１主面の表面上に、平面的に見て前記第１半導体領域が形成されている領域から前記表面半導体領域よりも外側の領域にわたって形成された絶縁膜と、
    　平面的に見て前記第１半導体領域と重なる領域に形成された第１半導体領域側電極と、
    　平面的に見て前記表面半導体領域と重なる領域に前記絶縁膜を介して形成された、複数のフィールドプレートコーナー部及び複数のフィールドプレート辺部を有するフィールドプレートとを備え、
    　前記第２コーナー部を平面的に見たときにおける前記第１半導体領域の外縁から前記表面半導体領域の外縁までの前記表面半導体領域の合計長さをＬ１とし、前記第２辺部を平面的に見たときにおける前記第１半導体領域の外縁から前記表面半導体領域の外縁までの前記表面半導体領域の合計長さをＬ２とし、
    　前記フィールドプレートコーナー部を平面的に見たときにおける前記第１半導体領域側電極の外縁から前記フィールドプレートの外縁までの長さをＦＰ１とし、前記フィールドプレート辺部を平面的に見たときにおける前記第１半導体領域側電極の外縁から前記フィールドプレートの外縁までの長さをＦＰ２とするとき、
    　（１）前記表面半導体領域の少なくとも一部においてＬ１＞Ｌ２であるという条件、及び、（２）前記フィールドプレートの少なくとも一部においてＦＰ１＞ＦＰ２であるという条件のうち少なくともいずれかの条件を満たし、前記第２辺部の耐圧が前記第２コーナー部の耐圧よりも低いことを特徴とする半導体装置。
  2. 　前記表面半導体領域の少なくとも一部においてＬ１＞Ｌ２であるという条件を満たし、
    　前記第２辺部の外縁において、平面的に見て内側に凹んだ凹部を有することを特徴とする請求項１に記載の半導体装置。
  3. 　少なくとも、平面的に見て前記第２辺部の外縁とは離隔した位置にある第１領域には、前記表面半導体領域が形成されていないことを特徴とする請求項２に記載の半導体装置。
  4. 　前記凹部は、平面的に見て前記凹部の底の部分が、隣接する前記第２コーナー部の間において一方の前記第２コーナー部から他方の前記第２コーナー部に向かう方向であるｘ方向に沿う直線になっており、
    　前記凹部の形状は、平面的に見て前記第１半導体領域側が狭いテーパー形状であり、
    　前記第１領域の形状は、平面的に見て前記ｘ方向に沿う方向に延びる短冊形状であることを特徴とする請求項３に記載の半導体装置。
  5. 　前記表面半導体領域の少なくとも一部においてＬ１＞Ｌ２であるという条件を満たし、
    　少なくとも、平面的に見て前記第２辺部の外縁とは離隔した位置にある第１領域には、前記表面半導体領域が形成されていないことを特徴とする請求項１に記載の半導体装置。
  6. 　前記第１領域の少なくとも一部には、前記表面半導体領域よりも電気抵抗が大きい高抵抗領域が形成されていることを特徴とする請求項３～５のいずれかに記載の半導体装置。
  7. 　前記第１領域は、平面的に見て前記フィールドプレートと重なる位置にあることを特徴とする請求項３～６のいずれかに記載の半導体装置。
  8. 　平面的に見て前記第２コーナー部の外縁とは離隔した位置にある第２領域には、前記表面半導体領域が形成されていないことを特徴とする請求項３～７のいずれかに記載の半導体装置。
  9. 　前記第１領域と前記第２領域とは連続していることを特徴とする請求項８に記載の半導体装置。
  10. 　前記フィールドプレートの少なくとも一部においてＦＰ１＞ＦＰ２であるという条件を満たすことを特徴とする請求項１に記載の半導体装置。
  11. 　前記表面半導体領域の少なくとも一部においてＬ１＞Ｌ２であるという条件も満たし、
    　少なくとも、平面的に見て前記第２辺部の外縁とは離隔した位置にある第１領域には、前記表面半導体領域が形成されていないことを特徴とする請求項１０に記載の半導体装置。
  12. 　前記第１領域の少なくとも一部には、前記表面半導体領域よりも電気抵抗が大きい高抵抗領域が形成されていることを特徴とする請求項１１に記載の半導体装置。
PCT/JP2017/031350 2017-08-31 2017-08-31 半導体装置 WO2019043867A1 (ja)

Priority Applications (8)

Application Number Priority Date Filing Date Title
US16/498,598 US11152465B2 (en) 2017-08-31 2017-08-31 Semiconductor device comprising surface semiconductor region for increased breakdown strength
PCT/JP2017/031350 WO2019043867A1 (ja) 2017-08-31 2017-08-31 半導体装置
JP2018519991A JP6438175B1 (ja) 2017-08-31 2017-08-31 半導体装置
CN201780088735.6A CN110447096B (zh) 2017-08-31 2017-08-31 半导体装置
DE112017008002.9T DE112017008002T5 (de) 2017-08-31 2017-08-31 Halbleiterbauelement
NL2021436A NL2021436B1 (en) 2017-08-31 2018-08-07 Semiconductor device
TW107130162A TWI670757B (zh) 2017-08-31 2018-08-29 半導體裝置
FR1857860A FR3070536A1 (fr) 2017-08-31 2018-08-31 Dispositif a semi-conducteur

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2017/031350 WO2019043867A1 (ja) 2017-08-31 2017-08-31 半導体装置

Publications (1)

Publication Number Publication Date
WO2019043867A1 true WO2019043867A1 (ja) 2019-03-07

Family

ID=64655957

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2017/031350 WO2019043867A1 (ja) 2017-08-31 2017-08-31 半導体装置

Country Status (8)

Country Link
US (1) US11152465B2 (ja)
JP (1) JP6438175B1 (ja)
CN (1) CN110447096B (ja)
DE (1) DE112017008002T5 (ja)
FR (1) FR3070536A1 (ja)
NL (1) NL2021436B1 (ja)
TW (1) TWI670757B (ja)
WO (1) WO2019043867A1 (ja)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06244405A (ja) * 1993-02-15 1994-09-02 Fuji Electric Co Ltd 半導体素子
JPH06334188A (ja) * 1993-05-18 1994-12-02 Hitachi Ltd 半導体装置
JPH08288524A (ja) * 1995-04-11 1996-11-01 Toshiba Corp 高耐圧半導体素子
JP2017139392A (ja) * 2016-02-05 2017-08-10 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07249737A (ja) * 1994-03-11 1995-09-26 Mitsubishi Electric Corp プレーナ型半導体装置およびその製造方法
JP3372176B2 (ja) 1996-12-06 2003-01-27 株式会社東芝 半導体装置とその製造方法
JP3931138B2 (ja) * 2002-12-25 2007-06-13 三菱電機株式会社 電力用半導体装置及び電力用半導体装置の製造方法
DE102005023668B3 (de) * 2005-05-23 2006-11-09 Infineon Technologies Ag Halbleiterbauelement mit einer Randstruktur mit Spannungsdurchbruch im linearen Bereich
US7592668B2 (en) * 2006-03-30 2009-09-22 Fairchild Semiconductor Corporation Charge balance techniques for power devices
US7541660B2 (en) * 2006-04-20 2009-06-02 Infineon Technologies Austria Ag Power semiconductor device
JP4915221B2 (ja) * 2006-11-28 2012-04-11 トヨタ自動車株式会社 半導体装置
JP5092610B2 (ja) * 2007-08-01 2012-12-05 トヨタ自動車株式会社 半導体装置
JP2009164486A (ja) 2008-01-09 2009-07-23 Toyota Motor Corp 縦型ダイオードとその製造方法
CN102576728B (zh) * 2009-10-14 2015-06-24 三菱电机株式会社 功率用半导体装置
DE112010005272B4 (de) 2010-02-16 2014-12-24 Sansha Electric Manufacturing Co., Ltd. Pin-diode
US8802529B2 (en) * 2011-07-19 2014-08-12 Alpha And Omega Semiconductor Incorporated Semiconductor device with field threshold MOSFET for high voltage termination
US8368167B1 (en) * 2011-09-30 2013-02-05 Chengdu Monolithic Power Systems, Inc. Schottky diode with extended forward current capability
CN103872109A (zh) * 2012-12-07 2014-06-18 上海联星电子有限公司 一种绝缘栅双级晶体管
JP6146097B2 (ja) * 2013-04-04 2017-06-14 三菱電機株式会社 半導体装置
JP2014241367A (ja) * 2013-06-12 2014-12-25 三菱電機株式会社 半導体素子、半導体素子の製造方法
JP6168961B2 (ja) * 2013-10-10 2017-07-26 三菱電機株式会社 半導体装置
JP6199232B2 (ja) * 2014-04-22 2017-09-20 株式会社豊田中央研究所 半導体装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06244405A (ja) * 1993-02-15 1994-09-02 Fuji Electric Co Ltd 半導体素子
JPH06334188A (ja) * 1993-05-18 1994-12-02 Hitachi Ltd 半導体装置
JPH08288524A (ja) * 1995-04-11 1996-11-01 Toshiba Corp 高耐圧半導体素子
JP2017139392A (ja) * 2016-02-05 2017-08-10 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法

Also Published As

Publication number Publication date
JPWO2019043867A1 (ja) 2019-11-07
DE112017008002T5 (de) 2020-07-02
CN110447096A (zh) 2019-11-12
US11152465B2 (en) 2021-10-19
CN110447096B (zh) 2022-12-27
FR3070536A1 (fr) 2019-03-01
US20200052069A1 (en) 2020-02-13
TWI670757B (zh) 2019-09-01
NL2021436B1 (en) 2019-05-24
NL2021436A (en) 2019-03-07
TW201913743A (zh) 2019-04-01
JP6438175B1 (ja) 2018-12-12

Similar Documents

Publication Publication Date Title
JP5578183B2 (ja) 半導体装置
JP5601849B2 (ja) 炭化珪素半導体装置の製造方法
US7919824B2 (en) Semiconductor device and method of manufacturing the same
US9406666B2 (en) Semiconductor device
CN105097934B (zh) 半导体器件及其制造方法
JP6647897B2 (ja) ＳｉＣベースの超接合半導体装置
US9478621B2 (en) Semiconductor device
US20120126323A1 (en) Semiconductor device having a split gate and a super-junction structure
US11728377B2 (en) Semiconductor device
JP5991383B2 (ja) 半導体装置の製造方法
JP4253558B2 (ja) 半導体装置
DE112012005981T5 (de) Halbleitervorrichtung
CN105448961B (zh) 超结器件的终端保护结构
JP2008130775A (ja) 半導体装置
JP2014038937A (ja) 半導体装置
WO2014045480A1 (ja) 半導体装置及び半導体装置の製造方法
JP2014060361A (ja) 半導体装置
WO2013080641A1 (ja) 半導体装置
CN113540244A (zh) 用于沟槽场板功率mosfet的终端
WO2017090183A1 (ja) 半導体装置
WO2019043867A1 (ja) 半導体装置
KR20080095764A (ko) 반도체 장치
JP5849894B2 (ja) 半導体装置
JP4443884B2 (ja) 半導体装置
US20220293724A1 (en) Semiconductor device

Legal Events

Date Code Title Description
ENP Entry into the national phase

Ref document number: 2018519991

Country of ref document: JP

Kind code of ref document: A

121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 17923645

Country of ref document: EP

Kind code of ref document: A1

122 Ep: pct application non-entry in european phase

Ref document number: 17923645

Country of ref document: EP

Kind code of ref document: A1