JP7150539B2 - 半導体装置 - Google Patents

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Description

本発明の実施形態は、半導体装置に関する。
発電や送電、ポンプやブロアなどの回転機、通信システムや工場などの電源装置、交流モータによる鉄道、電気自動車、家庭用電化製品等の幅広い分野に向けた、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）やＰＩＮダイオードといった半導体素子に代表されるパワー半導体装置の開発が行われている。
終端構造として、ＶＬＤ（Ｖａｒｉａｔｉｏｎ ｏｆ Ｌａｔｅｒａｌ Ｄｏｐｉｎｇ）構造と呼ばれる構造が、近年開発されているパワー半導体装置に用いられはじめている。ＶＬＤ構造は、これまで用いられているガードリング構造等に比較して終端構造を小さくすることができるという長所がある。しかし、ＶＬＤ構造における不純物濃度は低いため、オフ時に空乏層が電極に到達してしまい漏れ電流が増加するという問題があった。また、これを防止するために、より濃度の高い半導体層を別に形成すると、製造工程数が増加してしまうという問題があった。
特許第５５１５９２２号公報
本発明が解決しようとする課題は、耐圧の高い半導体装置を提供することである。
実施形態の半導体装置は、第１の面と、第２の面と、を有する第１導電型の半導体基板と、第１の面に設けられた第２導電型の第１の半導体領域と、第１の面において、第１の半導体領域の周囲に、第１の半導体領域を囲むように設けられ、第１の半導体領域の周囲に、第１の半導体領域を囲むように設けられた第５の半導体領域と、第５の半導体領域の周囲に、第５の半導体領域を囲むように設けられ、第１の面に平行な面内における第２導電型不純物濃度は、半導体基板の端部に向かって、第５の半導体領域よりも大きな勾配で低くなっている第６の半導体領域と、を有する第２導電型の第２の半導体領域と、第１の面において、第５の半導体領域内に、第１の半導体領域を囲むように設けられ、第５の半導体領域より第２導電型不純物濃度が高い第２導電型の第３の半導体領域と、第２の半導体領域の上に、第１の半導体領域を囲むように設けられ、第３の半導体領域の上に穴を有する第１の絶縁膜と、第１の絶縁膜の上に設けられ、穴を介して第３の半導体領域と電気的に接続された第１の電極であって、第１の電極の端部は第５の半導体領域と第６の半導体領域の間の上に設けられた第１の電極と、を備える。
第１の実施形態の半導体装置の模式上面図である。 第１の実施形態の半導体装置の模式上面図である。 第１の実施形態の半導体装置の要部の模式断面図である。 第１の実施形態の半導体装置の製造工程の一部を示す模式断面図である。 第１の実施形態の比較形態となる半導体装置の要部の模式断面図である。 第１の実施形態の比較形態となる半導体装置の要部の模式断面図である。 第１の実施形態の半導体装置の作用効果を説明する図である。 第２の実施形態の半導体装置の模式上面図である。 第３の実施形態の半導体装置の模式上面図である。 第４の実施形態の半導体装置の要部の模式断面図である。
以下、図面を用いて実施形態を説明する。なお、図面中、同一又は類似の箇所には、同一又は類似の符号を付している。
本明細書中、同一又は類似する部材については、同一の符号を付し、重複する説明を省略する場合がある。
本明細書中、部品等の位置関係を示すために、図面の上方向を「上」、図面の下方向を「下」と記述する。本明細書中、「上」、「下」の概念は、必ずしも重力の向きとの関係を示す用語ではない。
本明細書中、ｎ＋、ｎ、ｎ－及び、ｐ＋、ｐ、ｐ－の表記は、各導電型における不純物濃度の相対的な高低を表す。すなわちｎ＋はｎよりもｎ型の不純物濃度が相対的に高く、ｎ－はｎよりもｎ型の不純物濃度が相対的に低いことを表す。また、ｐ＋はｐよりもｐ型の不純物濃度が相対的に高く、ｐ－はｐよりもｐ型の不純物濃度が相対的に低いことを表す。なお、ｎ＋とｎ－を単にｎ型、またｐ＋とｐ－を単にｐ型と記載する場合もある。
以下では、第１導電型がｎ型、第２導電型がｐ型である場合を例に説明する。
（第１の実施形態）
本実施形態の半導体装置は、第１の面と、第２の面と、を有する第１導電型の半導体基板と、第１の面に設けられた第２導電型の第１の半導体領域と、第１の面において、第１の半導体領域の周囲に、第１の半導体領域を囲むように設けられた第２導電型の第２の半導体領域と、第１の面において、第２の半導体領域内に、第１の半導体領域を囲むように設けられ、第２の半導体領域より第２導電型不純物濃度が高い第２導電型の第３の半導体領域と、第２の半導体領域の上に、第１の半導体領域を囲むように設けられ、第３の半導体領域の上に穴を有する第１の絶縁膜と、第１の絶縁膜の上に設けられ、穴を介して第３の半導体領域と電気的に接続された第１の電極と、を備える。
また、本実施形態の半導体装置は、第１の面と、第２の面と、を有する第１導電型の半導体基板と、第１の面に設けられた第２導電型の第１の半導体領域と、第１の面において、第１の半導体領域の周囲に、第１の半導体領域を囲むように設けられた第２導電型の第２の半導体領域と、第２の半導体領域の上に、第１の半導体領域を囲むように設けられ、穴を有する第１の絶縁膜と、第１の絶縁膜の上に設けられ、穴を介して第２の半導体領域と電気的に接続された第１の電極と、第１の半導体領域に電気的に接続され、第１の電極と離間して設けられた第２の電極と、を備える。
図１は、本実施形態の半導体装置１００の模式上面図である。本実施形態の半導体装置１００は、ＰＩＮダイオードである。
半導体装置１００は、半導体基板２と、アノード電極１０（第２の電極の一例）と、第１の絶縁膜１２と、第１の穴１３ａ（穴の一例）と、フィールドプレート電極１４（第１の電極の一例）と、ストッパ電極１８と、ストッパ層２０と、カソード層２４（第７の半導体領域の一例）と、カソード電極２６（第３の電極の一例）と、ｐ＋型半導体領域２８（第３の半導体領域の一例）と、ｎ型表面半導体領域３０（第４の半導体領域の一例）と、アノード層３２（第１の半導体領域の一例）と、ｐ型半導体領域４０（第２の半導体領域の一例）と、を備える。
半導体基板２は、第１の面４と、第２の面６と、を有する。第１の面４と第２の面６の間に設けられている部分は、ＰＩＮダイオードのドリフト層２２として機能する。
ｐ型半導体領域４０は、バラスト抵抗領域４２（第５の半導体領域の一例）と、ＶＬＤ領域４４（第６の半導体領域の一例）と、を有する。バラスト抵抗領域４２は、第１のバラスト抵抗領域部分４２ａと、第２のバラスト抵抗領域部分４２ｂと、を有する。
図２は、本実施形態の半導体装置１００の模式上面図である。図２は、図１から、アノード電極１０と、第１の絶縁膜１２と、フィールドプレート電極１４と、ストッパ電極１８と、ｎ型表面半導体領域３０の記載を省略し、ｐ＋型半導体領域２８と、アノード層３２と、ｐ型半導体領域４０と、バラスト抵抗領域４２と、ＶＬＤ領域４４と、を示したものである。
図３は、本実施形態の半導体装置１００の要部の模式図である。図３（ａ）は、図１に示したＡ－Ａ’断面における、半導体装置１００の模式断面図である。図３（ｂ）は、図１に示したＡ－Ａ’断面を含む部分において、アノード電極１０と、第１の絶縁膜１２と、フィールドプレート電極１４と、ストッパ電極１８を取り除いて示した、半導体装置１００の上面図である。なお、バラスト抵抗領域４２及びＶＬＤ領域４４は、図３に示されるように、それぞれ、ｐ型不純物を含む領域を複数有することがある。
以下では、図１、図２及び図３を参照しながら、半導体装置１００を説明する。
ｎ－型の半導体基板２は、例えばＳｉ（シリコン）基板である。ｎ型不純物は、例えばＰ（リン）である。ここで、ｘ軸と、ｘ軸に垂直なｙ軸と、ｘ軸及びｙ軸に垂直なｚ軸を定義する。第１の面４及び第２の面６は、ｘｙ面に平行に配置されているものとする。また、以下では、第１の面４が上に、第２の面６が下に表示されているものとする。
ｐ型のアノード層３２は、第１の面４の中央部に設けられている。ｐ型不純物は、例えばＢ（ホウ素）である。
ｐ型半導体領域４０は、第１の面４において、アノード層３２の周囲に、アノード層３２を囲むように設けられている。バラスト抵抗領域４２は、アノード層３２の周囲に、アノード層３２を囲むように設けられている。ＶＬＤ領域４４は、バラスト抵抗領域４２の周囲に、バラスト抵抗領域４２を囲むように設けられている。いわば、バラスト抵抗領域４２及びＶＬＤ領域４４は、それぞれ第１の面４において、リング状に設けられている。そして、ＶＬＤ領域４４においては、第１の面４に平行な面内におけるｐ型不純物の勾配が、半導体基板の端部２ｂに向かって、バラスト抵抗領域４２よりも大きな勾配で低くなっている。この点については、図４を用いてさらに後述する。
ｐ＋型半導体領域２８は、第１の面４において、ｐ型半導体領域４０内に、アノード層３２を囲むように設けられている。そして、ｐ＋型半導体領域２８のｐ型不純物濃度は、ｐ型半導体領域４０の不純物濃度より高い。
図３（ａ）の模式図において、ｐ＋型半導体領域２８は、バラスト抵抗領域４２の任意の位置に設けられている。ｐ＋型半導体領域２８より内側のバラスト抵抗領域４２は、第１のバラスト抵抗領域部分４２ａである。また、ｐ＋型半導体領域２８より外側のバラスト抵抗領域４２は、第２のバラスト抵抗領域部分４２ｂである。そして、ｐ＋型半導体領域２８の厚さは、ｐ型半導体領域４０の厚さより薄い。
そして、ｐ型半導体領域４０のｐ型不純物濃度は、第１の面４からの所定の距離ｄ１において最大値を有する。
第１の絶縁膜１２は、ｐ型半導体領域４０の上に、アノード層３２を囲むように設けられている。そして、第１の絶縁膜１２には、ｐ＋型半導体領域２８の上に沿って、リング状に、第１の穴１３ａ（穴の一例）が設けられている。第１の絶縁膜１２は、例えば、シリコン酸化膜である。
フィールドプレート電極１４は、第１の絶縁膜１２の上に設けられている。そして、フィールドプレート電極１４は、第１の穴１３ａを介してｐ＋型半導体領域２８と電気的に接続されている。フィールドプレート電極１４は、例えばアルミニウム（Ａｌ）で形成されている。フィールドプレート電極１４の、端部２ｂ側の先端は、バラスト抵抗領域４２とＶＬＤ領域４４の間に設けられている。ただし、フィールドプレート電極１４の先端が設けられている位置は、これに限定されるものではない。
アノード電極１０は、アノード層３２の上に、アノード層３２と電気的に接続されており、一部は第１の絶縁膜１２の上に設けられている。アノード電極１０は、アルミニウム（Ａｌ）で形成されている。アノード電極１０は、フィールドプレート電極１４と離間して設けられている。
ｎ＋型のストッパ層２０は、第１の面４上に、半導体装置１００の外周に設けられている。ストッパ電極１８は、ストッパ層２０の上に設けられている。ストッパ電極１８は、ストッパ層２０と電気的に接続されている。ストッパ層２０は、端部２ｂにダイシング加工により形成された図示しない凹凸に、空乏層がたどりつくのを抑制する。ストッパ電極１８は、ストッパ層２０の電位を、半導体装置１００内においてより均一にする。
ｎ型表面半導体領域３０は、第１の面４において、アノード層３２を囲むように設けられている。ｎ型表面半導体領域３０の不純物濃度は、半導体基板２のｎ型不純物濃度より高い。そして、上記の通りｐ型半導体領域４０のｐ型不純物濃度は、第１の面４からの基板深さ方向の所定の距離ｄ１において最大値を有しているが、所定の距離ｄ１はｎ型表面半導体領域３０の厚さｄ２より長い。
ｎ型のカソード層２４は、第２の面６に設けられている。カソード層２４のｎ型不純物濃度は、半導体基板２のｎ型不純物濃度より高い。
カソード電極２６は、カソード層２４に電気的に接続されている。カソード電極２６は、例えばアルミニウム（Ａｌ）により形成されている。
図４は、本実施形態の半導体装置１００の製造工程の一部を示す模式断面図である。図４は、本実施形態の半導体装置１００の製造工程のうち、ｐ型半導体領域４０の製造工程について示すものである。
図４においては、第１の面４の上に、複数のマスク材９０が形成されている。ここで、マスク材９０のｘ方向の幅はそれぞれ等しい。一方、それぞれのマスク材９０の間隔は、半導体基板２のより内側においては、ｄ１１で等しい。一方、より外側においては、それぞれｄ１２、ｄ１３、ｄ１４、ｄ１５及びｄ１６となっている。なお、ｄ１１＞ｄ１２＞ｄ１３＞ｄ１４＞ｄ１５＞ｄ１６である。ここでｐ型不純物を打ち込み、その後にマスク材９０をアッシング等により除去して熱処理をする。それぞれのマスク材９０の間隔をいずれも小さくしておいて、それぞれのマスク材９０の間に打ち込まれたｐ型不純物の分布が互いに重なりあうようにする。それぞれのマスク材９０の間隔がｄ１１であった部分には、バラスト抵抗領域４２が形成される。一方、それぞれのマスク材９０の間隔がｄ１２、ｄ１３、ｄ１４、ｄ１５及びｄ１６であった部分には、ＶＬＤ領域４４が形成される。
マスク材９０の間隔がｄ１１で等しいため、バラスト抵抗領域４２における、第１の面４に平行な面内におけるｐ型不純物濃度の勾配はなく一定である。一方、マスク材９０の間隔がｄ１２＞ｄ１３＞ｄ１４＞ｄ１５＞ｄ１６と端部２ｂにいくに従って狭くなっていたことから、ＶＬＤ領域４４における、第１の面４に平行な面内におけるｐ型不純物濃度の勾配は、バラスト抵抗領域４２よりも大きな勾配を持ち、半導体基板２の端部２ｂに向かって低くなっている。なお、熱処理の程度やマスク材９０の形成のされ方により、バラスト抵抗領域４２及びＶＬＤ領域４４におけるｐ型不純物濃度の分布は、図３に示されるように、所々において、ｐ型不純物の濃度が低くなるところが形成されることもある。また、所々において、ｐ型不純物の濃度が低くなるところが形成されず、熱処理によってより均一な分布になることもある。いずれにしろ、より巨視的にみると、ＶＬＤ領域４４においては、第１の面４に平行な面内におけるｐ型不純物の勾配が、半導体基板の端部２ｂに向かって、バラスト抵抗領域４２よりも大きな勾配で低くなるように形成されている。
例えば、市販の高加速度イオン注入装置を用いてｐ型不純物を注入することによりｐ型半導体領域４０を形成し、通常のイオン注入装置を用いてｎ型不純物を注入することによりｎ型表面半導体領域３０を形成する。これにより、所定の距離ｄ１をｎ型表面半導体領域３０の厚さｄ２より長くすることができる。
なお、ｐ型半導体領域４０及びｎ型表面半導体領域３０の製造方法は、上記のものに限定されない。
次に、本実施形態の作用効果を記載する。
図５は、本実施形態の比較形態となる半導体装置８００の要部の模式図である。半導体装置８００においては、ＶＬＤ領域４４が設けられている。また、バラスト抵抗領域４２の代わりに、よりｐ型不純物濃度の高いｐ＋型の領域３８が設けられている。一方、ｐ＋型半導体領域２８は設けられていない。また、フィールドプレート電極１４は図示しないアノード電極１０と一体として形成されており、フローティングではない。
フィールドプレート電極１４の下におけるｐ＋型の領域３８は空乏層化しにくくなる。そのため、半導体装置８００に逆方向電圧が加わった場合、フィールドプレート電極１４の端部の下で、局所的にアバランシェ降伏が発生する。アバランシェ降伏により発生したホールは、ｐ＋型の領域３８を通過して、局所的に図示しないアノード電極１０の方に流れる。その時、ｐ＋型の領域３８の抵抗は非常に低いため、局所的に電流密度が高い状態となるため、局所的に半導体装置８００が損傷を受けるという問題がある。また、スナップバックと呼ばれる、局所的に流れているホールがさらに集中して流れる現象が生じ得るため、ホールはさらに局所的に集中して流れてしまう。そのため、半導体装置８００の局所的な損傷は、さらに大きくなる。
図６は、本実施形態の比較形態となる半導体装置９００の要部の模式図である。半導体装置９００においては、バラスト抵抗領域４２が設けられている。一方、ｐ＋型半導体領域２８は設けられていない。また、フィールドプレート電極１４は図示しないアノード電極１０と一体として形成されており、フローティングではない。
バラスト抵抗領域４２のｐ型不純物濃度はｐ＋型の領域３８のｐ型不純物濃度よりも低く抵抗が高いため、半導体装置８００のようなスナップバックによる電流集中は生じない。ただし、局所的なアバランシェ降伏は発生するために局所的に電流密度が高い状態は生じ得る。そのために、やはり局所的に半導体装置９００が損傷を受けるという問題がある。
図７は、本実施形態の半導体装置１００の作用効果を説明する図である。
局所的なアバランシェ降伏により発生したホールは、紙面左側に流れる。第２のバラスト抵抗領域部分４２ｂのｐ型不純物濃度は、ｐ＋型の領域３８のｐ型不純物濃度より低い。よって抵抗成分が高いため、スナップバックによる電流集中は起こりづらくなっている。一方、ｐ＋型半導体領域２８に入ったホールはフィールドプレート電極１４を介して、ｙ方向により広がる。
結果として、第１のバラスト抵抗領域部分４２ａにおいては、アバランシェ電流がより均一に流れる。よって、局所的な電流集中が発生しないために、半導体装置１００の耐圧を高くすることができる。
なお、設計によっては、バラスト抵抗領域がＶＬＤ領域として機能することや、ＶＬＤ領域がバラスト抵抗領域として機能することがある。そのため、半導体装置１００の動作は、上記に限定されるものではない。
半導体装置１００が内蔵されるパッケージの樹脂等には、イオンが含まれている。半導体装置１００の動作中にこのイオンが半導体装置１００内に混入すると、耐圧が変動してしまうという問題がある。例えば、負の電荷を有するイオンが混入すると、第１の絶縁膜１２と半導体基板２の界面に、正の電荷が生じてしまう。そうすると、第１の絶縁膜１２と半導体基板２の界面におけるｎ型不純物濃度が、見かけ上低くなってしまう。そこで、ｎ型表面半導体領域３０を設けて、補償する。
ｐ型半導体領域４０のｐ型不純物濃度が最大値を有する、第１の面４からの基板深さ方向の所定の距離ｄ１を、ｎ型表面半導体領域３０の厚さｄ２より長くすることにより、ｎ型表面半導体領域３０のｎ型不純物による効果をｐ型不純物により打ち消されないようにすることができる。
本実施形態の半導体装置によれば、耐圧の高い半導体装置の提供が可能となる。
（第２の実施形態）
本実施形態の半導体装置においては、第３の半導体領域の内側に設けられた第５の半導体領域は、半導体基板の角部に近い部分に設けられた第８の半導体領域と、第８の半導体領域に隣接して設けられ第２導電型不純物濃度が第８の半導体領域より高い第９の半導体領域と、を有する点で、第１の実施形態と異なっている。ここで、第１の実施形態と重複する点については、記載を省略する。
図８は、本実施形態の半導体装置１１０の上面図である。図８においては、アノード電極１０と、第１の絶縁膜１２と、フィールドプレート電極１４と、ストッパ電極１８と、ストッパ層２０と、ｎ型表面半導体領域３０と、ＶＬＤ領域４４と、の記載を省略し、ｐ＋型半導体領域２８と、アノード層３２と、バラスト抵抗領域４２と、を示している。
第１のバラスト抵抗領域部分４２ａは、角部２ａに近い部分に第１のバラスト抵抗領域部分４２ａ２（第８の半導体領域の一例）を有する。また、第１のバラスト抵抗領域部分４２ａ２に隣接して設けられ、ｐ型不純物濃度が第１のバラスト抵抗領域部分４２ａ２より高い第１のバラスト抵抗領域部分４２ａ１（第９の半導体領域の一例）を有する。
一般に、角部２ａに近い部分は電流密度が高くなりやすい。特に、角部２ａに近い部分は、図８に示されるように、第２のバラスト抵抗領域部分４２ｂ２が曲率を有している。このような曲率を有している部分には、さらに電流が集中しやすい。そこで、第１のバラスト抵抗領域部分４２ａ２よりも第１のバラスト抵抗領域部分４２ａ１のｐ型不純物濃度を高くして、角部２ａに近い部分については相対的に電流を流れづらくしている。
なお、第２のバラスト抵抗領域部分４２ｂ１と第２のバラスト抵抗領域部分４２ｂ２については、ｐ型不純物濃度を同じにして均一にｐ＋型半導体領域２８にアバランシェ電流を流れるようにしても良い。また、第２のバラスト抵抗領域部分４２ｂ２のｐ型不純物濃度をより低くして、角部２ａに近い部分について、より相対的に電流を流れづらくしても良い。
本実施形態の半導体装置によれば、耐圧の高い半導体装置の提供が可能となる。
（第３の実施形態）
本実施形態の半導体装置においては、第１の電極は、第１の電極部分と、第１の電極部分に隣接して設けられ、前記第１の電極部分よりも前記半導体基板の端部との距離が長い第２の電極部分と、を有する点で、第１及び第２の実施形態と異なっている。ここで、第１及び第２の実施形態と重複する点については、記載を省略する。
図９は、本実施形態の半導体装置１２０の模式上面図である。
フィールドプレート電極１４は、第１の電極部分１４ａと、第１の電極部分１４ａに隣接して設けられる第２の電極部分１４ｂと、を有する。第１の電極部分１４ａと半導体基板２の端部２ｂの距離ｄ２１よりも、第２の電極部分１４ｂと半導体基板２の端部２ｂの距離ｄ２２の方が長い。
より具体的には、本実施形態のフィールドプレート電極１４の外周部は全体的に波状の形状を有し、半導体基板２の端部２ｂとフィールドプレート電極１４の外周部の距離が異なる部分ができるだけ多くなるようにしている。これは、アバランシェ降伏が起こる箇所をできるだけ分散させることにより、アバランシェ電流が集中しないようにするためである。
本実施形態の半導体装置によれば、耐圧の高い半導体装置の提供が可能となる。
（第４の実施形態）
本実施形態の半導体装置は、前記第１の面に設けられた第４の電極（ゲート電極６２の一例）と、第４の電極と第１の半導体領域（ベース層６８の一例）の間に設けられた第２の絶縁膜（ゲート絶縁膜６４の一例）と、第１の半導体領域内において、第１の半導体領域の上に設けられ、半導体基板より第１導電型不純物濃度が高い第１０の半導体領域（エミッタ層６６の一例）と、第１０の半導体領域に電気的に接続された第５の電極（エミッタ電極７０の一例）と、半導体基板の第２の面に設けられた第２導電型の第１１の半導体領域（コレクタ層７４の一例）と、第１１の半導体領域に電気的に接続された第６の電極（コレクタ電極７６の一例）と、をさらに備える点で、第１乃至第３の実施形態と異なっている。ここで、第１乃至第３の実施形態と重複する点については、記載を省略する。
図１０は、本実施形態の半導体装置２００の要部の模式断面図である。半導体装置２００は、ＩＧＢＴである。
本実施形態の半導体装置によれば、耐圧の高い半導体装置の提供が可能となる。
本発明のいくつかの実施形態及び実施例を説明したが、これらの実施形態及び実施例は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
２ 半導体基板
２ａ 角部
２ｂ 端部
４ 第１の面
６ 第２の面
１０ アノード電極（第２の電極）
１２ 第１の絶縁膜
１３ａ 第１の穴（穴）
１４ フィールドプレート電極（第１の電極）
１４ａ 第１の電極部分
１４ｂ 第２の電極部分
１８ ストッパ電極
２０ ストッパ層
２４ カソード層（第７の半導体領域）
２６ カソード電極（第３の電極）
２８ ｐ＋型半導体領域（第３の半導体領域）
３０ ｎ型表面半導体領域（第４の半導体領域）
３２ アノード層（第１の半導体領域）
４０ ｐ型半導体領域（第２の半導体領域）
４２ バラスト抵抗領域（第５の半導体領域）
４２ａ１ 第１のバラスト抵抗領域部分（第９の半導体領域）
４２ａ２ 第１のバラスト抵抗領域部分（第８の半導体領域）
４２ｂ１ 第２のバラスト抵抗領域部分
４２ｂ２ 第２のバラスト抵抗領域部分
４４ ＶＬＤ領域（第６の半導体領域）
６２ ゲート電極（第４の電極）
６４ ゲート絶縁膜（第２の絶縁膜）
６６ エミッタ層（第１０の半導体領域）
６８ ベース層（第１の半導体領域）
７０ エミッタ電極（第５の電極）
７４ コレクタ層（第１１の半導体領域）
７６ 第６の電極（コレクタ電極）
９０ マスク材
１００ 半導体装置
１１０ 半導体装置
１２０ 半導体装置
１３０ 半導体装置
２００ 半導体装置
８００ 半導体装置
９００ 半導体装置

Claims (8)

  1. 第１の面と、第２の面と、を有する第１導電型の半導体基板と、
    前記第１の面に設けられた第２導電型の第１の半導体領域と、
    前記第１の面において、前記第１の半導体領域の周囲に、前記第１の半導体領域を囲むように設けられ、
    前記第１の半導体領域の周囲に、前記第１の半導体領域を囲むように設けられた第５の半導体領域と、
    前記第５の半導体領域の周囲に、前記第５の半導体領域を囲むように設けられ、前記第１の面に平行な面内における第２導電型不純物濃度は、前記半導体基板の端部に向かって、前記第５の半導体領域よりも大きな勾配で低くなっている第６の半導体領域と、
    を有する第２導電型の第２の半導体領域と、
    前記第１の面において、前記第５の半導体領域内に、前記第１の半導体領域を囲むように設けられ、前記第５の半導体領域より第２導電型不純物濃度が高い第２導電型の第３の半導体領域と、
    前記第２の半導体領域の上に、前記第１の半導体領域を囲むように設けられ、前記第３の半導体領域の上に穴を有する第１の絶縁膜と、
    前記第１の絶縁膜の上に設けられ、前記穴を介して前記第３の半導体領域と電気的に接続された第１の電極であって、前記第１の電極の端部は前記第５の半導体領域と前記第６の半導体領域の間の上に設けられた前記第１の電極と、
    を備える半導体装置。
  2. 前記第１の半導体領域に電気的に接続され、前記第１の電極と離間して設けられた第２の電極をさらに備える請求項１記載の半導体装置。
  3. 前記第１の面において、前記第１の半導体領域を囲むように設けられ、前記半導体基板より第１導電型不純物濃度が高い第１導電型の第４の半導体領域をさらに備える請求項１又は請求項２記載の半導体装置。
  4. 前記第２の半導体領域の第２導電型不純物濃度は前記第１の面からの基板深さ方向の所定の距離において最大値を有し、前記所定の距離は前記第４の半導体領域の厚さより長い、請求項３記載の半導体装置。
  5. 前記第３の半導体領域の内側に設けられた前記第５の半導体領域は、
    前記半導体基板の角部に近い部分に設けられた第８の半導体領域と、
    前記第８の半導体領域に隣接して設けられ第２導電型不純物濃度が前記第８の半導体領域より高い第９の半導体領域と、
    を有する請求項１乃至請求項４いずれか一項記載の半導体装置。
  6. 前記第１の電極は、
    第１の電極部分と、
    前記第１の電極部分に隣接して設けられ、前記第１の電極部分よりも前記半導体基板の端部との距離が長い第２の電極部分と、
    を有する請求項１乃至請求項５いずれか一項記載の半導体装置。
  7. 前記第１の半導体領域に電気的に接続され、前記第１の電極と離間して設けられた第２の電極と、
    前記半導体基板の第２の面に設けられ第１導電型不純物濃度が前記半導体基板より高い第７の半導体領域と、
    前記第７の半導体領域に電気的に接続された第３の電極と、
    をさらに備える請求項１乃至請求項６いずれか一項記載の半導体装置。
  8. 前記第１の面に設けられた第４の電極と、
    前記第４の電極と前記第１の半導体領域の間に設けられた第２の絶縁膜と、
    前記第１の半導体領域内において、前記第１の半導体領域の上に設けられ、前記半導体基板より第１導電型不純物濃度が高い第１０の半導体領域と、
    前記第１０の半導体領域に電気的に接続された第５の電極と、
    前記半導体基板の第２の面に設けられた第２導電型の第１１の半導体領域と、
    前記第１１の半導体領域に電気的に接続された第６の電極と
    をさらに備える請求項１乃至請求項６いずれか一項記載の半導体装置。
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