JP2015179776A

JP2015179776A - 半導体装置

Info

Publication number: JP2015179776A
Application number: JP2014057239A
Authority: JP
Inventors: 稔川瀬; Minoru Kawase; 崔　秀明; Shumei Sai; 秀明崔; 重広細井; Shigehiro Hosoi
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2014-03-19
Filing date: 2014-03-19
Publication date: 2015-10-08

Abstract

【課題】静電容量の低減が可能である半導体装置を提供。
【解決手段】本発明の実施形態に係る半導体装置は、第１導電型の第１アノード層と、前記第１アノード層上の一部に設けられた第２導電型の第３カソード層と、前記第１アノード層上の一部に設けられた第２導電型の第１カソード層と、前記第１アノード層上の一部に設けられ、前記第１カソード層を囲む第１導電型の第１半導体領域と、前記第１アノード層上に設けられ、前記第３カソード層と電気的に接続された第２導電型の第２カソード層と、前記第２カソード層上に設けられた第１導電型の第２アノード層と、前記第１半導体領域内に設けられ、前記第１カソード層に接続された第２導電型の第２半導体領域と、前記第１アノード層に電気的に接続された第１端子と、前記第１カソード層及び前記第２アノード層に電気的に接続された第２端子と、を有する。
【選択図】図２

Description

本発明の実施形態は、半導体装置に関する。

情報処理装置間の情報のやり取りは、インターフェースを介して実施される。インターフェースは、入出力端子を介して情報処理装置内の集積回路に電気的に接続される。そのため、集積回路は、入出力端子からのＥＳＤ（Electro Static Discharge）により破壊の虞がある。ＥＳＤから集積回路を保護するために、ＥＳＤ保護デバイスが情報処理装置内で入出力端子と接地端子との間に接続される。過電圧から集積回路を保護するために、ＥＳＤ保護デバイスの耐圧は、入出力信号の電圧より少し高い値になるように設定される。例えば、入出力信号の電圧が５Ｖの場合は、ＥＳＤ保護デバイスの耐圧は７Ｖ程度に設定される。

ＥＳＤ保護デバイスの耐圧を低くするほど、ＥＳＤ保護デバイスが有する静電容量が大きくなる。ＥＳＤ保護デバイスの静電容量が大きくなると、インピーダンスが低下し、入出力信号がＥＳＤ保護デバイスを介してリークしてしまう。インターフェースを伝搬する信号の周波数が高いほど、インピーダンスはさらに低下する。このため、ＥＳＤ保護デバイスの静電容量が低減されることが要求される。

特開２０１２−１４６７１７号公報

静電容量の低減が可能である半導体装置を提供する。

本発明の実施形態に係る半導体装置は、第１導電型の第１アノード層と、前記第１アノード層上の一部に設けられた第２導電型の第３カソード層と、前記第１アノード層上の一部に設けられた第２導電型の第１カソード層と、前記第１アノード層上の一部に設けられ、前記第１カソード層を囲む第１導電型の第１半導体領域と、前記第１アノード層上に設けられ、前記第３カソード層と電気的に接続された第２導電型の第２カソード層と、前記第２カソード層上に設けられた第１導電型の第２アノード層と、前記第１半導体領域内に設けられ、前記第１カソード層に接続された第２導電型の第２半導体領域と、前記第１アノード層に電気的に接続された第１端子と、前記第１カソード層及び前記第２アノード層に電気的に接続された第２端子と、を有する。

本実施形態に係るＥＳＤ保護デバイスの等価回路。本実施形態に係るＥＳＤ保護デバイスの模式断面図。本実施形態に係るＥＳＤ保護デバイスの模式平面図。

以下、本発明の実施の形態について図を参照しながら説明する。実施形態中の説明で使用する図は、説明を容易にするための模式的なものであり、図中の各要素の形状、寸法、大小関係などは、実際の実施においては必ずしも図に示されたとおりとは限らず、本発明の効果が得られる範囲内で適宜変更可能である。第１導電型をｐ型で、第２導電型をｎ型で説明するが、それぞれこの逆の導電型とすることも可能である。半導体としては、シリコン（Ｓｉ）を一例に説明するが、炭化シリコン（ＳｉＣ）や窒化ガリウム（ＧａＮ）などの化合物半導体にも適用可能である。

絶縁膜としては、酸化シリコン（ＳｉＯ_２）を一例に説明するが、窒化シリコン（ＳｉＮ）、酸窒化シリコン（ＳｉＮＯ）、アルミナ（Ａｌ_２Ｏ_３）などの他の絶縁体を用いることも可能である。ｎ型の導電型をｎ^＋、ｎ、ｎ⁻で表記した場合は、この順にｎ型不純物濃度が低いものとする。ｐ型においても同様に、ｐ^＋、ｐ、ｐ⁻の順にｐ型不純物濃度が低いものとする。

図１〜図３を用いて、本発明の実施形態に係る半導体装置（以下、ＥＳＤ保護デバイスと呼ぶ）を説明する。図１は、本実施形態に係るＥＳＤ保護デバイスの等価回路を示す図である。図２は本実施形態に係るＥＳＤ保護デバイスの模式断面図である。図３は、本実施形態に係るＥＳＤ保護デバイスの模式平面図である。図３においては、層間絶縁膜１２及び配線１４は省略されている。また、図２は、図３中のＡ−Ａ線における断面図である。

図１に示すように、本実施形態に係るＥＳＤ保護デバイス１００は、例えば、入出力端子から回路部に繋がる入出力用の信号線と接地端子との間に設けられる。回路部内の入出力信号に対する定格を超える電圧が信号線に印加されたときに、過剰電荷はＥＳＤ保護デバイス１００を介して接地端子に放出される。これにより、ＥＳＤが入出力信号線で発生しても、ＥＳＤ保護デバイス１００により、回路部はＥＳＤから保護される。

本実施形態に係るＥＳＤデバイス１００は、第１端子１、第２端子２、ダイオードＤ１（第１ダイオード）、ダイオードＤ２（第２ダイオード）、及びツェナーダイオードＤ３を備える。第１端子１は、接地端子に電気的に接続される。第２端子２は、回路部に繋がった信号線に電気的に接続される。ダイオードＤ１のアノードは第１端子１に電気的に接続される。ダイオードＤ１のカソードは第２端子２に電気的に接続される。ダイオードＤ２のアノードは、第２端子２に電気的に接続される。ダイオードＤ２のカソードは、ツェナーダイオードＤ３のカソードに電気的に接続される。ツェナーダイオードＤ３のアノードは、第１端子１に電気的に接続される。

信号線に負の過電圧が印加されると、ＥＳＤはダイオードＤ１を介して発生する。また、信号線に正の過電圧が印加されると、ツェナーダイオードＤ３の耐圧を超えたときに、ＥＳＤがダイオードＤ２及びツェナーダイオードＤ３を介して発生する。従って、回路部は、ＥＳＤ保護ダイオード１００により、負の電圧及びツェナーダイオードＤ３の耐圧以上の正の電圧から保護される。例えば、入出力信号が５Ｖの場合、ツェナーダイオードＤ３の耐圧が７Ｖ程度となるように、ツェナーダイオードＤ３は設計される。

ツェナーダイオードＤ３は、単独でＥＳＤ保護デバイスとして用いることができる。しかしながら、ツェナーダイオードＤ３は、その耐圧がダイオードＤ１及びダイオードＤ２の耐圧と比べて遙かに高いので、ダイオードＤ１及びダイオードＤ２よりも遙かに大きな静電容量を有する。このため、入出力信号の周波数が高くなると、ツェナーダイオードＤ３の入出力信号に対するインピーダンスが極めて小さくなってしまう。この結果、入出力信号は、ツェナーダイオードＤ３を介して漏洩してしまうので、ツェナーダイオードＤ３は、高周波で動作する機器のＥＳＤ保護デバイスとして単独で用いることができない。

本実施形態に係るＥＳＤ保護デバイス１００では、前述のようにダイオードＤ１、ダイオードＤ２、及びツェナーダイオードＤ３を有する。ダイオードＤ２とツェナーダイオードＤ３は、直列に接続されているために、ツェナーダイオードＤ３の静電容量が大きくても、ＥＳＤ保護デバイス１００の静電容量の値に影響を及ぼさない。また、ダイオードＤ１とダイオードＤ２とは、並列に接続されているため、ＥＳＤ保護デバイス１００の静電容量は、ダイオードＤ１の静電容量とダイオードＤ２の静電容量との和である。従って、本実施形態に係るＥＳＤ保護デバイス１００では、耐圧はツェナーダイオードＤ３により低く設定されても、静電容量はダイオードＤ１及びダイオードＤ２により決まるので、静電容量の値が小さく維持される。

図２及び図３を用いて、本実施形態に係るＥＳＤ保護デバイス１００の具体的な構造を説明する。本実施形態に係るＥＳＤ保護デバイス１００は、ｐ型第１アノード層３（第１アノード層）と、ｎ^＋型第３カソード層４（第３カソード層）と、ｎ⁻型第１半導体層５と、ｐ型半導体層６（第１半導体領域）と、ｎ型第２半導体層７と、ｎ⁻型第１カソード層８（第１カソード層）と、ｎ⁻型第２カソード層９（第２カソード層）と、ｎ^＋型コンタクト層１０と、ｐ^＋型第２アノード層１１（第２アノード層）と、ｎ型第３半導体層２０（第２半導体領域）と、絶縁層１２と、第１電極１３と、第２電極１４と、第１端子１と、第２端子２と、を備える。上記各半導体層及び各半導体領域は、例えば、シリコンで構成される。

ｎ^＋型第３カソード層４は、ｐ型第１アノード層３上の一部に設けられる。ｎ^＋型第３カソード層４のｎ型不純物濃度は、例えば、１×１０^１９〜１×１０^２０／ｃｍ^３である。ｎ型不純物は、例えば、リン（Ｐ）より拡散しにくいヒ素（Ａｓ）である。ｎ^＋型第３カソード層４は、所定の平面パターン（例えば矩形状）を有するように形成される。ｐ型第１アノード層３のｐ型不純物濃度は、例えば、１×１０^１８〜１×１０^１９／ｃｍ^３である。ｐ型第１アノード層３のｐ型不純物は、例えば、ホウ素（Ｂ）である。

ｎ⁻型第１半導体層５は、ｎ^＋型第３カソード層４を覆うようにｐ型第１アノード層３上にエピタキシャル成長して形成される。ｎ⁻型第１半導体層５は、ｎ^＋型第３カソード層４のｎ型不純物濃度よりも低いｎ型不純物濃度を有する。ｎ⁻形第９半導体層５のｎ型不純物濃度は、例えば、１×１０^１４〜１×１０^１５／ｃｍ^３である。ｎ⁻形第９半導体層５のｎ型不純物は、例えば、リンである。

ｐ型半導体層６は、ｎ⁻型第１半導体層５の表面から、ｎ⁻型第１半導体層の内部を枠状に延伸し、ｐ型第１アノード層３と電気的に接続される。その際、ｐ型半導体層６の一部には、ｎ⁻型第１カソード層８と接続したｎ型第３半導体層２０が設けられている。すなわち、ｐ型半導体層６は、ｎ⁻型第１半導体層５の表面において四角い枠状の形状を有し、四角い枠状のまま垂直方向にｎ⁻型第１半導体層５中を延伸し、途中でｎ型第３半導体層２０を介してｐ型第１アノード層３の上面に達する。

なお、本実施形態では、ｐ型半導体層６はｎ型第３半導体層２０によって、上部のｐ型半導体層６と下部のｐ型半導体層６に完全に分離しているが、ｐ型半導体層６の一部は上下方向に連続していても構わない。また、平面形状は説明を簡単にするために四角い枠状としたが、ｐ型半導体層６平面形状は、四角い枠状に限定されることはない。ｐ型半導体層６のｐ型不純物濃度は、例えば、１×１０^１８〜１×１０^１９／ｃｍ^３である。ｐ型半導体層６のｐ型不純物は、例えば、ホウ素（Ｂ）である。

ここで、本実施形態におけるｐ型半導体層６形成方法の一例を説明する。ｐ型第１アノード層３上にエピタキシャル成長で形成された、ｎ⁻型第１半導体層５の表面からｐ型不純物をイオン注入し、再度、エピタキシャル成長によりｎ⁻型第１半導体層５を形成する。そして、ｎ⁻型第１半導体層５の表面からｐ型不純物をイオン注入する。すなわち、ｎ⁻型第１半導体層５内において、イオン注入されたｐ型不純物は上下に存在する。その後、熱処理により上下のｐ型不純物を拡散させることによって、ｐ型半導体層６が形成される。その際、上下のｐ型不純物が結合せずにｎ⁻型第１半導体層５のままの残る部分が、ｎ型第３半導体層２０となる。

なお、ｎ型第３半導体層２０は、ＥＳＤ保護デバイス１００に電位が印加されていない状態下においても空乏化している程度の厚さである必要がある。例えば、ＥＳＤ保護デバイス１００の素子領域の厚さが１０μｍの場合、１μｍ以上３μｍ以下である。

ｎ⁻型第１カソード層８は、ｐ型半導体層６に囲まれることにより、ｎ⁻型第１半導体層５から分離されているが、製造過程においてはｎ⁻型第１半導体層５の一部である。すなわち、ｎ⁻型第１カソード層８は、ｐ型半導体層６で構成された垂直方向に延伸する枠の内側にあるｎ⁻型第１半導体層５の一部である。

ｎ型第２半導体層７は、ｎ⁻型第１半導体層５内でｐ型半導体層６に隣接する。ｎ型第２半導体層７は、ｎ⁻型第１半導体層５の表面からｎ⁻型第１半導体層５の内部を枠状に貫通し、ｐ型第１アノード層３と電気的に接続される。すなわち、ｎ型第２半導体層７は、ｎ⁻型第１半導体層５の表面において四角い枠状の形状を有し、四角い枠状のまま垂直方向にｎ⁻型第１半導体層５中を延伸して、ｐ型第１アノード層３の上面に達する。

なお、本実施形態では、ｎ型第２半導体層７の平面形状は説明を簡単にするために四角い枠状としたが、ｎ型第２半導体層７の平面形状は、四角い枠状に限定されることはない。ｎ型第２半導体層のｎ型不純物濃度は、ｎ⁻型第１半導体層５のｎ型不純物濃度より高く、ｎ^＋型第３カソード層４のｎ型不純物濃度より低い。ｎ型第２半導体層７のｎ型不純物濃度は、例えば、１×１０^１８〜１×１０^１９／ｃｍ^３である。ｎ型第２半導体層７のｎ型不純物は、例えば、リンである。

本実施形態では、ｎ型第２半導体層７は、例えば、ｎ⁻型第１半導体層５の表面からｎ型不純物をイオン注入し、その後、熱処理によりｎ型不純物を拡散させることによって形成された、ｎ型不純物拡散層である。しかしながら、ｎ型第２半導体層７の製造方法は、これに限定されない。ｎ型第２半導体層７は、ｎ⁻型第１半導体層５を貫通する四角い枠状のトレンチ内に気相成長により埋め込まれた成長層とすることも可能である。

ｎ⁻型第２カソード層９は、ｎ型第２半導体層７により囲まれることにより、ｎ⁻型第１半導体層５から分離されているが、製造過程においてはｎ⁻型第１半導体層５の一部である。すなわち、ｎ⁻型第２カソード層９は、ｎ型第２半導体層７で構成された垂直方向に延伸する枠の内側にあるｎ⁻型第１半導体層５の一部である。

ｎ⁻型第１半導体層５の表面と平行な面内において、ｎ⁻型第２カソード層９の全域が、ｎ^＋型第３カソード層４を介してｐ型第１アノード層３に電気的に接続される。すなわち、ｎ型第２半導体層７の枠の内側全てが、ｎ^＋型第３カソード層４上に位置するように設けられる。ｎ型第２半導体層７は、ｎ^＋型第３カソード層４の外周に沿ってｎ^＋型第３カソード層４上及びｐ型第１アノード層３上に設けられる。ｎ型第２半導体層７は、ｎ^＋型第３カソード層４と電気的に接続される。

本実施形態では、ｎ^＋型第３カソード層４は、ｎ型第２半導体層７の枠の外側にはみ出さないように形成されているが、これに限定されることはない。ｎ^＋型第３カソード層４は、ｎ型第２半導体層７の枠の外側のｎ⁻型第１半導体層５中にまで延伸してもよい。

ｎ^＋型コンタクト層１０は、ｎ⁻型第１カソード層８の表面に設けられる。ｎ^＋型コンタクト層１０は、ｎ型第２半導体層７のｎ型不純物濃度より高いｎ型不純物濃度を有する。ｎ^＋型コンタクト層１０のｎ型不純物濃度は、例えば、１×１０^１９〜１×１０^２０／ｃｍ^３である。ｎ^＋型コンタクト層のｎ型不純物は、例えば、ヒ素である。

ｐ^＋型第２アノード層１１は、ｎ⁻型第２カソード層９の表面に設けられる。ｐ^＋型第２アノード層１１は、ｐ型第１アノード層３のｐ型不純物濃度よりも高いｐ型不純物濃度を有する。ｐ^＋型第２アノード層１１のｐ型不純物濃度は、例えば、１×１０^１９〜１×１０^２０／ｃｍ^３である。ｐ^＋型第２アノード層１１のｐ型不純物は、例えば、ホウ素である。

第１電極１３が、ｐ型第１アノード層３においてｎ⁻型第１半導体層５が形成された側とは反対側に設けられる。そして、第１の端子１が第１電極１３と電気的に接続される。すなわち、第１の端子１はｐ型第１アノード層３に電気的に接続される。

絶縁層１２が、ｎ⁻型第１半導体層５、ｐ型半導体層６、ｎ⁻型第１カソード層８、ｎ型第２半導体層７、ｎ⁻型第２カソード層９、ｎ^＋型コンタクト層１０、及びｐ^＋型第２アノード層１１のそれぞれの上に設けられる。また、ｎ^＋型コンタクト層１０及びｐ^＋型第２アノード層１１上の絶縁層１２の一部には開口部が設けられている。絶縁層１２の開口部を介して、第２電極１４が絶縁層１２上に設けられ、第２電極１４はｎ^＋型コンタクト層１０とｐ^＋型第２アノード層１１とを電気的に接続する。そして、第２端子２が第２電極１４と電気的に接続される。すなわち、第２端子２はｎ^＋型コンタクト層１０及びｐ^＋型第２アノード層１１に電気的に接続される。

絶縁層１２は、例えば、酸化シリコンであるが、窒化シリコンまたは酸窒化シリコンなどとすることも可能である。また、第２電極１４及び第１電極１３は、例えば、アルミニウムまたは銅などであるが、その他、一般的な配線材料とすることができる。

ツェナーダイオードＤ３は、ｐ型第１アノード層３とｎ^＋型第３カソード層４とにより構成される。ツェナーダイオードＤ３において、ｐ型第１アノード層３がアノード層であり、ｎ^＋型第３カソード層４がカソード層となる。ツェナーダイオードＤ３のアノード層（ｐ型第１アノード層３）は、第１電極１３を介して第１端子１に電気的に接続される。

ダイオードＤ２は、ｎ⁻型第２カソード層９とｐ^＋型第２アノード層１１とにより構成される。ダイオードＤ２において、ｐ^＋型第２アノード層１１がアノード層であり、ｎ⁻型第２カソード層９がカソード層となる。ダイオードＤ２のカソード層（ｎ⁻型第２カソード層９）が、ツェナーダイオードＤ３のカソード層（ｎ^＋型第３カソード層４）上に積層されて直接電気的に接合される。この結果、ダイオードＤ２のカソード層とツェナーダイオードＤ３のカソード層との接触抵抗が低減される。ダイオードＤ２のアノード層（ｐ^＋型第２アノード層１１）は、第２電極１４を介して第２端子２に電気的に接続される。

なお、前述したように、ｎ^＋型第３カソード層４が、ｎ型第２半導体層７の内部にまで延伸して形成されることによって、ｐ型第１アノード層３とｎ^＋型第３カソード層４とのｐ−ｎ接合の面積を増加させることができる。これにより、ツェナーダイオードＤ３のオン抵抗をさらに低減させることができる。

ダイオードＤ１は、ｐ型第１アノード層３とｎ⁻型第１カソード層８とにより構成される。ダイオードＤ１において、ｐ型第１アノード層３がアノード層であり、ｎ⁻型第１カソード層８がカソード層となる。ダイオードＤ１のアノード層とツェナーダイオードＤ３のアノード層は、共にｐ型第１アノード層３であり共通である。ダイオードＤ１のアノード層は第１端子に電気的に接続される。ダイオードＤ１のカソード層（ｎ⁻型第１カソード層８）は、ｎ^＋型コンタクト層１０を介して第２電極１４に電気的に接続される。また、ダイオードＤ１のカソード層（ｎ⁻型第１カソード層８）は、ｎ^＋型コンタクト層１０及び第２電極１４を介して、ダイオードＤ２のアノード層（ｐ^＋型第２アノード層１１）及び第２端子２と電気的に接続される。

本実施形態に係るＥＳＤ保護デバイス１００の耐圧は、ツェナーダイオードＤ３の耐圧で決まる。ツェナーダイオードＤ３の耐圧は、ｎ^＋型第３カソード層４のｎ型不純物の濃度によって調節される。

本実施形態に係るＥＳＤ保護デバイス１００の動作について説明する。第２端子２に負の電圧が印加されると、ダイオードＤ１がオン状態となる。ツェナーダイオードＤ３はオン状態となるが、ダイオードＤ２はオフ状態である。この結果、電流が、第１端子１から、第１電極１３、ｐ型第１アノード層３、ｎ⁻型第１カソード層８、ｎ^＋型コンタクト層１０、及び第２電極１４を介して、第２端子２に流れる。ＥＳＤ保護デバイス１００は、負のＥＳＤに対しては上記のように動作して回路部を保護する。

第２端子２に正の電圧が印加されると、ツェナーダイオードＤ３の耐圧以下の場合は、ダイオードＤ２はオン状態となるが、ダイオードＤ１及びツェナーダイオードＤ３がオフ状態となる。ＥＳＤ保護デバイスの第１端子１及び第２端子２間には電流が流れない。印加電圧は、回路部へ入力信号として入力される。

第２端子２の正の印加電圧が、ツェナーダイオードＤ３の耐圧を超えると、ツェナーダイオードＤ３及びダイオードＤ２はオン状態となる。この結果、電流が、第２端子２から、第２電極１４、ｐ^＋型第２アノード層１１、ｎ⁻型第２カソード層９、ｎ^＋型第３カソード層４、ｐ型第１アノード層３、及び第１電極１３を介して第１端子１に流れる。ＥＳＤ保護デバイス１００は、正のＥＳＤに対しては上記のように動作して回路部を保護する。

次に本実施形態に係るＥＳＤ保護デバイス１００の効果について説明する。本実施形態に係るＥＳＤ保護デバイス１００において、ｐ型半導体層６は以下のように形成される。まず、ｎ⁻型第１半導体層５がエピタキシャル成長により形成され、ｐ型不純物がｎ⁻型第１半導体層５にイオン注入される。そしてその上に、再度、ｎ⁻型第１半導体層５がエピタキシャル成長により形成され、ｐ型不純物がｎ⁻型第１半導体層５にイオン注入される。すなわち、ｎ⁻型第１半導体層５内の上下方向に、互いに離間したｐ型不純物が存在する。その後、ｐ型不純物を結合させるために、熱処理され、上下のｐ型不純物が拡散する。

上下のｐ型不純物を確実に結合させるためにはｎ⁻型第１半導体層５を薄くする必要がある。しかしながら、ｎ⁻型第１半導体層５を薄くすると、ＥＳＤ保護デバイス１００の容量が増加してしまう。ＥＳＤ保護デバイス１００の容量が増加すると、例えば、信号品質の劣化等の問題が生じる。

本実施形態に係るＥＳＤ保護デバイス１００の場合、ｎ⁻型第１半導体層５内にｎ型第３半導体層２０が設けられている。ｎ型第３半導体層２０はＥＳＤ保護デバイス１００に電位が印加されていない状態下においても空乏化している程度の厚さであるため、ＥＳＤ保護デバイス１００としての基本動作には影響を与えない。したがって、ｎ型第３半導体層２０の厚さ分だけｎ⁻型第１半導体層５を厚くすることが可能となる。ｎ⁻型第１半導体層５を厚くすることにより、ＥＳＤ保護デバイス１００の低容量化が可能となり、信号周波数の高周波化する。そのため、信号品質の劣化を抑制することが可能となる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１，２：端子、３：第１アノード層、４：第３カソード層、５：ｎ⁻型第１半導体層、６：ｐ型半導体層（第１半導体領域）、７：ｎ型第２半導体層、８：第１カソード層、９：第２カソード層、１０：ｎ^＋型コンタクト層、１１：第２アノード層、１２：絶縁層、１３：第１電極、１４：第２電極、２０：ｎ型第３半導体層（第２半導体領域）、１００：半導体素子

Claims

第１導電型の第１アノード層と、
前記第１アノード層上の一部に設けられた第２導電型の第３カソード層と、
前記第１アノード層上の一部に設けられた第２導電型の第１カソード層と、
前記第１アノード層上の一部に設けられ、前記第１カソード層を囲む第１導電型の第１半導体領域と、
前記第１アノード層上に設けられ、前記第３カソード層と電気的に接続された第２導電型の第２カソード層と、
前記第２カソード層上に設けられた第１導電型の第２アノード層と、
前記第１半導体領域内に設けられ、前記第１カソード層に接続された第２導電型の第２半導体領域と、
前記第１アノード層に電気的に接続された第１端子と、
前記第１カソード層及び前記第２アノード層に電気的に接続された第２端子と、
を有する半導体装置。
前記第１端子と前記第２端子との間が無電位状態において、前記第２半導体領域は空乏化している請求項１に記載の半導体装置。
前記第２半導体領域は、前記第１カソード層を囲んでいる請求項１または２に記載の半導体装置。