JP2014175324A

JP2014175324A - 低容量半導体装置

Info

Publication number: JP2014175324A
Application number: JP2013043607A
Authority: JP
Inventors: Kazuhiro Onishi; 一洋大西; Masanori Kawanishi; 正徳川西
Original assignee: Panasonic Corp
Current assignee: Panasonic Corp
Priority date: 2013-03-06
Filing date: 2013-03-06
Publication date: 2014-09-22

Abstract

【課題】過渡電圧に対する耐性を維持したまま、半導体装置を低容量化することを目的とする。
【解決手段】分離用トレンチ２０４と分離用トレンチ２０４Ａを別々に形成し、分離用トレンチ２０４が高濃度第二導電型埋込み層２０２を突き抜けない構成とすることにより、ツェナーダイオード２２０の面積は高濃度第二導電型埋込み層２０２の面積だけで決まり、分離用トレンチ２０４の配置には依存しないため、ツェナーダイオード２２０の面積を小さくすることなく、低容量ＰＮダイオード２２１の接合容量を小さくすることができ、過渡電圧に対する耐性を維持しつつ、半導体素子の容量を低減することができる。
【選択図】図１

Description

本発明は低容量半導体装置に係り、特に過渡電圧保護素子に関する。

近年、半導体集積回路装置の微細化、高集積化に伴い、ＥＳＤ（静電気放電）や雷サージ等、極めて短時間の電圧ストレス現象である過渡電圧に対する耐性の低下が問題になっている。一方、ディジタル機器の高性能化に伴い、ディジタル機器間の信号伝送レートの高速化が進展し、信号伝送レートに影響を及ぼさない低容量の過渡電圧保護素子への要望が高まっている。

以前より低容量のツェナーダイオードを過渡電圧保護素子として用いる方法が採用されてきたが、過渡電圧に対する耐性は向上するものの、ツェナーダイオードの容量成分が大きいために信号波形が劣化し、伝送レートが低下するという問題があった。そこで、ツェナーダイオードと低容量のＰＮ接合ダイオードを直列に接続することにより、過渡電圧耐量を低下することなく、過渡電圧保護素子全体の容量を低減する方法が提案されている。

以下、図３を参照しながら、従来の低容量過渡電圧保護素子である低容量半導体装置の構成について説明する。
図３は従来の低容量半導体装置の構成を説明する図であり、図３（ａ）は従来の低容量半導体装置の断面構造図、図３（ｂ）は従来の低容量半導体装置の等価回路図である。

図３（ａ）において、１０１は半導体基板、１０２は埋め込み層、１０３はエピタキシャル層である。１０４は埋込み層１０２の外縁部を突き抜けて形成された半導体基板１０１まで達する分離用トレンチである。１０５はエピタキシャル層１０３の埋込み層１０２が形成された面の反対面に形成された第１の拡散層である。１０６は分離用トレンチ１０４を挟んで第１の拡散層１０５と並び、第１の拡散層１０５が形成されたエピタキシャル層１０３表面に形成された第２の拡散層である。１０７は第２の拡散層１０６を取り囲んで形成された分離用トレンチである。エピタキシャル層１０３表面には、第１の拡散層１０５，第２の拡散層１０６と接続される表面電極１１０が形成される。また、図３（ｂ）において、１２０は分離用トレンチ１０４に囲まれた半導体基板１０１と埋込み層１０２のＰＮ接合で形成されたツェナーダイオード、１２１はエピタキシャル層１０３と第１の拡散層１０５のＰＮ接合で形成されたＰＮ接合ダイオードである。１２２は分離用トレンチ１０７に囲まれた半導体基板１０１とエピタキシャル層１０３のＰＮ接合で形成されたＰＮ接合ダイオードである。表面電極１１０は端子１４０と接続され、半導体基板１０１の裏面に形成される電極（図示せず）は端子１４１と接続される。図３（ａ）の構造により、図３（ｂ）の回路を構成する。

端子１４０を保護すべき信号線に接続し、端子１４１を接地に接続した状態において、端子１４０に正の過渡電圧が印加された場合には、過渡電流はＰＮ接合ダイオード１２１を順方向に、ツェナーダイオード１２０を逆方向に流れ、端子１４１から接地に流れる。このときの端子１４０のクランプ電圧ＶＣＬ１は、ＰＮ接合ダイオード１２１の順方向電圧ＶＦ１と、ツェナーダイオード１２０の逆方向ブレークダウン電圧ＶＢＲ１の和（ＶＦ１＋ＶＢＲ１）で表される。

また、端子１４０に負の過渡電圧が印加された場合には、過渡電流は端子１４１からＰＮ接合ダイオード１２２を順方向に流れる。
このときの端子１４０のクランプ電圧ＶＣＬ２は、ＰＮ接合ダイオード１２２の順方向電圧ＶＦ２で表される。いずれの場合においても、保護すべき回路の耐電圧に対して十分に低い値にクランプ電圧を設定することにより、信号線に接続される回路素子を保護することができる。

図３（ａ）の構成の過渡電圧保護素子である低容量半導体装置の端子１４０、１４１間の容量は次のように表される。ツェナーダイオード１２０の０バイアス時の容量値をＣｚ１、ＰＮ接合ダイオード１２１，１２２の０バイアス時の容量値をそれぞれＣｐｎ１、Ｃｐｎ２とすると、ツェナーダイオード１２０とＰＮ接合ダイオード１２１の直列構成の容量値Ｃｔ１は、（Ｃｚ１×Ｃｐｎ１）／（Ｃｚ１＋Ｃｐｎ１）で表される。ＰＮ接合ダイオード１２１と１２２のドリフト層濃度を低くすることにより、０バイアス時にドリフト層の一部もしくは全体を空乏化させることが可能であり、ＰＮ接合ダイオードの容量Ｃｐｎ１、及びＣｐｎ２はＣｚ１に比べて一桁以上小さくすることができる。その結果、Ｃｔ１はほぼＣｐｎ１に等しい値となる。図３（ｂ）の回路全体の容量はＣｔ１＋Ｃｐｎ２で表され、Ｃｐｎ１＋Ｃｐｎ２にほぼ等しい。このように、容量値が大きいツェナーダイオードを用いながら、素子全体として低容量化することが可能であった（例えば、特許文献１参照）。

米国特許７５３８３９５号明細書

近年では、さらなる低容量化の為に、ＰＮ接合ダイオード１２１、１２２の接合容量を小さくすることが求められている。そのため、ＰＮ接合ダイオード１２１の接合容量を小さくすることを目的として、第１の拡散層１０５の面積を小さくし、分離用トレンチ１０４と第１の拡散層１０５の距離を小さくしていた。しかしながら、それによって、分離用トレンチ１０４で囲まれる部分の面積、すなわちツェナーダイオード１２０のＰＮ接合面積が小さくなるため、過渡電圧に対する耐性が低下するという課題を有していた。

本発明は、前記従来の課題を解決するもので、過渡電圧に対する耐性を維持したまま、半導体装置を低容量化することを目的とする。

上記目的を達成するために、本発明の低容量半導体装置は、第一導電型基板と、前記第一導電型基板上に形成される低濃度第二導電型エピタキシャル層と、前記低濃度第二導電型エピタキシャル層の表面の一部に形成される第一導電型層と、前記低濃度第二導電型エピタキシャル層の表面に前記第一導電型層と離間して形成される第二導電型層と、前記第一導電型基板の前記低濃度第二導電型エピタキシャル層と接する表面の前記第一導電型層と向かい合う領域を含んで形成される高濃度第二導電型埋め込み層と、前記第一導電型基板と前記高濃度第二導電型埋め込み層との境界部分を含んで形成される空乏層と、前記第一導電型層を囲んで前記低濃度第二導電型エピタキシャルおよび前記高濃度第二導電型埋め込み層の前記空乏層の非形成領域のみに形成される第１の分離トレンチと、前記高濃度第二導電型埋め込み層および空乏層を囲んで前記低濃度第二導電型エピタキシャル層から前記第一導電型基板にわたって形成される第２の分離トレンチと、前記第二導電型層を囲んで前記低濃度第二導電型エピタキシャル層から前記第一導電型基板にわたって形成される第３の分離トレンチと、前記第２の分離トレンチに囲まれる領域に前記第一導電型基板と前記高濃度第二導電型埋め込み層との境界をＰＮ接合面として形成されるツェナーダイオードと、前記第１の分離トレンチに囲まれる領域に前記第一導電型層と前記低濃度第二導電型エピタキシャル層との境界をＰＮ接合面として形成される第１の低容量ＰＮダイオードと、前記第３の分離トレンチに囲まれる領域に前記第一導電型基板と前記低濃度第二導電型エピタキシャル層との境界をＰＮ接合面として形成される第２の低容量ＰＮダイオードとを有し、前記ツェナーダイオードのＰＮ接合面の面積が前記第１の低容量ＰＮダイオードのＰＮ接合面の面積より大きいことを特徴とする。

または、本発明の低容量半導体装置は、第一導電型基板と、前記第一導電型基板上に形成される低濃度第一導電型エピタキシャル層と、前記低濃度第一導電型エピタキシャル層の表面の一部に形成される第一導電型層と、前記低濃度第一導電型エピタキシャル層の表面に前記第一導電型層と離間して形成される第二導電型層と、前記第一導電型基板の前記低濃度第一導電型エピタキシャル層と接する表面の前記第一導電型層と向かい合う領域を含んで形成される高濃度第二導電型埋め込み層と、前記第一導電型基板と前記高濃度第二導電型埋め込み層との境界部分を含んで形成される空乏層と、前記第一導電型層を囲んで前記低濃度第一導電型エピタキシャル層および前記高濃度第二導電型埋め込み層の前記空乏層の非形成領域のみに形成される第１の分離トレンチと、前記高濃度第二導電型埋め込み層および空乏層を囲んで前記低濃度第一導電型エピタキシャル層から前記第一導電型基板にわたって形成される第２の分離トレンチと、前記第二導電型層を囲んで前記低濃度第一導電型エピタキシャル層から前記第一導電型基板にわたって形成される第３の分離トレンチと、前記第２の分離トレンチに囲まれる領域に前記第一導電型基板と前記高濃度第二導電型埋め込み層との境界をＰＮ接合面として形成されるツェナーダイオードと、前記第１の分離トレンチに囲まれる領域に前記高濃度第二導電型埋め込み層と前記低濃度第一導電型エピタキシャル層との境界をＰＮ接合面として形成される第１の低容量ＰＮダイオードと、前記第３の分離トレンチに囲まれる領域に前記第二導電型層と前記低濃度第一導電型エピタキシャル層との境界をＰＮ接合面として形成される第２の低容量ＰＮダイオードとを有し、前記ツェナーダイオードのＰＮ接合面の面積が前記第１の低容量ＰＮダイオードのＰＮ接合面の面積より大きいことを特徴とする。

また、前記第２の分離トレンチを複数有しても良い。
また、前記第一導電型層と前記第二導電型層との間において、前記第２の分離トレンチと前記第３の分離トレンチとが共有化されても良い。

本構成では、分離用トレンチが高濃度第二導電型埋込み層を突き抜けないため、ツェナーダイオードの面積は高濃度第二導電型埋込み層の面積だけで決まり、分離用トレンチの配置には依存しない。従ってツェナーダイオードの面積を小さくすることなく、低容量ＰＮダイオードの接合容量を小さくすることができる。

以上のように、本発明の構成によれば、ツェナーダイオードの面積を小さくすることなく、低容量ＰＮダイオードの接合容量を小さくすることができるため、過渡電圧に対する耐性を維持しつつ、半導体素子の容量を低減することができる。

実施の形態１における低容量半導体装置の構成を説明する図実施の形態２における低容量半導体装置の構成を説明する図従来の低容量半導体装置の構成を説明する図

以下本発明の実施の形態について、図面を参照しながら説明する。
（実施の形態１）
図１は実施の形態１における低容量半導体装置の構成を説明する図であり、図１（ａ）は実施の形態１の低容量半導体装置の断面構造図、図１（ｂ）は実施の形態１の低容量半導体装置の等価回路図である。

図１において、実施の形態１における低容量半導体装置では、第一導電型基板２０１上に低濃度第二導電型エピタキシャル層２０３が形成される。また、第一導電型基板２０１上の低濃度第二導電型エピタキシャル層２０３との界面領域に高濃度第二導電型埋め込み層２０２が形成される。さらに、低濃度第二導電型エピタキシャル層２０３の第一導電型基板２０１と接する面に対する反対面の表面に第一導電型層２０５が形成される。なお、第一導電型層２０５の形成領域は高濃度第二導電型埋め込み層２０２の形成領域と向かい合う領域内となる。低濃度第二導電型エピタキシャル層２０３の表面の第一導電型層２０５が形成されない領域に第二導電型層２０６が形成される。また、低濃度第二導電型エピタキシャル層２０３内に、第一導電型層２０５を囲うように分離用トレンチ２０４が形成される。また、低濃度第二導電型エピタキシャル層２０３内に、高濃度第二導電型埋込み層２０２を囲うように分離用トレンチ２０４Ａが形成される。また、低濃度第二導電型エピタキシャル層２０３内に、第二導電型層２０６を囲うように分離用トレンチ２０７が形成される。また、第一導電型層２０５を露出するコンタクト窓２０８および第二導電型層２０６を露出するコンタクト窓２０９を開口して、低濃度第二導電型エピタキシャル層２０３上全面に絶縁膜２１４が形成される。絶縁膜２１４上全面にはコンタクト窓２０８、２０９を覆うように、表面電極２１０が形成される。

このような構成の低容量半導体装置において、第一導電型基板２０１と高濃度第二導電型埋込み層２０２の界面をＰＮ接合面としてツェナーダイオード２２０が構成され、ツェナーダイオード２２０のＰＮ接合面近傍は空乏層２１１となる。分離用トレンチ２０４Ａは、空乏層２１１に接しないように空乏層２１１を囲うように形成される。また、低濃度第二導電型エピタキシャル層２０３と第一導電型層２０５の界面をＰＮ接合面とし、第一導電型基板２０１と低濃度第二導電型エピタキシャル層２０３の界面をＰＮ接合面として、それぞれ低容量ＰＮダイオード２２１，低容量ＰＮダイオード２２２が構成される。ここで、低容量ＰＮダイオード２２２は分離用トレンチ２０７に囲まれた領域に形成される。表面電極２１０は端子２４０と接続され、第一導電型基板２０１の裏面に形成される電極（図示せず）は端子２４１と接続される。図１（ａ）の構造により、図１（ｂ）の回路を構成する。

端子２４０を保護すべき信号線に接続し、端子２４１を接地に接続した状態において、端子２４０に正の過渡電圧が印加された場合には、過渡電流は低容量ＰＮダイオード２２１を順方向に、ツェナーダイオード２２０を逆方向に流れ、端子２４１から接地に流れる。このときの端子２４０のクランプ電圧ＶＣＬ１は、低容量ＰＮダイオード２２１の順方向電圧ＶＦ１と、ツェナーダイオード２２０の逆方向ブレークダウン電圧ＶＢＲ１の和（ＶＦ１＋ＶＢＲ１）で表される。

また、端子２４０に負の過渡電圧が印加された場合には、過渡電流は端子２４１から低容量ＰＮダイオード２２２を順方向に流れる。
このときの端子２４０のクランプ電圧ＶＣＬ２は、低容量ＰＮダイオード２２２の順方向電圧ＶＦ２で表される。いずれの場合においても、保護すべき回路の耐電圧に対して十分に低い値にクランプ電圧を設定することにより、信号線に接続される回路素子を保護することができる。

実施の形態１の低容量半導体装置の特徴は以下の構成である。まず、第二導電型層２０６を囲う分離用トレンチ２０７の他に、分離用トレンチ２０４Ａおよび分離用トレンチ２０４を別々に設け、分離用トレンチ２０４Ａが高濃度第二導電型埋込み層２０２を囲い、分離用トレンチ２０４が第一導電型層２０５を囲う。そして、分離用トレンチ２０４Ａ，分離用トレンチ２０７が低濃度第二導電型エピタキシャル層２０３を貫通して第一導電型基板２０１内まで形成されており、かつ、分離用トレンチ２０４が高濃度第二導電型埋め込み層２０２を突き抜けず、空乏層２１１に達していない。また、分離用トレンチ２０４Ａが分離用トレンチ２０４の外側に形成される。なお、分離用トレンチ２０４，２０４Ａ，２０７はそれぞれ、第一導電型層２０５，高濃度第二導電型埋込み層２０２，第二導電型層２０６を半導体層間を壁状に連続的に囲めば良く、低濃度第二導電型エピタキシャル層２０３の表面と平行な面における断面形状は円形，方形等任意な形状である。

このような構成とすることにより、低容量ＰＮダイオード２２１が構成される領域が分離用トレンチ２０４の内周領域に規定される。また、ツェナーダイオード２２０が構成される領域が、分離用トレンチ２０４の外側に形成される分離用トレンチ２０４Ａの内周領域に規定さる。また、低容量ＰＮダイオード２２２が構成される領域が分離用トレンチ２０７の内周領域に規定される。このため、高濃度第二導電型埋込み層２０２の第一導電型基板２０１表面における形成領域は、第一導電型層２０５の低濃度第二導電型エピタキシャル層２０３表面における形成領域より広くできる。そのため、ツェナーダイオード２２０のＰＮ接合面の面積は変わらない。以上のように、分離用トレンチ２０４Ａを別途設けることにより、分離用トレンチ２０４を高濃度第二導電型埋込み層２０２を突き抜けない構成にできるため、ツェナーダイオード２２０のＰＮ接合面積は高濃度第二導電型埋込み層２０２の第一導電型基板２０１との境界面の面積だけで決まり、分離用トレンチ２０４の配置には依存しない。そのため、低容量ＰＮダイオード２２１の低容量化のために第一導電型層２０５を小さくしても、ツェナーダイオード２２０の形成領域を小さくすることを要さない。その結果、ツェナーダイオード２２０の過渡電圧耐性を低下させることなく、低容量ＰＮダイオードの接合容量を小さくすることができる。

例えば、第一導電型基板２０１は、Ｐ型で濃度１×１０^２０ｃｍ^−３、高濃度第二導電型埋込み層２０２は、Ｎ型で濃度１×１０^１９ｃｍ^−３、拡散長３μｍ、低濃度第二導電型エピタキシャル層２０３は、Ｎ型で濃度１×１０^１３ｃｍ^−３、エピタキシャル層の厚さ３〜１０μｍ、分離用トレンチ２０４Ａ，２０７は、幅１μｍ、深さ４〜１２μｍ、分離用トレンチ２０４は、幅１μｍ、深さ４〜１２μｍで高濃度第二導電型埋込み層２０２に達し、かつ、空乏層２１１に到達しない範囲、第一導電型層２０５は、Ｐ型で濃度１×１０^１９ｃｍ^−３、拡散長１μｍ、第二導電型層２０６は、Ｎ型で濃度１×^１９ｃｍ^−３、拡散長１μｍ、空乏層２１１は、空乏幅０．５μｍ以下、ツェナーダイオード２２０のＰＮ接合面積は５０００μｍ^２、低容量ＰＮダイオード２２１，２２２のＰＮ接合面積は３５００μｍ^２とする。

かかる構成によれば、素子容量を０．３ｐＦ、過渡電圧耐性を１８ｋＶと、従来品と同等の過渡電圧耐性で、容量を半分以下にできる。
また、分離用トレンチ２０４を二本以上形成しても良く、この場合、ツェナーダイオード２２０と低容量ＰＮダイオード２２２間に生ずる寄生容量を低減することができ、寄生容量による素子全体の容量増加を防ぐことができる。

なお、第一導電型層２０５と第二導電型層２０６との間において、分離用トレンチ２０４Ａと、分離用トレンチ２０７とは同一のもので共有化することもできる。
（実施の形態２）
図２は実施の形態２における低容量半導体装置の構成を説明する図であり、図２（ａ）は実施の形態２の低容量半導体装置の断面構造図、図２（ｂ）は実施の形態２の低容量半導体装置の等価回路図である。

実施の形態２における低容量半導体装置の実施の形態１における低容量半導体装置と異なる点は、エピタキシャル層が基板と同じ導電型であり、低容量ＰＮダイオードを埋め込み層とエピタキシャル層との接合面、および埋め込み層と向かい合わない拡散層とエピタキシャル層との接合面に形成する点である。

図２において、実施の形態２における低容量半導体装置では、第一導電型基板３０１上に低濃度第一導電型エピタキシャル層３０３が形成される。また、第一導電型基板３０１上の低濃度第一導電型エピタキシャル層３０３との界面領域に高濃度第二導電型埋め込み層３０２が形成される。さらに、低濃度第一導電型エピタキシャル層３０３の第一導電型基板３０１と接する面に対する反対面の表面に第一導電型層３０５が形成される。なお、第一導電型層３０５の形成領域は高濃度第二導電型埋め込み層３０２の形成領域と向かい合う領域内となる。低濃度第一導電型エピタキシャル層３０３の表面の第一導電型層３０５が形成されない領域に第二導電型層３０６が形成される。また、低濃度第一導電型エピタキシャル層３０３内に、第一導電型層３０５を囲うように分離用トレンチ３０４が形成される。また、低濃度第一導電型エピタキシャル層３０３内に、高濃度第二導電型埋込み層３０２を囲うように分離用トレンチ３０４Ａが形成される。また、低濃度第一導電型エピタキシャル層３０３内に、第二導電型層３０６を囲うように分離用トレンチ３０７が形成される。また、第一導電型層３０５を露出するコンタクト窓３０８および第二導電型層３０６を露出するコンタクト窓３０９を開口して、低濃度第一導電型エピタキシャル層３０３上全面に絶縁膜３１４が形成される。絶縁膜３１４上全面にはコンタクト窓３０８、３０９を覆うように、表面電極３１０が形成される。

このような構成の低容量半導体装置において、第一導電型基板３０１と高濃度第二導電型埋込み層３０２の界面をＰＮ接合面としてツェナーダイオード３２０が構成され、ツェナーダイオード３２０のＰＮ接合面近傍は空乏層３１１となる。分離用トレンチ３０４Ａは、空乏層３１１に接しないように空乏層３１１を囲うように形成される。また、低濃度第一導電型エピタキシャル層３０３と高濃度第二導電型埋込み層３０２の界面をＰＮ接合面とし、第二導電型層３０６と低濃度第一導電型エピタキシャル層３０３の界面をＰＮ接合面として、それぞれ低容量ＰＮダイオード３２１，低容量ＰＮダイオード３２２が構成される。ここで、低容量ＰＮダイオード３２２は分離用トレンチ３０７に囲まれた領域に形成される。表面電極３１０は端子３４０と接続され、第一導電型基板３０１の裏面に形成される電極（図示せず）は端子３４１と接続される。図２（ａ）の構造により、図２（ｂ）の回路を構成する。

端子３４０を保護すべき信号線に接続し、端子３４１を接地に接続した状態において、端子３４０に正の過渡電圧が印加された場合には、過渡電流は低容量ＰＮダイオード３２１を順方向に、ツェナーダイオード３２０を逆方向に流れ、端子３４１から接地に流れる。このときの端子３４０のクランプ電圧ＶＣＬ１は、低容量ＰＮダイオード３２１の順方向電圧ＶＦ１と、ツェナーダイオード３２０の逆方向ブレークダウン電圧ＶＢＲ１の和（ＶＦ１＋ＶＢＲ１）で表される。

また、端子３４０に負の過渡電圧が印加された場合には、過渡電流は端子３４１から低容量ＰＮダイオード３２２を順方向に流れる。
このときの端子３４０のクランプ電圧ＶＣＬ２は、低容量ＰＮダイオード３２２の順方向電圧ＶＦ２で表される。いずれの場合においても、保護すべき回路の耐電圧に対して十分に低い値にクランプ電圧を設定することにより、信号線に接続される回路素子を保護することができる。

実施の形態２の低容量半導体装置の特徴は以下の構成である。まず、第二導電型層３０６を囲う分離用トレンチ３０７の他に、分離用トレンチ３０４Ａおよび分離用トレンチ３０４を別々に設け、分離用トレンチ３０４Ａが高濃度第二導電型埋込み層３０２を囲い、分離用トレンチ３０４が第一導電型層３０５を囲う。そして、分離用トレンチ３０４Ａ，分離用トレンチ３０７が低濃度第一導電型エピタキシャル層３０３を貫通して第一導電型基板３０１内まで形成されており、且つ、分離用トレンチ３０４が高濃度第二導電型埋め込み層３０２を突き抜けず、空乏層３１１に達していない。また、分離用トレンチ３０４Ａが分離用トレンチ３０４の外側に形成される。なお、分離用トレンチ３０４，３０４Ａ，３０７はそれぞれ、第一導電型層３０５，高濃度第二導電型埋込み層３０２，第二導電型層３０６を半導体層間を壁状に連続的に囲めば良く、低濃度第一導電型エピタキシャル層３０３の表面と平行な面における断面形状は円形，方形等任意な形状である。

このような構成とすることにより、低容量ＰＮダイオード３２１が構成される領域が分離用トレンチ３０４の内周領域に規定される。また、ツェナーダイオード３２０が構成される領域が、分離用トレンチ３０４の外側に形成される分離用トレンチ３０４Ａの内周領域に規定さる。また、低容量ＰＮダイオード３２２が構成される領域が分離用トレンチ３０７の内周領域に規定される。このため、高濃度第二導電型埋込み層３０２の第一導電型基板３０１表面における形成領域は、第一導電型層３０５の低濃度第一導電型エピタキシャル層３０３表面における形成領域より広くできる。そのため、ツェナーダイオード３２０のＰＮ接合面の面積は変わらない。以上のように、分離用トレンチ３０４Ａを別途設けることにより、分離用トレンチ３０４を高濃度第二導電型埋込み層３０２を突き抜けない構成にできるため、ツェナーダイオード３２０のＰＮ接合面積は高濃度第二導電型埋込み層３０２の第一導電型基板３０１との境界面の面積だけで決まり、分離用トレンチ３０４の配置には依存しない。そのため、低容量ＰＮダイオード３２１の低容量化のために第一導電型層３０５を小さくしても、ツェナーダイオード３２０の形成領域を小さくすることを要さない。その結果、ツェナーダイオード３２０の過渡電圧耐性を低下させることなく、低容量ＰＮダイオードの接合容量を小さくすることができる。

例えば、第一導電型基板３０１は、Ｐ型で濃度１×１０^２０ｃｍ^−３、高濃度第二導電型埋込み層３０２は、Ｎ型で濃度１×１０^１９ｃｍ^−３、拡散長３μｍ、低濃度第一導電型エピタキシャル層３０３は、Ｐ型で濃度１×１０^１３ｃｍ^−３、エピタキシャル層の厚さ３〜１０μｍ、分離用トレンチ３０４Ａ、３０７は、幅１μｍ、深さ４〜１２μｍ、分離用トレンチ３０４は、幅１μｍ、深さ４〜１２μｍで高濃度第二導電型埋込み層３０２に達し、かつ、空乏層３１１に到達しない範囲、第一導電型層３０５は、Ｐ型で濃度１×１０^１９ｃｍ^−３、拡散長１μｍ、第二導電型層３０６は、Ｎ型で濃度１×^１９ｃｍ^−３、拡散長１μｍ、空乏層３１１は、空乏幅０．５μｍ以下、ツェナーダイオード３２０のＰＮ接合面積は５０００μｍ^２、低容量ＰＮダイオード３２１，３２２のＰＮ接合面積は３５００μｍ^２とする。

かかる構成によれば、素子容量を０．３ｐＦ、過渡電圧耐性を１８ｋＶと、従来品と同等の過渡電圧耐性で、容量を半分以下にできる。
また、分離用トレンチ３０４を二本以上形成しても良く、この場合、ツェナーダイオード３２０と低容量ＰＮダイオード３２２間に生ずる寄生容量を低減することができ、寄生容量による素子全体の容量増加を防ぐことができる。

なお、第一導電型層３０５と第二導電型層３０６との間において、分離用トレンチ３０４Ａと、分離用トレンチ３０７とは同一のもので共有化することもできる。

本発明は、過渡電圧に対する耐性を維持したまま、半導体装置を低容量化することができ、低容量半導体装置、特に過渡電圧保護素子等に有用である。

１０１半導体基板
１０２埋込み層
１０３エピタキシャル層
１０４分離用トレンチ
１０５第１の拡散層
１０６第２の拡散層
１０７分離用トレンチ
１１０表面電極
１２０ツェナーダイオード
１２１ＰＮ接合ダイオード
１２２ＰＮ接合ダイオード
１４０端子
１４１端子
２０１第一導電型基板
２０２高濃度第二導電型埋め込み層
２０３低濃度第二導電型エピタキシャル層
２０４分離用トレンチ
２０４Ａ分離用トレンチ
２０５第一導電型層
２０６第二導電型層
２０７分離用トレンチ
２０８コンタクト窓
２０９コンタクト窓
２１０表面電極
２１１空乏層
２１４絶縁膜
２２０ツェナーダイオード
２２１低容量ＰＮダイオード
２２２低容量ＰＮダイオード
２４０端子
２４１端子
３０１第一導電型基板
３０２高濃度第二導電型埋め込み層
３０３低濃度第一導電型エピタキシャル層
３０４分離用トレンチ
３０４Ａ分離用トレンチ
３０５第一導電型層
３０６第二導電型層
３０７分離用トレンチ
３０８コンタクト窓
３０９コンタクト窓
３１０表面電極
３１１空乏層
３１４絶縁膜
３２０ツェナーダイオード
３２１低容量ＰＮダイオード
３２２低容量ＰＮダイオード
３４０端子
３４１端子

Claims

第一導電型基板と、
前記第一導電型基板上に形成される低濃度第二導電型エピタキシャル層と、
前記低濃度第二導電型エピタキシャル層の表面の一部に形成される第一導電型層と、
前記低濃度第二導電型エピタキシャル層の表面に前記第一導電型層と離間して形成される第二導電型層と、
前記第一導電型基板の前記低濃度第二導電型エピタキシャル層と接する表面の前記第一導電型層と向かい合う領域を含んで形成される高濃度第二導電型埋め込み層と、
前記第一導電型基板と前記高濃度第二導電型埋め込み層との境界部分を含んで形成される空乏層と、
前記第一導電型層を囲んで前記低濃度第二導電型エピタキシャルおよび前記高濃度第二導電型埋め込み層の前記空乏層の非形成領域のみに形成される第１の分離トレンチと、
前記高濃度第二導電型埋め込み層および空乏層を囲んで前記低濃度第二導電型エピタキシャル層から前記第一導電型基板にわたって形成される第２の分離トレンチと、
前記第二導電型層を囲んで前記低濃度第二導電型エピタキシャル層から前記第一導電型基板にわたって形成される第３の分離トレンチと、
前記第２の分離トレンチに囲まれる領域に前記第一導電型基板と前記高濃度第二導電型埋め込み層との境界をＰＮ接合面として形成されるツェナーダイオードと、
前記第１の分離トレンチに囲まれる領域に前記第一導電型層と前記低濃度第二導電型エピタキシャル層との境界をＰＮ接合面として形成される第１の低容量ＰＮダイオードと、
前記第３の分離トレンチに囲まれる領域に前記第一導電型基板と前記低濃度第二導電型エピタキシャル層との境界をＰＮ接合面として形成される第２の低容量ＰＮダイオードと
を有し、前記ツェナーダイオードのＰＮ接合面の面積が前記第１の低容量ＰＮダイオードのＰＮ接合面の面積より大きいことを特徴とする低容量半導体装置。
第一導電型基板と、
前記第一導電型基板上に形成される低濃度第一導電型エピタキシャル層と、
前記低濃度第一導電型エピタキシャル層の表面の一部に形成される第一導電型層と、
前記低濃度第一導電型エピタキシャル層の表面に前記第一導電型層と離間して形成される第二導電型層と、
前記第一導電型基板の前記低濃度第一導電型エピタキシャル層と接する表面の前記第一導電型層と向かい合う領域を含んで形成される高濃度第二導電型埋め込み層と、
前記第一導電型基板と前記高濃度第二導電型埋め込み層との境界部分を含んで形成される空乏層と、
前記第一導電型層を囲んで前記低濃度第一導電型エピタキシャル層および前記高濃度第二導電型埋め込み層の前記空乏層の非形成領域のみに形成される第１の分離トレンチと、
前記高濃度第二導電型埋め込み層および空乏層を囲んで前記低濃度第一導電型エピタキシャル層から前記第一導電型基板にわたって形成される第２の分離トレンチと、
前記第二導電型層を囲んで前記低濃度第一導電型エピタキシャル層から前記第一導電型基板にわたって形成される第３の分離トレンチと、
前記第２の分離トレンチに囲まれる領域に前記第一導電型基板と前記高濃度第二導電型埋め込み層との境界をＰＮ接合面として形成されるツェナーダイオードと、
前記第１の分離トレンチに囲まれる領域に前記高濃度第二導電型埋め込み層と前記低濃度第一導電型エピタキシャル層との境界をＰＮ接合面として形成される第１の低容量ＰＮダイオードと、
前記第３の分離トレンチに囲まれる領域に前記第二導電型層と前記低濃度第一導電型エピタキシャル層との境界をＰＮ接合面として形成される第２の低容量ＰＮダイオードと
を有し、前記ツェナーダイオードのＰＮ接合面の面積が前記第１の低容量ＰＮダイオードのＰＮ接合面の面積より大きいことを特徴とする低容量半導体装置。
前記第２の分離トレンチを複数有することを特徴とする請求項１または請求項２のいずれかに記載の低容量半導体装置。
前記第一導電型層と前記第二導電型層との間において、前記第２の分離トレンチと前記第３の分離トレンチとが共有化されることを特徴とする請求項１〜請求項３のいずれか１項に記載の低容量半導体装置。