JP2007201220A - 半導体装置 - Google Patents

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Abstract

【課題】 小さな占有面積で分離構造の形成が可能であり、かつ、良好な素子特性が得られるトレンチ構造を有する半導体装置を提供する。
【解決手段】 第１導電型の半導体基板と、半導体基板の上に設けられた第２導電型の半導体層と、半導体層中に設けられたトレンチと、トレンチの壁面に沿って設けられた第１導電型のトレンチ拡散層と、トレンチに埋め込まれた埋め込み導電体とを含む半導体装置において、更に、トレンチの壁面と埋め込み導電体との間に絶縁膜が設けられている。
【選択図】図１

Description

本発明は半導体装置に関し、特に、トレンチ分離構造を有する半導体装置に関する。
半導体集積回路では、複数の半導体素子の間を分離するために、例えば、図２０に示すようなトレンチ分離構造が用いられる。
全体が２０００で表される半導体装置は、ｐ−基板１を含む。ｐ−基板１の上には、ｎ−層２が設けられている。ｎ−層２には、ｐ−基板１に達するようにトレンチ３が設けられている。トレンチ３の壁面にはｐ＋領域５が形成され、その中に、埋め込み電極３１が設けられている。また、ｐ−基板１とｎ−層２との間には、ｎ＋埋め込み層４が設けられている。ｐ−基板１の裏面には裏面電極１５が設けられている（例えば、特許文献１参照）。
特開２００４−６５５５号公報
かかるトレンチ構造では、トレンチ３内に、埋め込み電極３１が直接埋め込まれる構造となっている。このために、ｐ−基板１やｎ−層２の材料（例えば、シリコン）と、埋め込み電極３１の材料（例えばポリシリコン）との熱膨張係数の違いにより応力が発生し、リーク電流が発生し、素子特性の劣化原因となっていた。
そこで、本発明は、小さな占有面積で分離構造の形成が可能であり、かつ、良好な素子特性が得られるトレンチ構造を有する半導体装置の提供を目的とする。
本発明は、第１導電型の半導体基板と、半導体基板の上に設けられた第２導電型の半導体層と、半導体層中に設けられたトレンチと、トレンチの壁面に沿って設けられた第１導電型のトレンチ拡散層と、トレンチに埋め込まれた埋め込み導電体とを含む半導体装置であって、更に、トレンチの壁面と埋め込み導電体との間に絶縁膜が設けられたことを特徴とする半導体装置である。
以上の説明から明らかなように、本発明にかかる半導体装置では、半導体装置の小型化、高集積化を図るとともに、良好な半導体素子特性が得られる。
実施の形態１．
図１は、全体が１００で表される、本発明の実施の形態１にかかる半導体装置であり、（ａ）は上面図、（ｂ）は（ａ）をＩ−Ｉ方向に見た場合の断面図を示す。
図１に示すように、半導体装置１００は、例えばシリコンからなるｐ型のｐ−基板１を含む。ｐ−基板１の上には、例えばシリコンからなるｎ型のｎ−層２が形成されている。ｎ−層２の表面からｐ−基板１に達するようにトレンチ３が形成されている。また、ｐ−基板１の上には、ｎ型のｎ＋埋め込み層４が形成されている。
トレンチ３の壁面（側面および底面）には、例えばイオン注入法を用いて、ｐ型のｐ＋領域５が形成されている。更に、トレンチ３の内面には、例えば酸化シリコンからなる絶縁膜が堆積され、その中に例えばポリシリコンからなる埋め込み導電体７が埋め込まれている。トレンチ３の開口部に隣接して、ｐ型（ｐ＋）の反転防止層（第１拡散層）８が設けられている。（ａ）に示すように、反転防止層８は、ｐ＋拡散層９の近傍のみに設けられている。
また、ｎ−層２にはｐ＋拡散層９が設けられ、更に、フィールド酸化膜１０、層間絶縁膜１１が設けられている。フィールド酸化膜１０、層間絶縁膜１１は、例えば酸化シリコンからなる。
ｐ＋拡散層９の上には、例えば酸化シリコンからなる活性部酸化膜１２が設けられる。更に、活性部酸化膜１２に形成された開口部を介して、ｐ＋拡散層９に接続された電極１３が設けられている。表面電極１３は、例えばアルミニウムからなる。表面電極１３および層間絶縁膜１１を覆うように、例えば窒化シリコンからなるパッシベーション膜１４が設けられている。
ｐ＋領域５は、反転防止層８、ｐ＋拡散層９、および表面電極を介して埋め込み導電体７と電気的に接続されている。ｐ＋領域５を埋め込み導電体７に接続することにより、局所的な電位差が発生することによる誤動作を防止できる。
一方、ｐ−基板１の裏面には、例えばアルミニウムからなる裏面電極１５が設けられている。
なお、（ａ）においては、理解を容易にするために、フィールド酸化膜１０、層間絶縁膜１１、およびパッシベーション膜１４は省略されている（以下の実施の形態で示す上面図も同じ）。
図１からわかるように、２つのトレンチ３により挟まれた分離領域（島領域）は、それ以外の領域から電気的に分離されている。ここでは、最も簡単な例として分離領域が１つの場合を示したが、トレンチ３の数を増やすことにより、複数の分離領域を設けることもできる。
次に、図２を用いて、本発明の実施の形態１にかかる半導体装置１００の製造方法について説明する。半導体装置１００の製造方法は、以下の工程１〜５を含む。
工程１：図２（ａ）に示すように、まずｐ−基板１を準備し、その上に、ｎ＋埋め込み層４、ｎ−層２を例えば結晶成長法を用いて形成する。更に、拡散法を用いて、反転防止層８、ｐ＋拡散層９を形成する。
続いて、ｎ−層２の表面に、プラズマ酸化法等を用いて、例えば酸化シリコンからなるフィールド酸化膜１０、活性部酸化膜１２を形成する。
工程２：図２（ｂ）に示すように、写真製版を行った後、異方性エッチングを用いて絶縁膜１０、ｎ−層２をエッチングし、ｐ−基板１に達するようにトレンチ３を形成する。
工程３：図２（ｃ）に示すように、トレンチ３の壁面に、イオン注入法等を用いてｐ＋領域５を形成する。ｐ＋領域５は、必要に応じて、トレンチ３の壁面の特定の領域のみに形成してもよい。
工程４：図２（ｄ）に示すように、トレンチ３の壁面を覆うように、例えばＣＶＤ法を用いて絶縁膜６を形成する。続いて、例えばＣＶＤ法を用いて、トレンチ３内にポリシリコン等を埋め込み、埋め込み導電体７を形成する。
工程５：例えばＣＶＤ法を用いて酸化シリコンからなる層間絶縁膜１１を形成した後、必要な部分を開口して、ｐ＋拡散層９に接続された電極１３を形成する。電極１３は、例えばアルミニウムからなり、蒸着法等を用いて形成する。最後に、ＣＶＤ法等を用いて、例えば窒化シリコンからなるパッシベーション膜１４を形成する。以上の工程で、図１に示すような半導体装置１００が完成する。
このように、本発明の実施の形態１にかかる半導体装置１００では、トレンチ分離による素子分離を行うため、拡散分離に比べて分離領域の占有面積を小さくすることができる。この結果、半導体装置の小型化、高集積化が可能となる。
また、トレンチ３の壁面に絶縁膜６を設けることにより、埋め込み導電体７とｎ−層２との間で応力が発生しても、リーク電流の発生による素子特性の劣化を防止できる。
実施の形態２．
図３は、全体が２００で表される、本発明の実施の形態２にかかる半導体装置であり、（ａ）は上面図、（ｂ）は（ａ）をＩＩＩ−ＩＩＩ方向に見た場合の断面図を示す。図３中、図１と同一符号は、同一又は相当箇所を表す。
図３（ａ）に示すように、半導体装置２００では、矩形に形成されたトレンチ３に沿って、トレンチの両側に、環状の反転防止層８が設けられている。反転防止層８は、ｐ＋領域５の拡散深さ（トレンチ３の側面に対して垂直な方向の深さ）より深くなっている。
他の構造は、上述の半導体装置１００と同じである。
本実施の形態２にかかる半導体装置２００では、ｐ−基板１、ｐ＋領域５、反転防止層８で囲まれて形成されている分離領域（島領域）に電圧が印加される場合、電界の集中はトレンチ３の上部近傍（図３（ｂ）に符号Ａで表示）で起こりやすい。このため、この部分に反転防止層８を設け、接合の曲率を大きくすることで電界の集中を緩和できる。この結果、耐圧の向上、リーク電流の低減が可能となる。
実施の形態３．
図４は、全体が３００で表される、本発明の実施の形態３にかかる半導体装置であり、（ａ）は上面図、（ｂ）は（ａ）をＩＶ−ＩＶ方向に見た場合の断面図を示す。図４中、図３と同一符号は、同一又は相当箇所を表す。
図４（ｂ）に示すように、半導体装置３００では、実施の形態２にかかる半導体装置２００に加えて、反転防止層８より深くて低濃度のｐ拡散層（第２拡散層）１７が、ｐ＋領域５と反転防止層８との間に設けられていることである。ｐ拡散層１７は、トレンチ３に沿って、トレンチ３の両側に、環状に設けられている。他の構造は、上述の半導体装置２００と同じである。
上述のように、トレンチ３の上部近傍は電界が集中しやすいため、深くて低濃度の低いｐ拡散層１７を形成することで、この領域における電界の集中を防止できる。この結果、
耐圧が高く、安定になるとともに、リーク電流の低減が可能となる。
なお、通常の集積回路の製造工程では、比較的低濃度のｐ型ウエルを形成することが多い。このため、このようなｐ型ウエルの形成工程を用いて、同時にｐ拡散層１７を形成することにより、製造工程や製造コストを増やすことなくｐ拡散層１７の形成が可能となる。
また、反転防止層８とｐ拡散層１７とを組み合わせて、所望の特性を得るための最適な構造を作ることも可能である。
実施の形態４．
図５は、全体が４００で表される、本発明の実施の形態４にかかる半導体装置であり、（ａ）は上面図、（ｂ）は（ａ）をＶａ−Ｖａ方向に見た場合の断面図、（ｃ）は（ａ）をＶｂ−Ｖｂ方向に見た場合の断面図を示す。図５中、図４と同一符号は、同一又は相当箇所を表す。
図５（ｂ）に示すように、半導体装置４００では、トレンチ３が直線の領域では、トレンチ３に沿って、トレンチ３の両側に反転防止層８が設けられている。一方、図５（ｃ）に示すように、トレンチ３がほぼ直角に曲がるコーナー部には、トレンチ３に沿って、トレンチ３の両側にｐ拡散層１７が設けられている。他の構造は、上述の半導体装置３００と同じである。
このように、本実施の形態４にかかる半導体装置４００では、特に電界の集中が発生しやすいトレンチ３のコーナー部周辺にｐ拡散層１７を設けることにより、コーナー部での電界の集中を緩和できる。この結果、耐圧の向上、リーク電流の低減が可能となる。
実施の形態５．
図６は、全体が５００で表される、本発明の実施の形態５にかかる半導体装置の上面図である。図６中、図３と同一符号は、同一又は相当箇所を表す。
半導体装置２００では図３に示すように４角形であったトレンチ３の配置を、本実施の形態５にかかる半導体装置５００では、図６に示すように８角形としている。これにより、コーナー部でのトレンチ３の曲がる角度が、直角（半導体装置２００）より緩やかになる。また、トレンチ３に沿って、トレンチ３の両側に反転防止層８が設けられている。
他の構造は、図３に示す半導体装置２００と同じである。
このように、本実施の形態５にかかる半導体装置５００では、トレンチ３の曲がる角度を緩和することにより、コーナー部での電界の集中を緩和できる。この結果、耐圧の向上やリーク電流の低減が可能となる。
なお、図６のようにトレンチ３を８角形にする以外に、他の多角形や円形とすることによっても、コーナー部での電界の集中を緩和することができる。
また、本実施の形態５にかかるトレンチ３の構造は、実施の形態２〜４で述べた半導体装置にも適用できる。
実施の形態６．
図７は、全体が６００で表される、本発明の実施の形態６にかかる半導体装置の一部の上面図である。図７中、図４と同一符号は、同一又は相当箇所を表す。
本実施の形態にかかる半導体装置６００は、トレンチ３に囲まれた複数の分離領域を含む。半導体装置６００では、トレンチ３が略直角に曲げられた部分と、それより小さい角度で曲げられた部分とを含み、このうち、略直角に曲げられた部分に、ｐ拡散層１７が設けられている。
トレンチ３の内部の埋め込み導電体７は、トレンチ３の側壁のｐ＋領域５、反転防止層８、ｐ＋拡散層９を介して一部で電気的に接続されている。
このように、本実施の形態６にかかる半導体装置６００では、トレンチ３の曲げ角を直角より小さくするとともに、設計上、直角にせざるおえない部分にはｐ拡散層１７が設けられている。これにより、トレンチ３が曲げられるコーナー部での電界の集中を緩和し、耐圧の向上やリーク電流の低減が可能となる。
もちろん、ｐ拡散１７を、コーナー部だけでなくトレンチ３に沿って形成しても構わない。
実施の形態７．
図８は、全体が７００で表される、本発明の実施の形態７にかかる半導体装置の一部の上面図である。図８中、図４と同一符号は、同一又は相当箇所を表す。
本実施の形態にかかる半導体装置７００は、トレンチ３に囲まれた複数の分離領域を含む。特に、半導体装置７００では、それぞれ分離領域が８角形のトレンチ３により囲まれた構造となっている。
このように、本実施の形態７にかかる半導体装置７００では、全てのトレンチ３において、トレンチ３の曲がる角度を緩和することにより、コーナー部での電界の集中を緩和できる。この結果、耐圧の向上やリーク電流の低減が可能となる。
トレンチ３の内部の埋め込み導電体７は、トレンチ３の側壁のｐ＋領域５、反転防止層８、ｐ＋拡散層９を介して一部で電気的に接続されている。
なお、図８のようにトレンチ３を８角形とする以外に、他の多角形や円形とすることにより、電界の集中を低減することが可能である。
また、全てのトレンチ３をこのような形状にする必要はなく、リーク電流の低減が必要な分離領域のみに適用してもかまわない。
実施の形態８．
図９は、全体が８００で表される、本発明の実施の形態８にかかる半導体装置であり、（ａ）は上面図、（ｂ）は（ａ）をＩＸ−ＩＸ方向に見た場合の断面図を示す。図９中、図４と同一符号は、同一又は相当箇所を表す。なお、図面中の符号に並記したアルファベットの添字は、同一構造の異なった部分を区別するために記載したものである（以下の実施の形態においても同様）。
本実施の形態８にかかる半導体装置８００では、トレンチ３が２重に形成されている。他の構造は、実施の形態２の半導体装置２００と同様である。ここでは、１つの分離領域を２重のトレンチ３で囲む構造としたが、それぞれがトレンチ３で囲まれた複数の分離領域を、更にトレンチ３で囲む構造としても構わない。
トレンチ３の内部の埋め込み導電体７は、トレンチ３の壁面のｐ＋領域５、反転防止層８、ｐ＋拡散層９を介して一部で電気的に接続されている。
半導体装置８００では、トレンチ３が２重に設けられているため隣接する分離領域の間隔が、トレンチ３が１重の場合より大きくなる。これにより、分離領域間に形成される寄生ＰＮＰトランジスタ（ｎ−層２ａ、ｐ−基板１、ｎ−層２ｂで形成される寄生ＮＰＮトランジスタ）の電流増幅率ｈＦＥを小さくすることが可能となる。
このような、分離領域間に形成される寄生トランジスタのｈＦＥは、トレンチ３の数を増やし、分離領域の距離を大きくすることにより、低減することができる。従って、必要に応じてトレンチ３の数を増やすことによりｈＦＥの低減が可能となる。
なお、本実施の形態８にかかる半導体装置８００では、トレンチ３の周囲には反転防止層８を設けているが、上述のように、ｐ領域１７を形成することも可能である。また、トレンチ３の形状を多角形や円形にすることも可能である。
実施の形態９．
図１０は、全体が９００で表される、本発明の実施の形態９にかかる半導体装置であり、（ａ）は上面図、（ｂ）は（ａ）をＸ−Ｘ方向に見た場合の断面図を示す。図１０中、図９と同一符号は、同一又は相当箇所を表す。
本実施の形態９にかかる半導体装置９００では、トレンチ３が２重に形成されている。そして、内側のトレンチ３ｂは、ｎ＋埋め込み層４ｂに届き、ｎ＋埋め込み層４ｂを貫通しないように形成され、一方外側のトレンチ３ａは、ｐ−基板１に届くように形成されている。内側のトレンチ構造は、寄生動作防止用であり、外側のトレンチ構造は、素子分離用である。
半導体装置９００では、ｎ＋埋め込み層４ｂに届くように形成されたトレンチ３ｂで囲まれた分離領域を持ち、このトレンチ３ｂに埋め込まれた埋め込み導電体７ｂは、ｎ＋拡散層１８を介してｎ−層２ｂに接続されている。
かかる構造の半導体装置９００では、ｎ−層２ｂとｐ−基板１との間に流れる電流のパスが無くなり、埋め込み層４ｂを通るパスのみとなる。このため、トレンチ構造部（５ｂ、６ｂ、７ｂ）の内部に作られたｎ−層２ｂ、ｐ−基板１、ｎ−層２ｂで形成されるような寄生ＰＮＰトランジスタの動作を大幅に抑制できる。
半導体装置９００は、外側の分離用トレンチ構造（５ａ、６ａ、７ａ）と、内側の寄生動作防止用トレンチ（６ｂ、７ｂ）の深さが異なる場合を示したが、内側のトレンチについては、ｎ−層２ａとｐ−基板１の接合より深いという条件と、ｎ＋埋め込み層４ｂを貫通しないという条件を満たせば、外側のトレンチと同一の深さとすることも可能である。
この場合は２種類のトレンチ構造を同時に形成することが可能となり、製造工程の簡略化が可能となる。
このように、トレンチで囲まれた領域に、更にｎ＋埋め込み層４ｂに到達し、かつ環状のトレンチ構造（５ｂ、６ｂ、７ｂ）を設けることにより、トレンチ構造（５ｂ、６ｂ、７ｂ）に囲まれた領域の素子が、トレンチ構造（５ｂ、６ｂ、７ｂ）の外部構造と干渉することを防止できる。
実施の形態１０．
図１１は、全体が１０００で表される、本発明の実施の形態１０にかかる半導体装置であり、（ａ）は上面図、（ｂ）は（ａ）をＸＩ−ＸＩ方向に見た場合の断面図を示す。図１１中、図９と同一符号は、同一又は相当箇所を表す。
本実施の形態１０にかかる半導体装置１０００では、トレンチ３が２重に形成されている。内側のトレンチ３ｂは、ｎ＋埋め込み層４ｂに届くように形成され、一方外側のトレンチ３ａは、ｐ−基板１に届くように形成されており、内側のトレンチ構造は、寄生動作防止用であり、外側のトレンチ構造は、素子分離用となっている。
半導体装置１０００では、ＰＮＰトランジスタ素子をトレンチ分離構造（５ｂ、６ｂ、７ｂ）に囲まれた分離領域に形成するとともに、埋め込み導電体７ｂをＰＮＰトランジスタのベース層１８に接続している。
ＰＮＰトランジスタでは、エミッタがｐ＋拡散９ａから形成され、コレクタがｐ＋拡散層９ｂから形成され、そしてベースがｎ＋拡散層１８から形成される。また、ベースは、ｎ−層２ｂに接続されている。
更に、分離用トレンチ構造（５ａ、６ａ、７ａ）と、寄生動作防止用トレンチ構造（５ｂ、６ｂ、７ｂ）とが同じトレンチ構造を有し、ｎ−層２ａと基板１との接合より深くて、ｎ＋埋め込み層４ｂには達するがｎ＋埋め込み層４ｂを貫通しないような深さに形成されている。
トレンチ３ａ、３ｂの壁面には、ｐ＋拡散層５ａ、５ｂが形成されている。ｐ＋拡散層５ａはトレンチ内部の埋め込み導電体７ａに接続され、ｐ＋拡散層５ｂはトレンチ内部の埋め込み導電体７ｂと接続され、ともにベース電位となっている。
このようなＰＮＰトランジスタを形成した場合、エミッタ９ａ、ｎ−層２ｂ（ｎ＋埋め込み層４ｂ）、およびｐ−基板１で、寄生のＰＮＰトランジスタが形成される。寄生動作防止用トレンチ構造（５ｂ、６ｂ、７ｂ）が無い場合、エミッタ３３から流れた正孔がｎ−層２ｂを経てコレクタ３４で回収されずに基板に流れ込むことになり、これが誤動作の原因となる。
これに対して、本実施の形態１０にかかる半導体装置１０００では、寄生動作防止用トレンチ構造（５ｂ、６ｂ、７ｂ）が設けられているため、エミッタ３３、ｎ−層２ｂ、およびｐ−基板１の電流経路が遮断され、エミッタ３３から流れた正孔はコレクタ３４で回収されるため、寄生ＰＮＰトランジスタのｈＦＥは大幅に低減され、誤動作の耐量が向上する。
本実施の形態１０では、ＰＮＰトランジスタを例に説明しているが、寄生トランジスタを含む他の素子を有する場合でも、寄生動作防止用トレンチ構造（５ｂ、６ｂ、７ｂ）を設けることにより、寄生ＰＮＰトランジスタのｈＦＥを低減できる。
更に、本実施の形態１０にかかる半導体装置１０００では、分離用トレンチ構造（５ａ、６ａ、７ａ）と寄生動作防止用トレンチ構造（５ｂ、６ｂ、７ｂ）とが同じ構造であり、同一の製造工程で作製できる。従って、実施の形態１で説明した製造工程（図２参照）を用いることで、新たな工程を追加することなくこれらのトレンチ構造を作製することができる。
このように、本実施の形態１０にかかる半導体装置１０００では、ｎ＋埋め込み層４ｂに達するトレンチ構造部で回路部を囲むことにより、寄生動作を抑え、回路の誤動作を防止できる。
実施の形態１１．
図１２は、全体が１１００で表される、本発明の実施の形態１１にかかる半導体装置であり、（ａ）は上面図、（ｂ）は（ａ）をＸＩＩ−ＸＩＩ方向に見た場合の断面図を示す。図１２中、図９と同一符号は、同一又は相当箇所を表す。
本実施の形態１０にかかる半導体装置１１００では、トレンチ３は、ｎ＋埋め込み層４に届くように形成された寄生動作防止用となっている。
また、半導体装置１１００は、Ｐｃｈ ＭＯＳＦＥＴとＮｃｈ ＭＯＳＦＥＴとを含み、Ｐｃｈ ＭＯＳＦＥＴがトレンチ３に囲まれた分離領域に形成された構造となっている。トレンチ３内部の埋め込み導電体７ｂと、トレンチ３の壁面のｐ＋領域５とは、Ｐｃｈ ＭＯＳＦＥＴのバックゲート３７に接続されている。
Ｎｃｈ ＭＯＳＦＥＴは、ｐウエル４１中に形成されたソース３８、ドレイン３９、およびゲート２０ｂからなる。一方、Ｐｃｈ ＭＯＳＦＥＴは、トレント３で囲まれたｎ−層２ａ内に形成され，ソース３５、ドレイン３６、およびゲート２０ａからなる。
かかる構造では、Ｐｃｈ ＭＯＳＦＥＴのソース３５、ｎ−層２、ｐウエル４１等のような、２つのＭＯＳＦＥＴの拡散領域の間でいくつか寄生トランジスタが形成される。
これに対して、寄生動作防止用トレンチ構造（５ｂ、６ｂ、７ｂ）を形成することにより、Ｐｃｈ ＭＯＳＦＥＴとＮｃｈ ＭＯＳＦＥＴとの間が分離され、これらの寄生パスのうちｈＦＥが大きいｎ−層２ｂを通る経路を遮断することができる。
この結果、寄生ＰＮＰトランジスタのｈＦＥは大幅に低減され、誤動作に対する耐量が向上する。
実施の形態１２．
図１３は、全体が１２００で表される、本発明の実施の形態１２にかかる半導体装置であり、（ａ）は上面図、（ｂ）は（ａ）をＸＩＩＩ−ＸＩＩＩ方向に見た場合の断面図を示す。図１３中、図９と同一符号は、同一又は相当箇所を表す。
半導体装置１２００は、２重に設けられトレンチ３ａ、３ｂを含む。そして、電位の異なる領域Ａ、Ｂの間に、ｈＦＥを低減するために領域Ｃが設けられている（領域Ａ、Ｂ、およびＣは、図１３（ｂ）中に表示）。領域Ｃは、ｎ＋埋め込み層４ｃ、共通コンタクトで接続されたｎ＋拡散層１８ｃとｐ＋拡散層９、およびｐ＋拡散層９に接続されたトレンチ構造の壁面のｐ＋領域５ａを含む。
かかる構造では、領域Ａから領域Ｂに向かって流れた電子が、ｎ＋埋め込み層４ｃからｎ＋拡散層１８へ流れ、共通コンタクトのｐ＋拡散層９ｃからｐ−基板１へと流れる。このため、領域Ｂに流れる電流は大幅に低減される。つまり、領域Ａのｎ−層２ａ、ｐ−基板１、ｎ−層２ｂで形成される寄生ＮＰＮトランジスタを想定すると、この寄生ＮＰＮトランジスタのｈＦＥを低減することが可能となる。
領域ＣによるｈＦＥの低減効果は、ｎ＋埋め込み層４ｃの幅が広いほど大きいが、一方で、幅を広くするとチップ面積が増大する。拡散分離構造にかえてトレンチ分離構造を用いて領域Ｃを形成することにより、チップ面積を大幅に低減できる。
実施の形態１３．
図１４は、全体が１３００で表される、本発明の実施の形態１３にかかる半導体装置であり、（ａ）は上面図、（ｂ）は（ａ）をＸＩＶ−ＸＩＶ方向に見た場合の断面図を示す。図１４中、図９と同一符号は、同一又は相当箇所を表す。
本実施の形態１３にかかる半導体装置１３００は、トレンチ分離構造を用いて分離領域間のｈＦＥを低減する構造（ｈＦＥ低減構造）を、高電圧構造に適用したものである。半導体装置１３００では、領域Ａが高電圧部、領域Ｂが通常の回路部、そして領域ＣがｈＦＥ低減構造部である。
半導体装置１３００は、高耐圧を保持するためのフィールドプレート構造（２５、２６）を高電圧部に有しており、電極２４が高電圧側、電極２３が低電圧側となる。符号２１はｎ−埋め込み層、符号２２はｎ＋層を示す。
半導体装置がインバータ等に用いられた場合、高電圧側の電極２４は、スイッチングによって電圧が変動する。この電極２４の電圧は、配線の寄生インダクタンス等により、負電圧になることがある。この場合、高電圧部の領域Ａから回路部Ｂに向かって電子が流れることになり、誤動作の原因となる。
これに対して、本実施の形態にかかる半導体装置１３００では、領域Ａと領域Ｂとの間に、ｈＦＥ低減構造（領域Ｃ）を有するため、上述のように、高電圧部（領域Ａ）のｎ−層２ａ、ｐ−基板１、および回路部（領域Ｂ）のｎ−層２ｂで形成される寄生ＮＰＮトランジスタのｈＦＥを大幅に低減することができる。この結果、回路部（領域Ｂ）への電子の流入を抑えることができ、回路部（領域Ｂ）の誤動作を防止できる。
また、拡散分離ではなくトレンチ分離（５、６、７）を利用することで、チップ面積の増大を最小限に抑えながら、回路の誤動作を防止できる。
実施の形態１４．
図１５は、全体が１４００で表される、本発明の実施の形態１４にかかる半導体装置であり、（ａ）は上面図、（ｂ）は（ａ）をＸＶ−ＸＶ方向に見た場合の断面図を示す。図１５中、図９と同一符号は、同一又は相当箇所を表す。
本実施の形態１４にかかる半導体装置１４００は、トレンチ分離構造を高電圧レベルシフト構造に適用するとともに、逆接続ダイオードを適用したものである。半導体装置１３００は、高耐圧を保持するためのフィールドプレート構造（２５、２６）を高電圧部に有しており、電極２４が高電圧側、電極２３が低電圧側となる。更にゲート酸化膜１９、ゲート電極２０、ｐウエル１７、ソース４２、およびｎ−層２ａによりＭＯＳＦＥＴが形成される。
また、高電圧側の電極２４を取り囲み、かつ高電圧側のｎ＋埋め込み層４ａに達するトレンチ構造部（５ｂ、６ｂ、７ｂ）が形成されている。高電圧側の電極２４にはｐ拡散９ｂのみが接続されており、低電圧側にはｎ型領域１８ａ、１８ｂを介して接続されている。高電圧側のｎ−層２ｂは、低電圧側のｎ−層２ａと、トレンチ構造により分離されている。
半導体装置がインバータ等に用いられた場合、高電圧側の電極２４は、スイッチングによって電圧（ＶＳ電圧）が変動する。この電極２４の電圧は、配線の寄生インダクタンス等により、負電圧になることがある。ｐ−基板１とｎ−層２が順バイアスになった場合、電極２４に電流が流れ、ｎ−層２に正孔が流れ込み、誤動作の原因となる。
本実施の形態１４にかかる半導体装置１４００では、ｎ−層２ｂは、電極２４に接するｐ拡散層９ｂとともに、ｐｎダイオードを形成している。このｐｎダイオードは、電極２４が負電圧になった場合に逆バイアスになる。このため、かかるｐｎ接合が降伏を起こす電圧までは電流が流れず誤動作を防止できる。
正常動作の場合、ｐｎダイオードには順バイアスが印加され、電流はｎ型領域１８ｂからアルミニウム配線１３、ｎ型領域１８ａを通って低電圧部に流れる。半導体装置１４００では、トレンチ分離部（５ｂ、６ｂ、７ｂ）によってｎ−層２ａ、２ｂが分離されているため、正常動作時にｎ−層２ａに正孔が流れ込むことはなく、誤動作を起こすことはない。
このように、本実施の形態１４にかかる半導体装置１４００では、高耐圧レベルシフタに直列のダイオードを形成し、かつトレンチ分離構造（５ｂ、６ｂ、７ｂ）によって正常動作時のｎ−層２ａへの正孔の注入を防ぐことにより、ＶＳ電圧が負になった場合でも、素子の誤動作を防止できる。
本実施の形態１４では、レベルシフタ構造の低電圧領域を１つのトレンチにより分離しているが、上述の実施の形態８の半導体装置８００のように、複数のトレンチを形成したり、上述の実施の形態１３の半導体装置１３００のように、ロジック回路部との間に島領域を設けることで、複数の効果を兼ね備えることも可能である。
実施の形態１５．
図１６は、全体が１５００で表される、本発明の実施の形態１５にかかる半導体装置であり、（ａ）は上面図、（ｂ）は（ａ）をＸＶＩ−ＸＶＩ方向に見た場合の断面図を示す。図１５中、図９と同一符号は、同一又は相当箇所を表す。
半導体装置１５００は、実施の形態１４にかかる半導体装置１４００の領域Ａに、ｐ拡散層９ｂ、９ｄ、ゲート酸化膜１９ｂ、およびゲート電極２８からなるＰｃｈ ＭＯＳＦＥＴを形成したものであり、高電圧用のレベルシフト構造の誤動作を防止する構造である。
半導体装置１５００では、正常動作時にはゲート電極２８はオン状態で電流を流す。異常が発生し、ゲート電極２４の電圧が低くなるとオフ状態となる。
誤動作時の基本動作は実施の形態１４と同様であり、ｎ−層２ｂは、高電圧側電極２４に接するｐ＋拡散層９ｂとの間でダイオードが逆バイアスとなり、電流を流さないことで誤動作を防いでいる。
一方、正常動作の場合は実施の形態１４と異なり、ダイオードではなく上述のＰｃｈ ＭＯＳＦＥＴを通して電流が流れる。Ｐｃｈ ＭＯＳＦＥＴ部分は抵抗として作用し、レベルシフタ全体としてＭＯＳ動作する。
このように、高耐圧レベルシフタに直列のダイオードを形成し、かつトレンチ分離構造（５ｂ、６ｂ、７ｂ）によって、正常動作時にｎ−層２ａに正孔が注入されるのを防ぐとともに、ＶＳ電圧が負電圧となった場合でも素子の誤動作を防止できる。
実施の形態１６．
図１７は、全体が１６００で表される、本発明の実施の形態１６にかかる半導体装置であり、（ａ）は上面図、（ｂ）は（ａ）をＸＶＩＩ−ＸＶＩＩ方向に見た場合の断面図を示す。図１６中、図９と同一符号は、同一又は相当箇所を表す。
半導体装置１６００は、実施の形態１５にかかる半導体装置１５００に対して、ゲート電極２８を、ｎ＋拡散層１８ｂおよびｐ＋拡散層９ｄの共通コンタクトと接続したものである。必要な場合は埋め込みチャネル層４４が設けられる。ｐ拡散層９ｂ、９ｄ、ゲート酸化膜１９ｂ、およびゲート電極２８で形成されるＰｃｈ ＭＯＳＦＥＴは、通常はオン状態（ノーマリオン）であり、電極２４が負にバイアスされ、ｎ−層２ｂとｐ拡散層９ｂとの間が逆バイアスになったときオフ状態になるように、しきい値が調整されている。
半導体装置１６００が正常動作している場合は、Ｐｃｈ ＭＯＳＦＥＴを通じて電流が流れる。Ｐｃｈ ＭＯＳＦＥＴ部分は抵抗として動作するのでレベルシフタ全体としてＭＯＳ動作する。
一方、半導体装置１６００が誤動作した場合は、実施の形態１５と同様に、ｎ−層２ｂは、高電圧側電極２４に接するｐ＋拡散層９ｂとダイオードとの間が逆バイアスとなり、電流を流さないで誤動作を防ぐ。異常動作時に、Ｐｃｈ ＭＯＳＦＥＴのゲートがオフとなるのが本願の特徴である。
このように、高耐圧レベルシフタに直列のダイオードを形成し、かつトレンチ分離構造（５ｂ、６ｂ、７ｂ）を採用し、正常動作時にｎ−層２ａへ正孔が注入されるのを防ぐ構造を設けることにより、ＶＳ電圧が負電圧となった場合の誤動作を防止できる。
実施の形態１７．
図１８は、全体が１７００で表される、本発明の実施の形態１７にかかる半導体装置であり、（ａ）は上面図、（ｂ）は（ａ）をＸＶＩＩＩ−ＸＶＩＩＩ方向に見た場合の断面図を示す。図１８中、図９と同一符号は、同一又は相当箇所を表す。
半導体装置１７００は、トレンチ分離構造を用いて、上部配線の影響を遮蔽、低減する構造である。半導体装置１７００は、上述の実施の形態１と同様に、トレンチ分離構造（５、６、７）を用いた分離構造であるが、トレンチ３の埋め込み導電体７の上部を、フィールド酸化膜上に、断面がＴ字型になるように張り出させて（図１８（ｂ）参照）、張り出し領域を設けている。張り出し領域の上には、層間絶縁膜１１を介して配線１３ｂが設けられている。
表面濃度が低い基板領域の上を配線が通る場合、配線の電圧などの影響によって基板表面（ｎ−層２など）に反転現象等の悪影響を与える。悪影響を防止する手段として、固定電圧（ＧＮＤ等）の導電体で、両者の間を遮蔽する方法が考えられる。
本実施の形態１７では、トレンチ内部導電体の一部を用いて配線１３ｂとｎ−層２との間を遮蔽する遮断構造を用いることで、配線１３ｂの基板表面への影響を抑え、半導体装置１７００の誤動作を防止する。
このように、トレンチ分離構造（５、６、７）による分離構造が、配線１３から基板表面への影響を防ぐ遮蔽構造を兼ねることにより、チップ面積を縮小しつつ素子の誤動作を防止できる。
実施の形態１９．
図１９は、全体が１８００で表される、本発明の実施の形態１８にかかる半導体装置であり、（ａ）は上面図、（ｂ）は（ａ）をＸＩＸ−ＸＩＸ方向に見た場合の断面図を示す。図１９中、図９と同一符号は、同一又は相当箇所を表す。
半導体装置１８００は、上述の実施の形態１３にかかる半導体装置１３００に対して、トレンチ構造を兼ねた遮断構造を適用したものである。
図１４に示すように、
構造は実施例１３に対して、回路部（領域Ｂ）やｈＦＥ低減構造（領域Ｃ）が高電圧配線１３により影響を受けるのを防止するため、トレンチ導電体７の上部に、Ｔ字型に張り出した張り出し領域を設け、遮蔽構造を形成したものである。
このように、トレンチ分離構造（５、６、７）による分離構造が、配線１３から回路部（領域Ｂ）やｈＦＥ低減構造（領域Ｃ）への影響を防ぐ遮蔽構造を兼ねることにより、チップ面積を縮小しつつ素子の誤動作を防止できる。
なお、以上で述べた実施の形態において、ｐ型とｎ型を相互に入れ替えて半導体装置を作製することも可能である。
本発明の実施の形態１にかかる半導体装置の（ａ）上面図、および（ｂ）断面図である。 本発明の実施の形態１にかかる半導体装置の製造工程の断面図である。 本発明の実施の形態２にかかる半導体装置の（ａ）上面図、および（ｂ）断面図である。 本発明の実施の形態３にかかる半導体装置の（ａ）上面図、および（ｂ）断面図である。 本発明の実施の形態４にかかる半導体装置の（ａ）上面図、および（ｂ）（ｃ）断面図である。 本発明の実施の形態５にかかる半導体装置の上面図である。 本発明の実施の形態６にかかる半導体装置の上面図である。 本発明の実施の形態７にかかる半導体装置の上面図である。 本発明の実施の形態８にかかる半導体装置の（ａ）上面図、および（ｂ）断面図である。 本発明の実施の形態９にかかる半導体装置の（ａ）上面図、および（ｂ）断面図である。 本発明の実施の形態１０にかかる半導体装置の（ａ）上面図、および（ｂ）断面図である。 本発明の実施の形態１１にかかる半導体装置の（ａ）上面図、および（ｂ）断面図である。 本発明の実施の形態１２にかかる半導体装置の（ａ）上面図、および（ｂ）断面図である。 本発明の実施の形態１３にかかる半導体装置の（ａ）上面図、および（ｂ）断面図である。 本発明の実施の形態１４にかかる半導体装置の（ａ）上面図、および（ｂ）断面図である。 本発明の実施の形態１５にかかる半導体装置の（ａ）上面図、および（ｂ）断面図である。 本発明の実施の形態１６にかかる半導体装置の（ａ）上面図、および（ｂ）断面図である。 本発明の実施の形態１７にかかる半導体装置の（ａ）上面図、および（ｂ）断面図である。 本発明の実施の形態１８にかかる半導体装置の（ａ）上面図、および（ｂ）断面図である。 従来の半導体装置の断面図である。
符号の説明
１ ｐ−基板、２ ｎ−層、３ ｐ＋拡散層、４ ｎ＋埋め込み層、５ ｐ＋領域、６ 絶縁膜、７ 埋め込み導電体、８ 反転防止層、９ ｐ＋拡散、１０ フィールド絶縁膜、１１ 層間絶縁膜、１２ 活性部酸化膜、１３ 電極、１４ パッシベーション膜、１５ 裏面電極、１００ 半導体装置。

Claims (17)

  1. 第１導電型の半導体基板と、
    該半導体基板の上に設けられた第２導電型の半導体層と、
    該半導体層中に設けられたトレンチと、
    該トレンチの壁面に沿って設けられた第１導電型のトレンチ拡散層と、
    該トレンチに埋め込まれた埋め込み導電体とを含む半導体装置であって、
    更に、該トレンチの壁面と該埋め込み導電体との間に絶縁膜が設けられたことを特徴とする半導体装置。
  2. 上記トレンチが、上記半導体基板に達するように設けられたことを特徴とする請求項１に記載の半導体装置。
  3. 上記半導体基板と上記半導体層との間に、部分的に設けられた第２導電型の埋め込み層を含み、
    上記トレンチの深さが上記半導体層の膜厚より小さく、かつ上記埋め込み層に達するように設けられたことを特徴とする請求項１の半導体装置。
  4. 上記埋め込み導電体が、上記トレンチ拡散層と電気的に接続されたことを特徴とする請求項１〜３のいずれかに記載の半導体装置。
  5. 上記トレンチの開口部周囲の上記半導体層に第１導電型の第１拡散層が設けられ、該第１拡散層の第１導電型の不純物濃度が、上記トレンチ拡散層の第１導電型の不純物濃度より低いことを特徴とする請求項１〜４のいずれかに記載の半導体装置。
  6. 上記トレンチの開口部近傍の上記トレンチ拡散層に沿って、第１導電型の第２拡散層が設けられ、該第２拡散層の第１導電型の不純物濃度が、該トレンチ拡散層の第１導電型の不純物濃度より低いことを特徴とする請求項１〜４のいずれかに記載の半導体装置。
  7. 上記トレンチが、上記半導体層の表面内で、コーナー部で略直角に曲げられた略矩形形状からなり、該コーナー部の周囲に上記第１拡散層が設けられたことを特徴とする請求項５に記載の半導体装置。
  8. 上記トレンチが、上記半導体層の表面内で、内角が９０度より大きなコーナー部を有する多角形形状からなることを特徴とする請求項１〜４のいずれかに記載の半導体装置。
  9. 上記トレンチが、上記半導体層の表面内で、円弧状のコーナー部を有する形状からなることを特徴とする請求項１〜４のいずれかに記載の半導体装置。
  10. 上記トレンチに囲まれた領域に、半導体素子が設けられたことを特徴とする請求項７〜９のいずれかに記載の半導体装置。
  11. 上記トレンチが、上記半導体層の表面内で、分離領域を囲むように複数設けられ、
    最外周の該トレンチの開口部近傍の上記トレンチ拡散層に沿って、第１導電型の第２拡散層が設けられ、
    該第２拡散層の第１導電型の不純物濃度が、該トレンチ拡散層の第１導電型の不純物濃度より低いことを特徴とする請求項１に記載の半導体装置。
  12. 上記半導体基板と上記半導体層との間に、部分的に設けられた第２導電型の埋め込み層と、該埋め込み層の上方に設けられた回路部とを含み、
    上記トレンチが、上記埋め込み層に達し、該半導体素子を囲みように設けられ、
    上記トレンチ拡散層と上記埋め込み導電体が、該回路部に含まれる第２導電型の領域に接続されたことを特徴とする請求項１に記載の半導体装置。
  13. 上記トレンチが、上記半導体層の表面内で分離領域を囲むように、内周および外周に設けられ、
    該内周のトレンチに囲まれた分離領域に高圧回路部またはレベルシフタ回路部が設けられ、該外周のトレンチの外側に低圧ロジック回路部が設けられ、該内周および外周のトレンチに囲まれた領域の第２導電型領域と、該分離領域に設けられた該外周のトレンチ拡散層とが電気的に接続されたことを特徴とする請求項１又は２に記載の半導体装置。
  14. レベルシフタ回路部を有する半導体層において、
    該レベルシフタ回路部の高電圧部が第１導電型のドレインを有し、第２導電型の該半導体層とダイオードを形成し、第１導電型の該ドレインを囲むようにトレンチが形成されたことを特徴とする請求項３に記載の半導体装置。
  15. 更に、該トレンチに囲まれた該半導体層に、該ドレインと、第１導電型のソースと、ゲートとを含むＭＯＳＦＥＴが設けられたことを特徴とする請求項１４に記載の半導体装置。
  16. 上記ＭＯＳＦＥＴが、通常状態ではオン状態であり、上記トレンチに囲まれた上記半導体層の電位が上昇した異常状態でオフ状態となるようなしきい値に設計されたことを特徴とする請求項１５に記載の半導体装置。
  17. 上記埋め込み導電体上部が、上記トレンチ拡散層の上部を覆うように張り出した張り出し領域を含むことを特徴とする請求項１〜４のいずれかに記載の半導体装置。

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