JP2010003727A - 半導体装置の製造方法及び半導体装置 - Google Patents
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Abstract
【解決手段】トレンチ型誘電体分離層により素子領域側面が誘電体で分離されたn型又はp型のエピタキシャル層に、横型のMOSFETあるいは縦型バイポーラトランジスタ、縦型のダイオード等の半導体素子を形成する。その後素子形成側を接着剤等で保持基板と接着する等して、しかる後にシリコン単結晶基板の裏面を研削・研磨の後、エッチングを行ってエピタキシャル層を成長させる前に形成したエッチングストップ層でエッチングを停止してトレンチ先端を露出させる。その面にCVD酸化膜等の絶縁層を形成して、トレンチと絶縁層で素子を誘電体で完全に分離する。更に半田等の接着剤を用いて支持基板に貼り付け、素子側の保護基板を除去する。
【選択図】図1
Description
例えば、パワーICは、厳しい環境下で使用されることが多い。自動車分野等で、エンジン周辺に設置されるパワーICは、例えば200℃、将来は240℃程度の温度下での安定動作保証の要求が潜在的にある。このような過酷な条件下で使用されるICでは、IC回路内に存在する寄生効果を十分考慮した素子開発を行う必要がある。
従来のSiのIC技術では、各素子間(npnトランジスタ、Nch−MOSFETやPch−MOSFETなど)の寄生効果対策として、pn接合にて絶縁分離する接合分離、トレンチにより絶縁分離するトレンチ分離等の素子分離法がある。
また、使用する基板にも2通りあり、通常のSi基板であるCZ基板上にエピタキシャル成長したエピタキシャル基板と、貼り合わせSOI(シリコン オン インシュレータ)基板が主なものである。
一方、貼り合わせSOI基板を用いてトレンチ誘電体分離する方法は、基板自体コストが高くなる反面、寄生効果を殆ど考慮せずに回路設計ができるという利点がある。しかし、貼り合わせSOI基板はウエーハを2枚用いるため、どうしても基板自体のコストが高くなるので、低コストの誘電体素子分離技術の実現は誘電体分離型のICの特性の優れた点を実用化するための中心的課題であった。
この静電気破壊のメカニズムは、基本的に素子の熱的破壊である。通常のSiエピタキシャル基板を用いた接合分離の構造は下部電極型の縦型素子の作製が可能であるので、横型素子構造を一般的に用いるSOI基板のトレンチ誘電体分離構造に比べ容易に通電領域の面積を大きくすることができるが、寄生効果の問題が残る。
そして、SOI基板を用いる場合、寄生効果を抑制できるが、下部電極構造の実現が難しく、出力段のパワーICの高静電気破壊耐量に問題が残る。そこで部分SOI等の構造が模索されているが、コスト的に非常に高価になるため実用化の障害になっている。
しかし、実用化は極めて限定されてきている。その主たる理由は、SOI基板やトレンチ分離等による製造コストが極めて高いという点にある。そのため、宇宙用や一部自動車用の耐環境性がどうしても必要な分野や電話交換機の入力部の保護回路やPDPスキャンドライバーのような高耐圧特性を必要とするデバイス領域等で限定的に採用されているのが実情である。
貼り合わせ厚膜SOI基板は2枚のウエーハを貼り合わせて製造されるので、初期から2枚のウエーハコストが前提となる。この点は貼り合わせ厚膜SOI基板のコスト面における本質的な弱点である。更に、デバイス形成層(I層)側を所定の厚さになるまで研削、研磨で除去する必要があるが、その際I層の厚さを土10%以下に制御する必要があり、そのためにはウエーハ加工の各段階で詳細な厚さ管理をせざるを得ないのが実情である。
そこで一部では、水素インプラを用いたスマートカットウエーハに所定のエピ成長を行うことが、I層の比較的薄い規格に対して行われる。しかし、コスト的には一段と高くなる。
その後、半導体素子が形成されたエピタキシャル層と絶縁層を機械的に支持する支持基板を貼り付け、保持基板を除去する。
これによって、2枚のウエーハを使用するSOI基板を用いずに、完全素子分離型のICが形成された半導体装置を製造することができる。つまり使用するシリコン単結晶ウエーハは1枚であるため、貼り合わせSOI基板を用いる場合に比べてコストを低減させることができる。また、半導体素子を形成する層はエピタキシャル層であるため、平坦度が高く所望の厚さを有した高品質の半導体装置とすることができる。
このように、エッチングストップ層にn型層を用い、電気化学的エッチングによってp型基板をエッチングすることによって、容易にp型基板のみを除去してn型エピタキシャル層を残すことができる。
このように、n型埋め込み拡散層を形成するために、アンチモンの拡散時にリンを低濃度に同時に拡散し、シリコン単結晶基板としてn型エピタキシャル層の不純物濃度より1桁以上低濃度のp型基板を用いる。これによって、アンチモン拡散層の上部へのリンの拡散の影響を少なくして、下部にリン拡散によるn−層が生じやすくする。そしてこのn型層をエッチングストップ層として用いることによって、縦型バイポーラトランジスタ型集積回路を作製することに適した半導体装置を製造することができる。
このように、エッチングストップ層としてp+型層を形成することによって、エピタキシャル層をp型とすることができ、これによって、MOS系のインテリジェントパワーICを作製するのに適したものとすることができる。また、KOH、NaOH、EDP溶液のうち、少なくとも1つ以上によるエッチングを行うことによって、研削・研磨した基板をこれらの溶液に浸漬させることでp+型層でエッチングをストップさせることができるため、容易に実施することができる。そして、エッチング液に基板を浸漬させることでエッチングを行えるため、エッチング工程をバッチ処理とすることができ、一度に大量の基板を処理することができる。
つまり、誘電体で分離された基板に横型トランジスタと縦型トランジスタを同時に集積することが可能となる。特に、縦型のトランジスタは横型トランジスタと比較して通電領域を広くする、つまり、大電流を流せるので、制御用ICを横方向トランジスタを用いるMOSICで形成し高出力の縦型パワートランジスタ駆動が実現される。例えば、p+拡散基板上にエピタキシャル層をn+バッファー層、n−層の順に成長することによりIGBTを集積回路に形成することができるようになる。
このように分離用トレンチの側面からドーパントを拡散することによりデバイス下部から上面に直列抵抗を小さくして電流を取り出すための領域(シンカー)を形成することにより、高電流を流せる縦型のトランジスタと高集積化が容易な横型トランジスタを同一チップに形成することが可能となる。これらの方法では、分離用トレンチで誘電体分離されており、デバイス領域の極近傍に金属があり、ノイズやパワートランジスタの発熱による素子の誤動作にも高い耐性を有する集積回路を実現できる。p+をエッチストップに用いる場合、それをIGBTのコレクタとして利用できる。
このように、支持基板として、シリコン単結晶基板に比べ安価なアルミニウム基板を用いたものであれば、従来に比べ、安価な半導体装置を提供することができる。
前述のように、本発明の半導体装置は、従来、絶縁層とエピタキシャル層の間に残ってしまっていたシリコン単結晶が除去されたものである。このため、深さが絶縁層に達する分離用トレンチが形成されたものは、半導体素子が絶縁層と分離用トレンチによって完全に誘電体分離されたものとすることができる。
従来のように2枚のシリコン単結晶ウエーハを貼り合わせて一方のシリコン単結晶ウエーハを研削と研磨で減肉する貼り合わせ厚膜SOI基板では膜厚制御が難しい10μm以下のSOI層の半導体装置も、本発明では土3%以下の制御性で実現することができる。
そして支持基板には高純度シリコン単結晶基板を用いる必要がなく、安価なアルミニウム基板等を用いることができるので、安価に完全素子分離型のICを製造することのできる半導体装置の製造方法とすることができる。
本発明の半導体装置について、MOS型のインテリジェントパワーIC構造が形成された半導体装置の断面図である図1を参照して説明するが、もちろんこれに限定されるものではない。
従来、素子形成後にシリコン単結晶基板を薄くするバックラップを行う際には研削・研磨が行われてきた。しかしこれらの方法では、ウエーハ面内の厚さの均一化に限界があり、さほど薄膜化できなかった。
しかし本発明の半導体装置は、シリコン単結晶基板を最終的にエッチングによって除去するが、エッチングストップ層によってデバイスに用いるエピタキシャル層を残して、シリコン単結晶基板をほぼ完全に除去することができる。その後、絶縁層をエッチストップ面に形成することにより、高精度にI層の厚さを制御したSOI構造を得ることができる。
このように、シリコン単結晶基板に比べて安価であるアルミニウム基板を支持基板として用いた半導体装置は、従来のように、支持基板にシリコン単結晶基板を用いたものに比べてコストを低減させたものとすることができる。
このように、深さが絶縁層まである分離用トレンチ33と絶縁層38により、半導体素子34を完全に誘電体分離することができる。
また、エピタキシャル層32の表面には縦型のIGBTが形成されたIGBT領域51と、このIGBT領域とは分離用トレンチ33によって誘電体分離された領域にCMOSが形成されたCMOS領域が形成されたものである。そしてIGBT領域にはゲート53やエミッタ14bが形成されている。
そして、分離用トレンチ33を形成して絶縁膜を形成する前にp型不純物を該分離用トレンチ表面33から拡散させたことによって形成された不純物拡散層55bが形成されている。この不純物拡散層55bはエッチングストップ層31aに接している。このような不純物拡散層55bは低抵抗であるため、エピタキシャル層32表面に縦型のトランジスタを形成した際にコレクタとして利用することができ、これによって下部のエッチングストップ層31a・不純物拡散層55bを通して大電流を表面側に取り出すことができる。
このとき準備するシリコン単結晶基板は、一般的に用いられているものであれば良く、例えばCZ法で育成したシリコン単結晶棒からスライスして作製したものを用いればよい。またその導電型や比抵抗率などの電気特性値や結晶方位や結晶径は、設計する半導体素子に適したものとなるように適宜選択することができる。
このエッチングストップ層の形成方法として、例えば、準備したシリコン単結晶基板の表面から導電性不純物を拡散させたり、表面にエピタキシャル層を成長させることによって形成することができる。
このエピタキシャル層の形成には、一般的な条件によって形成すれば良く、またその導電型も、設計する半導体素子に適したものとなるように、適宜選択すればよい。
この保持基板の貼り合わせに用いる保持基板には、例えばガラス基板や石英基板等を用いることができる。
また貼り合わせには、半導体素子を形成した表面に接着剤やワックスを塗布して保持基板と貼り合わせることが望ましい。このとき、接着剤としては紫外線硬化型のものを用いることが望ましい。そして、接着剤やワックスを塗布する前に、半導体素子を形成した表面にパシベーション膜を形成することが好ましい。
その後、研削・研磨した面のエッチングを行う。この時、エッチングストップ用のエッチング液を用い、必要な場合には、基板と電解液間に電位をかけて狙いのエッチングストップ層の表面までエッチングを行う。
更に、分離用トレンチの先端を平滑化するために、若干の研磨を行うことが望ましい。
この絶縁層の形成には、蒸着、スパッタ等の低温工程とすることが好ましい。例えば、スパッタ、プラズマCVDや蒸着によってSiO2やSiNを形成することが望ましい。
また、接着力を向上するため、絶縁層形成後にパルス的アニールを行なってもよい。
エッチストップ面はデバイス、デバイス動作に関係する領域を形成するので、素子の信頼性の確保等のためにも、清浄度の確保やダメージの抑制を配慮することが求められる。
また、この支持基板は必要な機械的強度を持つ厚さでよく、また、材質は、シリコンでなくともアルミニウム等の金属、樹脂でも構わない。
この段階で、デバイスのパターンが半導体装置表面に露出されることになる。
また、裏面研削は、基本的には従来バックラップと同様であるので、エッチストップ工程とデバイス面側の保持基板の接着・剥離工程のみが付加的工程となり、また、後者の工程はICカード用等のチップ作成で実用化されているもので、コスト的には2枚のシリコン単結晶ウエーハを用いる接合分離型のそれと比べて低コストとすることができる。
本発明の実施の形態1として、エッチストップの異なる手法を用いる事例の説明を含めて、BiCMOS型のトレンチ誘電体分離層と基板の裏面に形成した絶縁膜で囲まれた完全誘電体素子分離型ICとその製造工程、および、誘電体分離構造のMOS型のインテリジェントパワーICとその製造工程についての具体的事例について、以下に説明を行う。
n−型のエピタキシャル層12の下に、高濃度のアンチモンがドープされたn+層11bと低濃度のリンがドープされたn−層11aがある。基板には高抵抗のp−型のシリコン単結晶基板11を用いている。このシリコン単結晶基板はエピタキシャル層12より不純物濃度が一桁以上小さいものを用いることが望ましい。
図3は、分離用トレンチ13を高濃度アンチモン層11b、エッチングストップ層11aより僅かに深く形成し、リンをドープしてシンカーの役目を果たすようにしてから熱酸化膜を形成した段階の構造を示したものである。このとき、分離用トレンチ13を形成した後、まず該トレンチ内に、例えばシリコン酸化膜を絶縁膜13aとして形成する。その後多結晶シリコン13bを該トレンチ内に充填することで、後に形成する半導体素子14を誘電体分離することができる。
以降は、通常の工程でチップにしてパッケージの工程に進めばよい。
次に、本発明の実施の形態2として、MOS系のインテリジェントパワーICについての事例を以下に説明する。
このとき、エッチングストップ層となるp+層31aは比較的高ドーズのイオン注入によって形成することが望ましいが、p型不純物を拡散させることによって形成することもできる。またエッチストップ層のp型不純物濃度は5×1018/cm3以上とすることが望ましい。このときのp型不純物としては、ボロンが望ましい。
p−層32上に半導体素子34の形成を行った後、表面側の電極形成が終了した後に、接着層36を半導体素子34が形成されたp−層32上に形成する。そして保持基板37に接着させる。
この場合は、図19に示したように、エッチング液46としてNaOHを準備し、基板を浸漬することによりエッチングが行えるので、エッチング工程をバッチ処理することが可能となる。エッチング後p+層31aを研磨で部分的に除去する。その後トレンチ33の先端を完全に露出させる工程、例えば機械研磨等を導入することが望ましい。
その後は、最終デバイスを支持するために、支持基板に接着してから、半導体素子側の保持基板を除去して完成する。
11…シリコン単結晶基板(p−型)、 11a…n−層(エッチングストップ層)、 11b…n+層、 12…エピタキシャル層(n−層)、 13…分離用トレンチ、 13a…シリコン酸化膜(絶縁膜)、 13b…多結晶シリコン、 14…半導体素子、 14a…ベース、 14b…エミッタ、 15…電極配線、 16…接着層、 17…保持基板、 18…シリコン酸化膜(絶縁層)、 19…半田層、 20…アルミニウム基板(支持基板)、
24…導電性樹脂、 25…エッチング溶液、 26…電源回路、 27…カーボン電極、
31…シリコン単結晶基板(n−型)、 31a…p++層(エッチングストップ層)、 32…p−層(エピタキシャル層)、 33…分離用トレンチ、 34…半導体素子、 36…接着層、 37…保持基板、 38…シリコン酸化膜(絶縁層)、
46…エッチング溶液、
51…IGBT領域、 52…CMOS領域、 53…ゲート、 55a…nバッファー層、 55b…p型不純物拡散層。
Claims (9)
- 少なくとも、エピタキシャル層を成長させるシリコン単結晶基板を準備する工程と、
該シリコン単結晶基板の表面に、後のエッチング工程においてエッチングを停止させるためのエッチングストップ層を形成する工程と、
該エッチングストップ層の表面に、エピタキシャル層を成長する工程と、
該エピタキシャル層の表面に形成する半導体素子の誘電体分離用のトレンチを前記エッチングストップ層を貫通するような深さで形成した後に該分離用トレンチ内部に絶縁膜を形成するとともに、前記エピタキシャル層の表面に半導体素子を形成する工程と、
前記半導体素子を形成した側の表面と保持基板とを貼り合わせる工程と、
前記シリコン単結晶基板のエピタキシャル層を形成した面とは反対の面を研削・研磨し、その後該研削・研磨した面のエッチングを行い前記エッチングストップ層にてエッチングを停止する工程と、
前記エッチングストップ層の露出した側の表面に絶縁層を形成する工程と、
該絶縁層を形成した側の表面と支持基板とを貼り合わせる工程と、
前記保持基板を剥離する工程と、を有することを特徴とする半導体装置の製造方法。 - 前記シリコン単結晶基板としてp型基板を準備し、前記エッチングストップ層としてn型エピタキシャル層を形成し、前記エッチング工程として電気化学的エッチングを行うことを特徴とする請求項1に記載の半導体装置の製造方法。
- 前記シリコン単結晶基板として前記エピタキシャル層より不純物濃度が一桁以上小さいp−型基板を準備し、前記エッチングストップ層として前記シリコン単結晶基板にアンチモンおよびリンを拡散させることによってn+層の下側にn型層を形成することを特徴とする請求項1に記載の半導体装置の製造方法。
- 前記エッチングストップ層として前記シリコン単結晶基板に高濃度のp型不純物を拡散させることによってp+型層を形成し、前記エッチング工程としてKOH、NaOH、EDP溶液のうち、少なくとも1つ以上によるエッチングを行うことを特徴とする請求項1に記載の半導体装置の製造方法。
- 前記分離用トレンチ及び半導体素子を形成する工程は、前記分離用トレンチを形成した後、該分離用トレンチ内壁からp型不純物を拡散させた後に前記絶縁膜を形成してから多結晶シリコンで該分離用トレンチを充填した後に、縦型トランジスタ及び横型トランジスタを形成することを特徴とする請求項4に記載の半導体装置の製造方法。
- 前記分離用トレンチ及び半導体素子を形成する工程は、前記分離用トレンチを形成した後、該分離用トレンチ内壁からn型不純物を拡散させた後に前記絶縁膜を形成してから多結晶シリコンで該分離用トレンチを充填した後に、縦型トランジスタ及び/または横型トランジスタを形成することを特徴とする請求項3に記載の半導体装置の製造方法。
- 少なくとも、支持基板に絶縁層を介して半導体素子が表面に形成されたエピタキシャル層が貼り合わされた半導体装置であって、
前記絶縁層と前記エピタキシャル層の間に、エッチングストップ層を有するものであることを特徴とする半導体装置。 - 前記貼り合わされた支持基板は、アルミニウム基板であることを特徴とする請求項7に記載の半導体装置。
- 前記エピタキシャル層の前記半導体素子は、前記絶縁層に達する深さの分離用トレンチによって誘電体分離されたものであることを特徴とする請求項7または請求項8に記載の半導体装置。
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