JPH05109693A - Ｓｏｉ基板の製造方法 - Google Patents
Ｓｏｉ基板の製造方法Info
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- JPH05109693A JPH05109693A JP29624191A JP29624191A JPH05109693A JP H05109693 A JPH05109693 A JP H05109693A JP 29624191 A JP29624191 A JP 29624191A JP 29624191 A JP29624191 A JP 29624191A JP H05109693 A JPH05109693 A JP H05109693A
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Abstract
(57)【要約】
【目的】 ＳＯＩ基板の製造において、貼り合わせ後に
研磨されるシリコン層の膜厚のばらつきを小さくする。 【構成】 基板同士の貼り合わせ前に、予めエッチング
停止層として機能するｐ+ 型の不純物層２を形成し、そ
の不純物層２上に積層された単結晶のシリコン層３を絶
縁性のシリコン酸化膜５を介して他のシリコン基板６に
貼り合わせる。最終的な選択研磨の以前に、不純物層２
までのエッチングが行われ、エッチングの停止時では不
純物層２に均一な表面が得られることから、選択研磨後
もシリコン層３の膜厚のばらつきは小さくなる。
研磨されるシリコン層の膜厚のばらつきを小さくする。 【構成】 基板同士の貼り合わせ前に、予めエッチング
停止層として機能するｐ+ 型の不純物層２を形成し、そ
の不純物層２上に積層された単結晶のシリコン層３を絶
縁性のシリコン酸化膜５を介して他のシリコン基板６に
貼り合わせる。最終的な選択研磨の以前に、不純物層２
までのエッチングが行われ、エッチングの停止時では不
純物層２に均一な表面が得られることから、選択研磨後
もシリコン層３の膜厚のばらつきは小さくなる。
Description
【０００１】
【産業上の利用分野】本発明はＳＯＩ（シリコン・オン
・インシュレーター）基板の製造方法に関し、特に絶縁
基体上のシリコン層を均一な面に形成するための方法に
関する。
・インシュレーター）基板の製造方法に関し、特に絶縁
基体上のシリコン層を均一な面に形成するための方法に
関する。
【０００２】
【従来の技術】シリコンを用いた超ＬＳＩの限界を打ち
破るため、絶縁膜上にシリコン単結晶薄膜を形成するＳ
ＯＩ技術が世界的に広く研究されている。このＳＯＩ技
術の１つとして、シリコンウェハーの貼り合わせによっ
て単結晶シリコン薄膜を形成する技術があり、この貼り
合わせ法ではウェハー同士の接着後、一方のウェハーの
薄膜化が行われる。ウェハーの薄膜化のための技術とし
ては、研削、研磨等の技術が用いられるが、超微細なＭ
ＯＳトランジスタの製造には、現状の機械研磨では、そ
の限界があり、シリコン酸化膜のみを研磨する選択研磨
の如き技術も導入されてきている。
破るため、絶縁膜上にシリコン単結晶薄膜を形成するＳ
ＯＩ技術が世界的に広く研究されている。このＳＯＩ技
術の１つとして、シリコンウェハーの貼り合わせによっ
て単結晶シリコン薄膜を形成する技術があり、この貼り
合わせ法ではウェハー同士の接着後、一方のウェハーの
薄膜化が行われる。ウェハーの薄膜化のための技術とし
ては、研削、研磨等の技術が用いられるが、超微細なＭ
ＯＳトランジスタの製造には、現状の機械研磨では、そ
の限界があり、シリコン酸化膜のみを研磨する選択研磨
の如き技術も導入されてきている。
【０００３】ここで、一般的な貼り合わせによるＳＯＩ
基板の製造方法について図６を参照して簡単に説明す
る。形成すべきパターンに従った段差をシリコンウェハ
ー６１の表面に形成し、そのシリコンウェハーをシリコ
ン酸化膜６２で被覆する。次いで、ポリシリコン膜６３
を介して段差が形成されたシリコンウェハー６１と他の
シリコンウェハー６４を貼り合わせる。そして、図６に
示すように、シリコンウェハー６１の裏面６１ｂ側から
研削・研磨によってその厚みｙを減らし、シリコン酸化
膜６２が露出したところで、研磨を終了して所要のパタ
ーンの単結晶シリコン薄膜を有するＳＯＩ基板を形成す
る。
基板の製造方法について図６を参照して簡単に説明す
る。形成すべきパターンに従った段差をシリコンウェハ
ー６１の表面に形成し、そのシリコンウェハーをシリコ
ン酸化膜６２で被覆する。次いで、ポリシリコン膜６３
を介して段差が形成されたシリコンウェハー６１と他の
シリコンウェハー６４を貼り合わせる。そして、図６に
示すように、シリコンウェハー６１の裏面６１ｂ側から
研削・研磨によってその厚みｙを減らし、シリコン酸化
膜６２が露出したところで、研磨を終了して所要のパタ
ーンの単結晶シリコン薄膜を有するＳＯＩ基板を形成す
る。
【０００４】
【発明が解決しようとする課題】ところが、上述のＳＯ
Ｉ基板の製造方法では、図６中の膜厚ｙがウェハー面内
でばらつくため、所要のパターンに形成される島状の単
結晶シリコン薄膜も膜厚がばらついてしまう。
Ｉ基板の製造方法では、図６中の膜厚ｙがウェハー面内
でばらつくため、所要のパターンに形成される島状の単
結晶シリコン薄膜も膜厚がばらついてしまう。
【０００５】また、単結晶シリコン薄膜を所要のパター
ンとするために、シリコンウェハー６１とシリコン酸化
膜６２の間の界面６１ａが露出するまで、選択研磨が行
われるが、この場合には、多少のオーバーポリシングが
必要であり、そのためにシリコンの表面が長時間アルカ
リ系の研磨液にさらされ、結果としてシリコン表面が荒
れてしまう。荒れたシリコン表面上にＴＦＴ（薄膜トラ
ンジスタ）を形成した場合では、ゲート絶縁膜の信頼性
が低くなるため、良好な特性のデバイスとならない。
ンとするために、シリコンウェハー６１とシリコン酸化
膜６２の間の界面６１ａが露出するまで、選択研磨が行
われるが、この場合には、多少のオーバーポリシングが
必要であり、そのためにシリコンの表面が長時間アルカ
リ系の研磨液にさらされ、結果としてシリコン表面が荒
れてしまう。荒れたシリコン表面上にＴＦＴ（薄膜トラ
ンジスタ）を形成した場合では、ゲート絶縁膜の信頼性
が低くなるため、良好な特性のデバイスとならない。
【０００６】そこで、本発明は、上述の技術的な課題に
鑑み、研磨されるシリコン層の表面の均一性を向上させ
るようなＳＯＩ基板の製造方法の提供を目的とする。
鑑み、研磨されるシリコン層の表面の均一性を向上させ
るようなＳＯＩ基板の製造方法の提供を目的とする。
【０００７】
【課題を解決するための手段】上述の目的を達成するた
めに、本発明のＳＯＩ基板の製造方法は、基板の貼り合
わせによって薄膜のシリコン層を絶縁基体上に形成する
ＳＯＩ基板の製造方法において、シリコン基板の表面に
エッチング停止層を形成する工程と、前記エッチング停
止層上にエピタキシャル成長させたシリコン層を形成す
る工程と、前記シリコン層を形成した前記シリコン基板
を前記絶縁基体となる他の基板に貼り合わせる工程と、
前記シリコン基板をその裏面側から削り前記エッチング
停止層が露出するまでエッチングする工程と、前記エッ
チング停止層を除去する工程とを順次有することを特徴
とする。
めに、本発明のＳＯＩ基板の製造方法は、基板の貼り合
わせによって薄膜のシリコン層を絶縁基体上に形成する
ＳＯＩ基板の製造方法において、シリコン基板の表面に
エッチング停止層を形成する工程と、前記エッチング停
止層上にエピタキシャル成長させたシリコン層を形成す
る工程と、前記シリコン層を形成した前記シリコン基板
を前記絶縁基体となる他の基板に貼り合わせる工程と、
前記シリコン基板をその裏面側から削り前記エッチング
停止層が露出するまでエッチングする工程と、前記エッ
チング停止層を除去する工程とを順次有することを特徴
とする。
【０００８】本発明では、貼り合わせ工程の前に、シリ
コン層には形成すべき島状領域のパターンに段差を形成
することが好ましい。絶縁基体はガラス基板等の絶縁基
板や、シリコンウェハーを絶縁膜で被覆したものでも良
い。その絶縁膜はシリコン層側に形成するものも含む。
コン層には形成すべき島状領域のパターンに段差を形成
することが好ましい。絶縁基体はガラス基板等の絶縁基
板や、シリコンウェハーを絶縁膜で被覆したものでも良
い。その絶縁膜はシリコン層側に形成するものも含む。
【０００９】前記エッチング停止層としては、エピタキ
シャル成長により形成されるシリコン層と高エッチング
選択比を有する材料層が用いられ、例えば、そのエッチ
ングには不純物濃度差によるケミカルエッチングが用い
られる。エッチング速度差が大きい例としては、エチレ
ンジアミン−ピロカテコール−純水混合液を用いること
ができ、シリコン中のボロンの不純物濃度差により４０
０／１以上の速度比を得ることができる。
シャル成長により形成されるシリコン層と高エッチング
選択比を有する材料層が用いられ、例えば、そのエッチ
ングには不純物濃度差によるケミカルエッチングが用い
られる。エッチング速度差が大きい例としては、エチレ
ンジアミン−ピロカテコール−純水混合液を用いること
ができ、シリコン中のボロンの不純物濃度差により４０
０／１以上の速度比を得ることができる。
【００１０】
【作用】シリコン基板上にエピタキシャル成長によりシ
リコン層を形成することで、該シリコン層は単結晶性と
なる。また、一般に鏡面に仕上げられているシリコン基
板の表面に予めエッチング停止層を形成することで、エ
ッチング停止層はばらつきの小さな層となり、そのエッ
チング停止層を以てシリコン基板を裏面から削った場合
には、ばらつきの小さな状態でエッチングが停止する。
従って、エッチングの停止後に選択研磨を行っても、面
内の均一性の良好な段階から研磨が始まるため、最終的
な単結晶シリコン薄膜の表面もばらつきの小さな面とな
る。
リコン層を形成することで、該シリコン層は単結晶性と
なる。また、一般に鏡面に仕上げられているシリコン基
板の表面に予めエッチング停止層を形成することで、エ
ッチング停止層はばらつきの小さな層となり、そのエッ
チング停止層を以てシリコン基板を裏面から削った場合
には、ばらつきの小さな状態でエッチングが停止する。
従って、エッチングの停止後に選択研磨を行っても、面
内の均一性の良好な段階から研磨が始まるため、最終的
な単結晶シリコン薄膜の表面もばらつきの小さな面とな
る。
【００１１】
【実施例】本発明の好適な実施例を図面を参照しながら
説明する。
説明する。
【００１２】本実施例は１対のシリコンウェハーを貼り
合わせて製造するＳＯＩ基板の製造方法であって、特に
そのエッチング停止層としてｐ+ 型の不純物層を形成す
る方法である。以下、本実施例をその工程に従って図１
〜図５を参照しながら説明する。
合わせて製造するＳＯＩ基板の製造方法であって、特に
そのエッチング停止層としてｐ+ 型の不純物層を形成す
る方法である。以下、本実施例をその工程に従って図１
〜図５を参照しながら説明する。
【００１３】まず、ｐ- 型の単結晶のシリコン基板１の
（１００）面の表面に厚みｘのｐ+ 型の不純物層２を形
成する。このｐ+ 型の不純物層２がエッチング停止層と
して機能する。このｐ+ 型の不純物層２は、例えばイオ
ン注入や熱拡散等によりボロン等の不純物をシリコン基
板１の表面に導入して形成される。ｐ+ 型の不純物層２
の不純物濃度は、１０20ｃｍ-3程度であり、ｐ- 型のシ
リコン基板１の不純物濃度は、１０14ｃｍ-3程度であ
る。シリコン基板１は当初鏡面に仕上げられているた
め、ｐ+ 型の不純物層２もその厚みｘにばらつきが小さ
くなる。
（１００）面の表面に厚みｘのｐ+ 型の不純物層２を形
成する。このｐ+ 型の不純物層２がエッチング停止層と
して機能する。このｐ+ 型の不純物層２は、例えばイオ
ン注入や熱拡散等によりボロン等の不純物をシリコン基
板１の表面に導入して形成される。ｐ+ 型の不純物層２
の不純物濃度は、１０20ｃｍ-3程度であり、ｐ- 型のシ
リコン基板１の不純物濃度は、１０14ｃｍ-3程度であ
る。シリコン基板１は当初鏡面に仕上げられているた
め、ｐ+ 型の不純物層２もその厚みｘにばらつきが小さ
くなる。
【００１４】次いで、図１に示すように、エピタキシャ
ル成長法によってｐ+ 型の不純物層２の形成されたシリ
コン基板１の表面にｐ- 型のシリコン層３を形成する。
エピタキシャル成長法によるため、基板の結晶性を反映
してシリコン層３は単結晶である。
ル成長法によってｐ+ 型の不純物層２の形成されたシリ
コン基板１の表面にｐ- 型のシリコン層３を形成する。
エピタキシャル成長法によるため、基板の結晶性を反映
してシリコン層３は単結晶である。
【００１５】エピタキシャル成長層であるシリコン層３
を形成した後、このシリコン層３の表面３ａに形成すべ
き島状領域のパターンに沿った段差４を形成する。この
段差４の高さが、形成する単結晶シリコン薄膜の膜厚に
相当する。段差４の形成後、図２に示すように、全面に
シリコン酸化膜５を被着する。
を形成した後、このシリコン層３の表面３ａに形成すべ
き島状領域のパターンに沿った段差４を形成する。この
段差４の高さが、形成する単結晶シリコン薄膜の膜厚に
相当する。段差４の形成後、図２に示すように、全面に
シリコン酸化膜５を被着する。
【００１６】他のシリコン基板６を用意し、図３に示す
ように、ポリシリコン層７を介してシリコン酸化膜５が
表面に被着されたシリコン基板１を通常の貼り合わせ法
に従って貼り合わせる。なお、この貼り合わせの段階ま
での熱処理でｐ+ 型の不純物層２の不純物が段差４の底
部４ａの部分まで拡散しないようにシリコン層３の膜厚
を設定することが好ましい。
ように、ポリシリコン層７を介してシリコン酸化膜５が
表面に被着されたシリコン基板１を通常の貼り合わせ法
に従って貼り合わせる。なお、この貼り合わせの段階ま
での熱処理でｐ+ 型の不純物層２の不純物が段差４の底
部４ａの部分まで拡散しないようにシリコン層３の膜厚
を設定することが好ましい。
【００１７】次に、エッチング停止層であるｐ+ 型の不
純物層２が露出しない程度に、シリコン基板１の裏面側
から研削を行い、そのシリコン基板１の膜厚を減らす。
そして、その研削後、不純物濃度差を用いたエッチング
によりｐ+ 型の不純物層２が現れるまでシリコン基板１
を削る。このエッチングは、エチレンジアミン−ピロカ
テコール−純水混合液をエッチング液とするエッチング
であり、（１００）面のシリコンに対し、ｐ+ 型の不純
物層のエッチング速度を１とすると、ｐ- 型のシリコン
基板１のエッチング速度は４００となり、極めて選択比
の高いエッチングが行われる。既に鏡面仕上げのシリコ
ン基板１を利用して、均一性の高いｐ+ 型の不純物層２
が形成されているため、そのｐ+ 型の不純物層２を反映
して、図４に示すように、膜厚の偏差の極めて小さい状
態でエッチングが停止することになる。
純物層２が露出しない程度に、シリコン基板１の裏面側
から研削を行い、そのシリコン基板１の膜厚を減らす。
そして、その研削後、不純物濃度差を用いたエッチング
によりｐ+ 型の不純物層２が現れるまでシリコン基板１
を削る。このエッチングは、エチレンジアミン−ピロカ
テコール−純水混合液をエッチング液とするエッチング
であり、（１００）面のシリコンに対し、ｐ+ 型の不純
物層のエッチング速度を１とすると、ｐ- 型のシリコン
基板１のエッチング速度は４００となり、極めて選択比
の高いエッチングが行われる。既に鏡面仕上げのシリコ
ン基板１を利用して、均一性の高いｐ+ 型の不純物層２
が形成されているため、そのｐ+ 型の不純物層２を反映
して、図４に示すように、膜厚の偏差の極めて小さい状
態でエッチングが停止することになる。
【００１８】なお、エッチング速度比が４００対１であ
るため、ｐ+ 型の不純物層２の膜厚ｘは、少なくともｐ
+ 型の不純物層２の表面から段差４の底部４ａまでの距
離ｚの４００分の１以上であれば良いことになる。
るため、ｐ+ 型の不純物層２の膜厚ｘは、少なくともｐ
+ 型の不純物層２の表面から段差４の底部４ａまでの距
離ｚの４００分の１以上であれば良いことになる。
【００１９】ｐ+ 型の不純物層２の表面で均一性良くエ
ッチングを停止させた後、選択研磨によってｐ+ 型の不
純物層２及びエピタキシャル成長により形成したシリコ
ン層３を研磨する。この時、ｐ+ 型の不純物層２の表面
で面内のばらつきが抑えられているため、選択研磨によ
り得られるシリコン層３の露出面３ｂも極めて均一性に
優れた単結晶シリコン薄膜となる。
ッチングを停止させた後、選択研磨によってｐ+ 型の不
純物層２及びエピタキシャル成長により形成したシリコ
ン層３を研磨する。この時、ｐ+ 型の不純物層２の表面
で面内のばらつきが抑えられているため、選択研磨によ
り得られるシリコン層３の露出面３ｂも極めて均一性に
優れた単結晶シリコン薄膜となる。
【００２０】以上ように、本実施例のＳＯＩ基板の製造
方法では、ｐ+ 型の不純物層２によって均一な面でエッ
チングが停止するために、選択研磨を行っても島状領域
の単結晶シリコン薄膜の膜厚のばらつきは抑えられたも
のとなる。また、均一性に優れるために、過度の研磨が
不要となり、アルカリ系の研磨液に長時間シリコン層３
の露出面３ｂがさらされることもない。従って、ＳＯＩ
デバイスの信頼性も向上する。
方法では、ｐ+ 型の不純物層２によって均一な面でエッ
チングが停止するために、選択研磨を行っても島状領域
の単結晶シリコン薄膜の膜厚のばらつきは抑えられたも
のとなる。また、均一性に優れるために、過度の研磨が
不要となり、アルカリ系の研磨液に長時間シリコン層３
の露出面３ｂがさらされることもない。従って、ＳＯＩ
デバイスの信頼性も向上する。
【００２１】
【発明の効果】本発明のＳＯＩ基板の製造方法では、エ
ッチング停止層がシリコン基板の表面に均一に形成さ
れ、その均一性を反映して貼り合わせ後のシリコン基板
の裏面からのエッチングを停止させることができる。従
って、単結晶シリコン薄膜の膜厚の均一性に優れること
になり、選択研磨も短時間で済むことなる。このため本
発明のＳＯＩ基板の製造方法を適用することで、ＳＯＩ
基板上に形成するデバイスの信頼性も大幅に向上するこ
とになる。
ッチング停止層がシリコン基板の表面に均一に形成さ
れ、その均一性を反映して貼り合わせ後のシリコン基板
の裏面からのエッチングを停止させることができる。従
って、単結晶シリコン薄膜の膜厚の均一性に優れること
になり、選択研磨も短時間で済むことなる。このため本
発明のＳＯＩ基板の製造方法を適用することで、ＳＯＩ
基板上に形成するデバイスの信頼性も大幅に向上するこ
とになる。
【００２２】
【図１】本発明のＳＯＩ基板の製造方法の一例における
シリコン層のエピタキシャル成長工程までの工程断面図
である。
シリコン層のエピタキシャル成長工程までの工程断面図
である。
【図２】本発明のＳＯＩ基板の製造方法の一例における
シリコン酸化膜の形成工程までの工程断面図である。
シリコン酸化膜の形成工程までの工程断面図である。
【図３】本発明のＳＯＩ基板の製造方法の一例における
シリコン基板同士の貼り合わせ工程までの工程断面図で
ある。
シリコン基板同士の貼り合わせ工程までの工程断面図で
ある。
【図４】本発明のＳＯＩ基板の製造方法の一例における
不純物濃度差を利用したエッチング工程までの工程断面
図である。
不純物濃度差を利用したエッチング工程までの工程断面
図である。
【図５】本発明のＳＯＩ基板の製造方法の一例における
選択研磨工程までの工程断面図である。
選択研磨工程までの工程断面図である。
【図６】従来のＳＯＩ基板の製造方法の一例を選択研磨
工程の前までの工程断面図である。
工程の前までの工程断面図である。
１…シリコン基板 ２…ｐ+ 型の不純物層 ３…シリコン層 ４…段差 ５…シリコン酸化膜 ６…シリコン基板 ７…ポリシリコン層
Claims (1)
- 【請求項１】 基板の貼り合わせによって薄膜のシリコ
ン層を絶縁基体上に形成するＳＯＩ基板の製造方法にお
いて、 シリコン基板の表面にエッチング停止層を形成する工程
と、 前記エッチング停止層上にエピタキシャル成長させたシ
リコン層を形成する工程と、 前記シリコン層を形成した前記シリコン基板を前記絶縁
基体となる他の基板に貼り合わせる工程と、 前記シリコン基板をその裏面側から削り前記エッチング
停止層が露出するまでエッチングする工程と、 前記エッチング停止層を除去する工程とを順次有するこ
とを特徴とするＳＯＩ基板の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29624191A JP3160966B2 (ja) | 1991-10-16 | 1991-10-16 | Ｓｏｉ基板の製造方法 |
| DE69226687T DE69226687T2 (de) | 1991-10-16 | 1992-10-13 | Verfahren zur Herstellung einer SOI-Struktur mit einem DRAM |
| EP92117457A EP0537677B1 (en) | 1991-10-16 | 1992-10-13 | Method of forming an SOI structure with a DRAM |
| KR1019920018933A KR100234211B1 (ko) | 1991-10-16 | 1992-10-15 | 반도체 메모리 장치의 제조방법 |
| US08/274,587 US5437762A (en) | 1991-10-16 | 1994-07-13 | Method and apparatus for semiconductor memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29624191A JP3160966B2 (ja) | 1991-10-16 | 1991-10-16 | Ｓｏｉ基板の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05109693A true JPH05109693A (ja) | 1993-04-30 |
| JP3160966B2 JP3160966B2 (ja) | 2001-04-25 |
Family
ID=17831017
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29624191A Expired - Fee Related JP3160966B2 (ja) | 1991-10-16 | 1991-10-16 | Ｓｏｉ基板の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP3160966B2 (ja) |
| KR (1) | KR100234211B1 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000023238A (ko) * | 1998-09-29 | 2000-04-25 | 이데이 노부유끼 | 반도체 장치의 제조 방법 |
| KR100474075B1 (ko) * | 1997-12-30 | 2005-05-24 | 주식회사 하이닉스반도체 | 접합형반도체기판제조방법 |
| WO2009153909A1 (ja) * | 2008-06-18 | 2009-12-23 | 信越半導体株式会社 | 半導体装置の製造方法及び半導体装置 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100702119B1 (ko) * | 2001-06-30 | 2007-03-30 | 주식회사 하이닉스반도체 | 반도체소자의 본딩패드 및 그 제조방법 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61216340A (ja) * | 1985-03-20 | 1986-09-26 | Nec Kansai Ltd | 半導体装置の製造方法 |
| JPS62163376A (ja) * | 1986-01-14 | 1987-07-20 | Fujitsu Ltd | 半導体記憶装置の製造方法 |
-
1991
- 1991-10-16 JP JP29624191A patent/JP3160966B2/ja not_active Expired - Fee Related
-
1992
- 1992-10-15 KR KR1019920018933A patent/KR100234211B1/ko not_active IP Right Cessation
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100474075B1 (ko) * | 1997-12-30 | 2005-05-24 | 주식회사 하이닉스반도체 | 접합형반도체기판제조방법 |
| KR20000023238A (ko) * | 1998-09-29 | 2000-04-25 | 이데이 노부유끼 | 반도체 장치의 제조 방법 |
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