KR20000023238A - 반도체 장치의 제조 방법 - Google Patents

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이데이 노부유끼
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Abstract

반도체 장치의 제조 방법은, (a) 반도체 기판 표면에 패터닝된 마스크층을 형성하고, (b) 마스크층을 에칭용 마스크로서 사용하고, 반도체 기판을 에칭하여, 마스크층으로 피복된 반도체 기판 부분과, 에칭된 반도체 기판 부분과의 사이에 단차(段差)를 형성하고, (c) 전면에 절연막을 형성한 후, 이 절연막을 평탄화하여, 에칭된 반도체 기판 부분을 절연막으로 피복하고, (d) 마스크층을 제거한 후, 노출된 반도체 기판 표면에 제1 게이트 절연막을 형성하고, 이어서 제1 게이트 절연막 위에 제1 게이트 전극을 형성하고, 동시에 제1 게이트 전극으로부터 연장되는 제1 워드선을 절연막 위에에 형성하고, (e) 전면에 층간막을 형성한 후, 반도체 기판과 지지 기판을 이 층간막을 통해 서로 접합하고, (f) 반도체 기판을 이면으로부터 연삭, 연마하고, 절연막의 바닥면을 노출시키고, 절연막으로 에워싸인 반도체 기판의 연마 잔량인 반도체층을 남기고, (g) 노출된 반도체층 표면에 제2 게이트 절연막을 형성하고, 이어서 제2 게이트 절연막 위에 제2 게이트 전극을 형성하고, 동시에 제2 게이트 전극으로부터 연장되는 제2 워드선을 절연막 위에 형성하는 공정을 구비한다.

Description

반도체 장치의 제조 방법{PROCESS FOR THE PRODUCTION OF SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치의 제조 방법에 관한 것이며, 보다 상세하게는 채널 형성 영역의 상하에 게이트 전극이 형성된 구조를 가지는 반도체 장치의 제조 방법에 관한 것이다.
절연층 위에 형성된 반도체층에 반도체 장치를 배설함으로써, 반도체 장치끼리의 완전한 분리를 용이하게 달성할 수 있고, 나아가 "소프트 에러"나 CMOS 트랜지스터에 특유의 "래치업(latch-up)" 현상의 발생을 억제할 수 있는 것이 알려져 있다. 그리고, 절연층 위에 형성된 반도체층(편의상, SOI층이라고 함)에 형성된 반도체 장치를 SOI(Silicon-On-Insulator)형 반도체 장치라고 부른다. 그리고, 비교적 일찍부터, 예를 들면, 실리콘으로 이루어지는 두께 약 0.5㎛의 SOI층에 SOI형 반도체 장치(예를 들면, CMOS 트랜지스터)를 형성함으로써, 반도체 장치의 고속성, 고신뢰성을 달성할 수 있을까가 연구되고 있다.
최근에, 반도체층의 두께를 100nm 또는 그 이하로 하여, 반도체층의 두께 방향 전영역에 걸쳐 소스/드레인 영역을 형성하고, 나아가 게이트 전극 아래쪽의 반도체층 부분의 불순물 농도를 비교적 저농도로 제어함으로써, 이러한 반도체층 부분 전체를 공핍화(空乏化)되는 상태로 가져온다. 이 경우에는, 단(短)채널 효과의 억제나 반도체 장치의 전류 구동 능력의 향상을 도모할 수 있다. 또한, 저전원 전압 하에서의 반도체 장치의 고속 동작이 가능하게 되어, 저소비 전력화를 실현할 수 있다.
예를 들면, MOS형 전계 효과형 트랜지스터(이후, "MOS-FET"로 약칭하는 경우가 있음)를 제작하는 경우, 채널 형성 영역의 상하에 전극을 형성함으로써, 단채널 효과의 억제, 스레시홀드 전압(Vth)이나 "스윙"의 억제뿐만 아니라, X-MOS(채널 형성 영역의 상하에 형성된 게이트 전극을 동시에 동작시키는 것이 가능한 MOS-FET)를 제작할 수도 있다.
절연층 위에 반도체층을 형성하는 기술로서, SIMOX(Separation by IMplanted OXygen) 기술, 또는 이른바 기판 접합 기술이 알려져 있지만, 이들 방법에는 일장 일단이 있다. 즉, SIMOX법은 SOI층의 균일성에 우수하지만, 절연층과 반도체층과의 계면(界面) 평탄성이 그다지 양호하지 않다고 하는 결점을 가진다. 한편, 기판 접합법은 절연층과 반도체층과의 계면 평탄성은 우수하지만, 특히 얇은 반도체층을 균일하게 형성하는 것은 곤란하다고 하는 문제를 가진다.
다음에, 도 12 (A), 12 (B), 13 (A), 13 (B), 14 (A), 14 (B) 및 15를 참조하여, 종래의 기판 접합법에 따르는, 채널 형성 영역의 상하에 게이트 전극이 형성된 구조를 가지는 구조를 가지는 반도체 장치의 제조 방법을 설명한다. 그리고, 도 12 (A), 12 (B), 13 (A), 13 (B), 14 (A), 14 (B) 및 15는 게이트 전극의 길이 방향에 따라 실리콘 반도체 기판 등을 절단했을 때의 실리콘 반도체 기판 등의 개략적인 일부 단면도이다.
[공정-10]
먼저, 리소그래피(lithography) 및 에칭 방법에 따라, 실리콘 반도체 기판으로 이루어지는 반도체 기판(10)에 철부(凸部)(10A)를 형성한다. 이어서, SiO2로 이루어지는 두께 50nm 정도의 제1 절연막(121)을 공지된 열산화법(熱酸化法)에 따라 전면(全面)에 형성한다. 이어서, 전면에 공지된 CVD법에 따라 불순물을 함유한 폴리크리스탈린 실리콘(폴리실리콘)층을 성막한 후, 폴리크리스탈린 실리콘층을 패터닝함으로써, 반도체 기판(10)의 철부(10A) 위에 제1 게이트 전극(122)을 형성한다. 동시에, 제1 절연막(121) 위에 제1 게이트 전극(122)으로부터 연장되는 제1 워드선(123)을 형성한다. 이 상태를 도 12 (A)에 나타냈다. 반도체 기판(10)의 철부(10A) 표면에 형성된 제1 절연막(121)은 제 1 게이트 절연막으로서도 기능한다.
[공정-20]
그 후, 전면에 층간막(16)을 CVD법으로 성막한 후, 층간막(16)의 상면을 평탄화한다(도 12 (B) 참조). 층간막(16)은 예를 들면, 그 위에 형성된 SiO2막과 폴리크리스탈린 실리콘막의 2층 구조를 가질 수 있다. 그리고, 반도체 기판(10)과 지지 기판(17)을 층간막(16)을 통해 접합한다(도 13 (A) 참조). 접합 조건으로서, 산소 가스 분위기 중에서 1100℃, 30분을 예시할 수 있다.
[공정-30]
이어서, 반도체 기판(10)을 이면으로부터 연삭, 연마한다. 구체적으로는, 반도체층에 연삭 손상이 남지 않도록 제1 절연막(121) 위쪽에 반도체 기판(10)이 수㎛ 남을 때까지, 먼저 예를 들면, 다이아몬드 지석(砥石)을 사용하여 반도체 기판(10)을 이면으로부터 기계적으로 연삭한다(도 13 (B) 참조). 그 후, 제1 절연막(121)의 바닥면(121A)이 노출될 때까지, 반도체 기판(10)을 선택적으로 화학적/기계적 연마법(CMP법)으로 연마한다. 제1 절연막(121)이 연마 스톱층으로서 기능하고, 반도체 기판(10)의 잔부인 반도체층(10B)이 SOI층으로서 남는다(도 14 (A) 참조).
[공정-40]
그 후, 반도체층(10B) 표면에 열산화법으로 희생(犧牲) 산화막을 형성하고, 이온 주입용 마스크를 레지스트 재료로 형성하여, 스레시홀드 전압 제어를 위해 반도체층(10B)에 이온 주입을 행한다. 그리고, 희생 산화막을 불산을 사용하여 제거한다. 이 상태를 도 14 (B)에 나타냈다.
[공정-50]
이어서, 반도체층(10B) 표면에 열산화법으로 제2 절연막(제2 게이트 절연막(124))을 형성한다. 그리고, 전면에 공지된 CVD법에 따라 불순물을 함유한 폴리크리스탈린 실리콘층을 성막한 후, 폴리크리스탈린 실리콘층을 패터닝함으로써, 반도체층(10B) 위에 제2 게이트 절연막(124)을 통해 제2 게이트 전극(125)을 형성한다. 동시에, 제1 절연막(121) 위에 제2 게이트 전극(125)으로부터 연재되는 제2 워드선(126)을 형성한다. 이 상태를 도 15에 나타냈다.
이와 같이 하여 제작된 반도체 장치는 반도체층(10B) 아래쪽에 반도체 장치의 구성 요소가 형성된 구조를 가지므로, 한층 집적도를 향상시키는 것이 가능하게 되고, 반도체 기판(10)에 형성된 철부(10A)의 높이에 의해 반도체층(10B)의 두께를 규정할 수 있으므로, 반도체층(10B)의 두께를 비교적 자유롭게 설정할 수 있다.
전술한 공정에 의해 제작되는 반도체 장치에서는, 제1 게이트 전극(122)의 연장부인 제1 워드선(123)과, 제2 게이트 전극(125)의 연장부인 제2 워드선(126)과는 제1 절연막(121)을 통해 대향하고 있다. 통상, 성막 시의 제1 절연막(121)의 막 두께 t0(도 14 (A) 참조)는 50nm 정도이다. 그런데, [공정-40]에서, 반도체층(10B) 표면에 희생 산화막을 형성하고, 이온을 주입한 후, 이 희생 산화막을 불산을 사용하여 제거한다. 그 결과, 제1 절연막(121)의 막 두께 t1(도 14 (B) 참조)은 10nm 정도까지 얇게 되어 버린다.
이와 같이 제1 절연막(121)의 막 두께가 얇게 되면, 제1 워드선(123)과 제2 워드선(126)이 대향하는 부분에서의 기생 용량이 증대되어, 반도체 장치의 동작 속도가 저하된다고 하는 문제가 발생한다.
전술한 반도체 장치의 제작 방법에서는 [공정-10]에서 반도체 기판(10)에 철부(10A)를 형성했지만, 그 대신에, 선택 산화법(LOCOS법)으로 산화층을 실리콘 반도체 기판의 표면 영역에 형성한 후, 기판 접합법에 따라, 산화층으로 에워싸인 실리콘 반도체 기판 영역을 반도체층으로서 남기는 방법도 있다. 그러나, 이 방법에서는 선택 산화법으로 두꺼운 산화층이 형성되지만, 이러한 산화층을 형성할 때의 치수 변환차가 크다고 하는 문제가 있고, 또한 산화층 형성에 기인하여 최종적으로 형성되는 반도체층에 스트레스가 발생하는 결과, 반도체층에 결함이 발생하기 쉽다고 하는 문제도 있다. SOI형 반도체 장치가 한층 미세화가 진행되는 차세대 이후의 LSI에 채용되려 하고 있음에도 불구하고, 치수 변환차가 큰 것은 특히, 큰 문제이다. 또, 산화층의 두께에 의해 반도체층의 두께가 결정되므로, 얇은 두께를 가지는 반도체층을 형성하는 것은 곤란한 경우가 많다.
따라서, 본 발명의 제1 목적은 채널 형성 영역의 상하에 게이트 전극이 형성되고, 각 게이트 전극의 연장부인 워드선이 절연막을 통해 대향하는 구조를 가지는 반도체 장치에 있어서, 대향하는 워드선 부분에서의 기생 용량이 증대되는 결과, 반도체 장치의 동작 속도가 저하된다고 하는 문제를 해소하는 것을 가능하게 하는 반도체 장치의 제조 방법을 제공하는 것에 있다.
본 발명의 제2 목적은 채널 형성 영역의 상하에 게이트 전극이 형성되고, 각 게이트 전극의 연장부인 워드선이 절연막을 통해 대향하는 구조를 가지는 반도체 장치에 있어서, 선택 산화법에 따라 산화층을 형성할 때의 치수 변환차가 크다고 하는 문제를 해소하는 것을 가능하게 하는 반도체 장치의 제조 방법을 제공하는 것에 있다.
도 1 (A), 1 (B) 및 1 (C)는 실시예 1의 반도체 장치의 제조 방법을 설명하기 위한 반도체 기판 등의 개략적인 일부 단면도.
도 2 (A), 2(B) 및 2(C)는 도 1 (C)에 계속하여, 실시예 1의 반도체 장치의 제조 방법을 설명하기 위한 반도체 기판 등의 개략적인 일부 단면도.
도 3 (A), 3 (B) 및 3 (C)는 도 2 (C)에 계속하여, 실시예 1의 반도체 장치의 제조 방법을 설명하기 위한 반도체 기판 등의 개략적인 일부 단면도.
도 4 (A) 및 4 (B)는 도 3 (C)에 계속하여, 실시예 1의 반도체 장치의 제조 방법을 설명하기 위한 반도체 기판 등의 개략적인 일부 단면도.
도 5 (A) 및 5 (B)는 도 4 (B)에 계속하여, 실시예 1의 반도체 장치의 제조 방법을 설명하기 위한 반도체 기판 등의 개략적인 일부 단면도.
도 6 (A) 및 6 (B)는 도 5 (B)에 계속하여, 실시예 1의 반도체 장치의 제조 방법을 설명하기 위한 반도체 기판 등의 개략적인 일부 단면도.
도 7 (A) 및 7 (B)는 실시예 2의 반도체 장치의 제조 방법을 설명하기 위한 반도체 기판 등의 개략적인 일부 단면도.
도 8 (A) 및 8 (B)는 도 7 (B)에 계속하여, 실시예 2의 반도체 장치의 제조 방법을 설명하기 위한 반도체 기판 등의 개략적인 일부 단면도.
도 9 (A) 및 9 (B)는 도 8 (B)에 계속하여, 실시예 2의 반도체 장치의 제조 방법을 설명하기 위한 반도체 기판 등의 개략적인 일부 단면도.
도 10 (A) 및 10 (B)는 도 9 (B)에 계속하여, 실시예 2의 반도체 장치의 제조 방법을 설명하기 위한 반도체 기판 등의 개략적인 일부 단면도.
도 11은 도 10 (B)에 계속하여, 실시예 2의 반도체 장치의 제조 방법을 설명하기 위한 반도체 기판 등의 개략적인 일부 단면도.
도 12 (A) 및 12 (B)는 종래의 반도체 장치의 제조 방법을 설명하기 위한 반도체 기판 등의 개략적인 일부 단면도.
도 13 (A) 및 13 (B)는 도 12 (B)에 계속하여, 종래의 반도체 장치의 제조 방법을 설명하기 위한 반도체 기판 등의 개략적인 일부 단면도.
도 14 (A) 및 14 (B)는 도 13 (B)에 계속하여, 종래의 반도체 장치의 제조 방법을 설명하기 위한 반도체 기판 등의 개략적인 일부 단면도.
도 15는 도 14 (B)에 계속하여, 종래의 반도체 장치의 제조 방법을 설명하기 위한 반도체 기판 등의 개략적인 일부 단면도.
상기 제1 목적을 달성하기 위한 본 발명의 제1 양태에 관한 반도체 장치의 제조 방법은,
(a) 반도체 기판 표면에 패터닝된 마스크층을 형성하는 공정과,
(b) 마스크층을 에칭용 마스크로서 사용하고, 반도체 기판을 에칭하여, 마스크층으로 피복된 반도체 기판 부분과, 에칭된 반도체 기판 부분과의 사이에 단차(段差)를 형성하는 공정과,
(c) 전면(全面)에 절연막을 형성한 후, 이 절연막을 평탄화하여, 에칭된 반도체 기판 부분을 절연막으로 피복하는 공정과,
(d) 마스크층을 제거한 후, 노출된 반도체 기판 표면에 제1 게이트 절연막을 형성하고, 이어서 제1 게이트 절연막 위에 제1 게이트 전극을 형성하고, 동시에 제1 게이트 전극으로부터 연장되는 제1 워드선을 절연막 위에 형성하는 공정과,
(e) 전면에 층간막을 형성한 후, 반도체 기판과 지지 기판을 이 층간막을 통해 서로 접합하는 공정과,
(f) 반도체 기판을 이면으로부터 연삭, 연마하고, 절연막의 바닥면을 노출시켜, 절연막으로 에워싸인 반도체 기판의 연마 잔량인 반도체층을 남기는 공정과,
(g) 노출된 반도체층 표면에 제2 게이트 절연막을 형성하고, 이어서 제2 게이트 절연막 위에 제2 게이트 전극을 형성하고, 동시에 제2 게이트 전극으로부터 연장되는 제2 워드선을 절연막 위에 형성하는 공정으로 이루어진다.
본 발명의 제1 양태에 관한 반도체 장치의 제조 방법에서는, 마스크층을 실리콘 산화막(SiO2막) 및 실리콘 산화막 위에 형성된 실리콘 질화막(SiN막)의 2층 구조를 가지는 것이 바람직하다. 또, 절연막은 실리콘 산화막(SiO2막)이며, 화학적 기상 성장법(CVD법)에 따라 형성하는 것이 바람직하다.
상기 제2 목적을 달성하기 위한 본 발명의 제2 양태에 관한 반도체 장치의 제조 방법은,
(a) 반도체 기판에 패터닝된 마스크층을 형성하는 공정과,
(b) 마스크층을 에칭용 마스크로서 사용하고, 반도체 기판을 에칭하여, 마스크층으로 피복된 반도체 기판 부분과, 에칭된 반도체 기판 부분과의 사이에 단차를 형성하는 공정과,
(c) 에칭된 반도체 기판 부분의 표면을 선택적으로 산화하여, 산화층을 형성하는 공정과,
(d) 마스크층을 제거한 후, 노출된 반도체 기판 표면에 제1 게이트 절연막을 형성하고, 이어서 제1 게이트 절연막 위에 제1 게이트 전극을 형성하고, 동시에 제1 게이트 전극으로부터 연장되는 제1 워드선을 산화층 위에 형성하는 공정과,
(e) 전면에 층간막을 형성한 후, 반도체 기판과 지지 기판을 이 층간막을 통해 서로 접합하는 공정과,
(f) 반도체 기판을 이면으로부터 연삭, 연마하고, 산화층의 바닥면을 노출시켜, 산화층으로 에워싸인 반도체 기판의 연마 잔량인 반도체층을 남기는 공정과,
(g) 노출된 반도체층 표면에 제2 게이트 절연막을 형성하고, 이어서 제2 게이트 절연막 위에 제2 게이트 전극을 형성하고, 동시에 제2 게이트 전극으로부터 연장되는 제2 워드선을 산화층 위에 형성하는 공정으로 이루어진다.
본 발명의 제2 양태에 관한 반도체 장치의 제조 방법에서는, 마스크층을 실리콘 산화막(SiO2막) 및 실리콘 산화막 위에 형성된 실리콘 질화막(SiN막)의 2층 구조를 가지는 것이 바람직하다. 또, 산화층은 에칭된 반도체 기판 부분의 표면을 선택적으로 열산화(熱酸化)함으로써 형성하는 것이 바람직하다.
본 발명의 제1 양태에 관한 반도체 장치의 제조 방법에서는, 반도체 기판을 에칭하여 반도체 기판에 철부 및 요부(凹部)를 형성하고, 요부를 절연막으로 매입(埋入)하고, 절연막의 상하에 워드선을 형성한다. 그러므로, 비록 절연막이 에칭되었다고 해도, 충분한 두께의 절연막을 최종적으로 확보할 수 있어, 제1 워드선과 제2 워드선이 대향하는 부분에서의 기생 용량의 증대를 회피할 수 있다. 또, 반도체 기판에 형성된 단차에 의해 반도체층의 두께가 규정되므로, 얇은 반도체층을 용이하게 형성할 수 있다.
또, 본 발명의 제2 양태에 관한 반도체 장치의 제조 방법에서는, 반도체 기판을 에칭하여 반도체 기판에 철부 및 요부를 형성하고, 요부에 선택 산화법에 따라 산화층을 형성한다. 그러므로, 산화층의 막 두께를 얇게 할 수 있으므로, 산화층의 형성에 따르는 반도체층의 치수 변환차를 비교적 작게 할 수 있다. 또, 반도체 기판에 단차를 형성하므로, 최종적으로 얇은 반도체층을 용이하게 형성할 수 있다.
실시예 1
실시예 1은 본 발명의 제1 양태에 관한 반도체 장치의 제조 방법에 관한 것이다. 즉, 반도체 기판을 에칭하여 반도체 기판에 철부 및 요부를 형성하고, 요부를 절연막으로 매입하는 공정을 포함한다. 다음에, 반도체 기판 등의 개략적인 일부 단면도인 도 1 (A), 1 (B), 1 (C), 2 (A), 2 (B), 2 (C), 3 (A), 3 (B), 3 (C), 4 (A), 4 (B), 5 (A), 5 (B), 6 (A) 및 6 (B)를 참조하여, 실시예 1의 반도체 장치의 제조 방법을 설명한다. 그리고, 도 1 (A), 1 (B), 1 (C), 2 (A), 2 (B), 2 (C), 3 (A), 3 (B), 3 (C), 4 (A), 4 (B), 5 (A), 5 (B) 및 6 (A)는 게이트 전극의 길이 방향에 따라 실리콘 반도체 기판 등을 절단했을 때의 실리콘 반도체 기판 등의 개략적인 일부 단면도이며, 도 6 (B)는 게이트 전극의 폭 방향에 따라 실리콘 반도체 기판 등을 절단했을 때의 실리콘 반도체 기판 등의 개략적인 일부 단면도이다.
[공정-100]
먼저, 실리콘 반도체 기판으로 이루어지는 반도체 기판(10)에, 패터닝된 마스크층(13)을 형성한다. 마스크층(13)은 실리콘 산화막(패드(pad) 산화막(11)) 및 실리콘 질화막(SiN막)(12)의 2층 구조를 가진다. 구체적으로는, 먼저 반도체 기판(10) 표면에 열산화법에 의해 SiO2로 이루어지는 두께 약 10nm의 패드 산화막(11)을 형성한 후, CVD법에 의해 전면에 SiN으로 이루어지는 두께 200nm 정도의 질화막(12)을 형성한다. 그리고, 질화막(12) 위에 리소그래피 방법에 의해 레지스트 재료로 이루어지는 마스크(14)를 형성한다(도 1 (A) 참조). 패드 산화막(11)은 반도체 기판(10)과 질화막(12)과의 사이의 응력을 감소하고, 질화막(12)을 확실하게 에칭하기 위해 형성된다. 마스크층(13) 아래쪽의 반도체 기판(10) 부분에 반도체 장치가 형성된다.
[공정-110]
그 후, 마스크(14)를 에칭용 마스크로서 사용하여, 질화막(12) 및 패드 산화막(11)을 RIE법에 의해 에칭하고(도 1 (B) 참조), 또한 마스크층(13)을 에칭용 마스크로서 사용하여 반도체 기판(10)을 에칭하여, 마스크층(13)으로 피복된 반도체 기판(10) 부분(철부(10A))과, 에칭된 반도체 기판(10) 부분(요부)과의 사이에 단차를 형성한다(도 1 (C) 참조). 단차를 예를 들면, 100nm 정도로 한다. 이 단차의 높이(철부(10A)의 높이)에 의해, 반도체 장치를 형성해야 할 반도체층의 최종적인 두께가 규정된다. 마그네트론형 RIE 장치를 사용한 패드 산화막(11) 및 반도체 기판(10)의 에칭 조건의 예를 다음의 표 1에 예시한다. 그 후, 마스크(14)를 애싱(ashing) 처리에 의해 제거한다(도 2 (A) 참조).
사용 가스 CHF3/CO=60/240sccm
압력 7.9Pa
파워 1.45kW
[공정-120]
이어서, 전면에 SiO2로 이루어지는 두께 0.3㎛ 정도의 절연막(15)을 CVD법으로 전면에 퇴적시킨다(도 2 (B) 참조). 그리고, 예를 들면 CMP법에 의해 절연막(15)을 평탄화하여, 에칭된 반도체 기판(10) 부분을 절연막(15)으로 피복한다(도 2 (C) 참조). 절연막(15)의 평탄화 처리에서는, 질화막(12)이 연마 스톱층으로서 기능한다. 그리고, 절연막(15)의 평탄화 방법으로서, 예를 들면, 일본국 특개평 7(1995)-245306호 공보에 개시된 방법을 채용할 수도 있다.
[공정-130]
그 후, 마스크층(13)을 제거한다. 구체적으로는 열인산(熱燐酸)을 사용하는 습식(濕式) 에칭에 의해 질화막(12)을 제거한 후, 불산(弗酸)을 사용하는 습식 에칭에 의해 패드 산화막(11)을 제거한다. 이렇게 하여, 도 3 (A)에 나타낸 구조를 얻을 수 있다. 상기 방법에서는, 반도체 기판(10)의 철부(10A)는 절연막(15)에 에워싸인 상태에 있다.
[공정-140]
다음에, 열산화법, 또는 열산화법과 열질화법과의 조합에 의해, 노출된 반도체 기판(10)(철부(10A)) 표면에 제1 게이트 절연막(21)을 형성한다(도 3 (B) 참조). 그 후, 불순물을 함유하는 폴리크리스탈린 실리콘층을 CVD법으로 전면에 성막한 후, 이러한 폴리크리스탈린 실리콘층을 패터닝함으로써, 제1 게이트 절연막(21) 위에 제1 게이트 전극(22)을 형성한다. 동시에, 제1 게이트 전극(22)으로부터 연장되는 제1 워드선(23)을 절연막(15) 위에 형성한다. 상기 방법에서는, 도 3 (C)에 나타낸 구조를 얻을 수 있다.
[공정-150]
그 후, 전면에 층간막(16)을 형성하고, 반도체 기판(10)과 지지 기판(17)을 층간막(16)을 통해 서로 접합한다. 실시예 1에서는, 층간막(16)은 그 위에 형성된 SiO2막과 폴리크리스탈린 실리콘막의 2층 구조를 가진다. 구체적으로는, SiO2막을 전면에 CVD법으로 성막하고, 이어서 폴리크리스탈린 실리콘막을 전면에 CVD법으로 성막하여, 폴리크리스탈린 실리콘막의 상면을 평탄화한다(도 4 (A) 참조). 그리고, 반도체 기판(10)과 지지 기판(17)을 층간막(16)을 통해 서로 접합한다(도 4 (B) 참조). 접합 조건으로서, 산소 가스 분위기 중에서 1100℃, 30분을 예시할 수 있다.
다음에, 반도체 기판(10)을 이면으로부터 연삭, 연마한다. 구체적으로는, 반도체층에 연삭 손상이 남지 않도록 절연막(15)의 바닥부(15A) 위쪽에 반도체 기판(10)이 수㎛ 남을 때까지, 먼저 예를 들면, 다이아몬드 지석을 사용하여 반도체 기판(10)을 이면으로부터 기계적으로 연삭한다. 그 후, 절연막(15)의 바닥면(15A)이 노출될 때까지, 반도체 기판(10)을 선택적으로 화학적/기계적 연마법(CMP법)으로 연마한다. 절연막(15)이 연마 스톱층으로서 기능하고, 절연막(15)으로 에워싸인 반도체 기판(10)의 잔부(殘部)(연마 잔량)인 반도체층(10B)이 SOI층으로서 남는다(도 5 (A) 참조).
[공정-160]
그 후, 반도체층(10B) 표면에 열산화법으로 희생 산화막을 형성하고, 이온 주입용 마스크를 레지스트 재료로 형성하고, 스레시홀드 전압을 제어하기 위해 반도체층(10B)에 이온을 주입한다. 그리고, 희생 산화막을 불산을 사용하여 제거한다. 희생 산화막을 제거했을 때 절연막(15)도 에칭된다. 그러나, 절연막(15)이 충분한 두께를 가지므로, 남은 절연막(15)도 충분한 두께를 가진다. 그러므로, 제1 워드선과 제2 워드선이 대향하는 부분에서의 기생 용량의 증대를 회피할 수 있다.
다음에, 열산화법, 또는 열산화법과 열질화법과의 조합에 의해, 노출된 반도체층(10B) 표면에 제2 게이트 절연막(24)을 형성한다(도 5 (B) 참조). 그리고, 불순물을 함유한 폴리크리스탈린 실리콘층을 CVD법으로 전면에 성막한 후, 폴리크리스탈린 실리콘층을 패터닝함으로써, 제2 절연막(24) 위에 제2 게이트 전극(25)을 형성한다. 동시에, 제2 게이트 전극(25)으로부터 연장되는 제2 워드선(26)을 절연막(15) 위에 형성한다. 이렇게 하여, 도 6 (A)에 나타낸 구조를 얻을 수 있다.
[공정-170]
다음에, 공지의 방법에 따라, MOS-FET를 완성시킨다. 구체적으로는, 반도체층(10B)에 이온 주입을 하여, 반도체층(10B)의 두께 방향 전체에 걸쳐 반도체층(10B)에 소스/드레인 영역(27)을 형성한다. 그리고, 전면에 층간 절연층(28)을 CVD법으로 성막하고, 소스/드레인 영역(27) 위쪽의 층간 절연층(28)에 개구부를 형성한다. 개구부 내를 포함하는 층간 절연층(28) 위에 배선 재료층을 형성한 후, 배선 재료층을 패터닝함으로써, 배선(29)을 층간 절연층(28) 위에 형성한다. 이렇게 하여, 도 6 (B)에 나타낸 구조를 가지는 반도체 장치를 완성시킬 수 있다.
실시예 2
실시예 2는 본 발명의 제2 양태에 관한 반도체 장치의 제조 방법에 관한 것이다. 즉, 반도체 기판을 에칭하여 반도체 기판에 철부 및 요부를 형성하고, 요부에 선택 산화법(LOCOS법)에 따라 산화층을 형성하는 공정을 포함한다. 다음에, 반도체 기판 등의 개략적인 일부 단면도인 도 7 (A), 7 (B), 8 (A), 8 (B), 9 (A), 9 (B), 10 (A), 10 (B) 및 11을 참조하여, 실시예 2의 반도체 장치의 제조 방법을 설명한다. 그리고, 도 7 (A), 7 (B), 8 (A), 8 (B), 9 (A), 9 (B), 10 (A), 10 (B) 및 11은 게이트 전극의 길이 방향에 따라 실리콘 반도체 기판 등을 절단했을 때의 실리콘 반도체 기판 등의 개략적인 일부 단면도이다.
[공정-200]
먼저, 실시예 1의 [공정-100]과 동일한 공정에 따라, 실리콘 반도체 기판으로 이루어지는 반도체 기판(10) 표면에, 패터닝된 마스크층(13)을 형성한다. 마스크층(13)을 에칭용 마스크로서 사용하여, 반도체 기판(10)을 에칭하고, 마스크층(13)으로 피복된 반도체 기판 부분(철부(10A))과, 에칭된 반도체 기판 부분(요부)과의 사이에 단차를 형성한다. 이렇게 하여, 도 2 (A)에 나타낸 것과 동일한 구조를 얻을 수 있다.
[공정-210]
이어서, 에칭된 반도체 기판(10) 부분의 표면을 선택적으로 산화하여, 산화층(18)을 형성한다(도 7 (A) 참조). 산화층(18)의 두께는 약 0.2㎛으로 하면 된다. 그리고, 산화층(18)의 막 두께는 SOI형 반도체 장치의 소자 분리 특성에 영향을 주지 않으므로, 종래의 LOCOS 구조를 가지는 소자 분리 영역의 두께(0.4㎛ 전후)보다 얇게 할 수 있다. 따라서, 산화층(18)의 형성에 따르는 반도체층의 치수 변환차를 비교적 작게 할 수 있다. 또, 반도체층의 두께를 얇게 할 수 있다.
그리고, 제1 워드선과 제2 워드선이 대향하는 부분에서의 기생 용량을 한층 저감시키기 위해서는, 산화층(18)의 두께를 두껍게 할 필요가 있다. 이 목적을 위해서는, [공정-210]의 실행 전에 SiN층을 CVD법으로 전면에 퇴적시키고, 이러한 SiN층을 RIE법으로 에칭함으로써, 마스크층(13)의 측벽에 사이드월을 형성하면 된다. 이와 같이 사이드월을 형성함으로써, 반도체 기판(10)의 철부(10A) 측벽의 산화를 방지할 수 있는 결과, 치수 변환차를 작게 할 수 있다.
[공정-220]
그 후, 마스크층(13)을 제거한다. 구체적으로는, 열인산을 사용한 습식 에칭에 의해 질화막(12)을 제거한 후, 불산을 사용한 습식 에칭에 의해 패드 산화막(11)을 제거한다. 이렇게 하여, 도 7 (B)에 나타낸 구조를 얻을 수 있다. 반도체 기판(10)의 철부(10A)는 산화층(18)으로 에워싸인 상태에 있다. 산화층(18)의 두께를 약 0.2㎛로 했을 때, 반도체 기판(10)의 철부(10A)의 상면으로부터 산화층(18)의 바닥면(18A)까지의 수직 방향에 따른 거리(길이)는 약 0.1㎛가 되며, 이러한 거리(길이)가 나중에 형성되는 반도체층(10B) 두께에 상당한다.
[공정-230]
다음에, 열산화법 또는 열산화법과 열질화법과의 조합에 의해, 노출된 반도체 기판(10)(철부(10A)) 표면에 제1 게이트 절연막(21)을 형성한다(도 8 (A) 참조). 그리고, 불순물을 함유한 폴리크리스탈린 실리콘층을 CVD법으로 전면에 성막한 후, 이러한 폴리크리스탈린 실리콘층을 패터닝함으로써, 제1 게이트 절연막(21) 위에 제1 게이트 전극(22)을 형성한다. 동시에, 제1 게이트 전극(22)으로부터 연장되는 제1 워드선(23)을 산화층(23) 위에 형성한다. 이렇게 하여 도 8 (B)에 나타낸 구조를 얻을 수 있다.
[공정-240]
그 후, 전면에 층간막(16)을 형성하고, 반도체 기판(10)과 지지 기판(17)을 층간막(16)을 통해 서로 접합한다. 실시예 2에서도, 층간막(16)을 그 위에 형성된 SiO2막과 폴리크리스탈린 실리콘막의 2층 구조를 가진다. 구체적으로는, SiO2막을 전면에 CVD법으로 성막하고, 이어서 폴리크리스탈린 실리콘막을 전면에 CVD법으로 성막하여, 폴리크리스탈린 실리콘막의 상면을 평탄화한다(도 9 (A) 참조). 그리고, 반도체 기판(10)과 지지 기판(17)을 층간막(16)을 통해 서로 접합한다(도 9 (B) 참조). 접합 조건으로서, 산소 가스 분위기 중에서 1100℃, 30분을 예시할 수 있다.
다음에, 반도체 기판(10)을 이면으로부터 연삭, 연마한다. 구체적으로는, 반도체층에 연삭 손상이 남지 않도록 산화층(18)의 바닥면(18A) 위쪽에 반도체 기판(10)이 수㎛ 남을 때까지, 먼저 예를 들면, 다이아몬드 지석을 사용하여 반도체 기판(10)을 이면으로부터 기계적으로 연삭한다. 그 후, 산화층(18)의 바닥면(18A)이 노출될 때까지, 반도체 기판(10)을 선택적으로 화학적/기계적 연마법(CMP법)으로 연마한다. 산화층(18)이 연마 스톱층으로서 기능하고, 산화층(18)으로 에워싸인 반도체 기판(10)의 잔부(연마 잔량)인 반도체층(10B)이 SOI층으로서 남는다(도 10 (A) 참조).
[공정-250]
그 후, 반도체층(10B) 표면에 열산화법으로 희생 산화층을 형성하고, 이온 주입용 마스크를 레지스트 재료로 형성하여, 스레시홀드 전압 제어를 위해 반도체층(10B)에 이온 주입을 한다. 그리고, 희생 산화층을 불산을 사용하여 제거한다. 희생 산화층을 제거했을 때 산화층(18)도 에칭된다. 그러나, 산화층(18)의 두께가 충분히 두꺼우므로, 남은 산화층(18)의 두께는 충분히 두껍다. 따라서, 제1 워드선과 제2 워드선이 대향하는 부분에서의 기생 용량의 증대를 회피할 수 있다.
다음에, 열산화법, 또는 열산화법과 열질화법과의 조합에 의해, 노출된 반도체층(10B) 표면에 제2 게이트 절연막(24)을 형성한다(도 10 (B) 참조). 그리고, 불순물을 함유한 폴리크리스탈린 실리콘층을 CVD법으로 전면에 성막한 후, 이러한 폴리크리스탈린 실리콘층을 패터닝함으로써, 제2 게이트 절연막(24) 위에 제2 게이트 전극(25)을 형성한다. 동시에, 제2 게이트 전극(25)으로부터 연장되는 제2 워드선(26)을 산화층(18) 위에 형성한다. 이렇게 하여, 도 11에 나타낸 구조를 얻을 수 있다.
[공정-260]
다음에, 실시예 1의 [공정-170]과 동일한 공정에 따라, MOS-FET를 완성시킨다.
이상, 본 발명을 실시예에 따라 설명했지만, 본 발명은 이들에 한정되는 것이 아니다. 실시예에서 설명한 각종 제조 조건, 반도체 장치의 구조는 예시이며, 필요에 따라 설계 변경할 수 있다.
본 발명은 제1 또는 제2 양태에 관한 반도체 장치의 제조 방법에서는, 충분한 두께의 절연막 또는 산화층을 확보할 수 있고, 제1 워드선과 제2 워드선이 대향하는 부분에서의 기생 용량의 증대를 회피할 수 있다. 본 발명의 제1 양태에 관한 반도체 장치의 제조 방법에서는, 반도체 기판에 형성된 단차의 높이에 의해 반도체층의 두께가 규정되므로, 반도체층 두께의 설계 자유도가 높고, 나아가 얇은 반도체층을 용이하게 형성할 수 있다. 본 발명의 제2 양태에 관한 반도체 장치의 제조 방법에서는, 산화층의 막 두께를 얇게 할 수 있으므로, 산화층의 형성에 따르는 반도체층의 치수 변환차를 비교적 작게 할 수 있다. 또한, 반도체 기판에 단차를 형성하고, 에칭된 반도체 기판 부분의 표면을 산화시켜 산화층을 형성하므로, 반도체층을 얇게 할 수 있다. 또, 제2 게이트 전극 및 제2 워드선을 평탄한 반도체층 위 및 평탄한 절연막 또는 산화층 위에 형성할 수 있으므로, 제2 게이트 전극이나 제2 워드선의 미세 가공에 영향을 주지 않는 제조 프로세스의 제공이 가능하게 된다. 이상의 결과로서, 제1 워드선과 제2 워드선과의 사이의 기생 용량의 저감을 도모할 수 있어, 반도체 장치의 동작 속도의 고속화, 저소비 전력화, 집적도의 더한층의 향상을 달성할 수 있다.

Claims (6)

  1. (a) 반도체 기판 표면에 패터닝된 마스크층을 형성하는 공정과,
    (b) 마스크층을 에칭용 마스크로서 사용하고, 반도체 기판을 에칭하여, 마스크층으로 피복된 반도체 기판 부분과, 에칭된 반도체 기판 부분과의 사이에 단차(段差)를 형성하는 공정과,
    (c) 전면(全面)에 절연막을 형성한 후, 이 절연막을 평탄화하여, 에칭된 반도체 기판 부분을 절연막으로 피복하는 공정과,
    (d) 마스크층을 제거한 후, 노출된 반도체 기판 표면에 제1 게이트 절연막을 형성하고, 이어서 제1 게이트 절연막 위에 제1 게이트 전극을 형성하고, 동시에 제1 게이트 전극으로부터 연장되는 제1 워드선을 절연막 위에 형성하는 공정과,
    (e) 전면에 층간막을 형성한 후, 반도체 기판과 지지 기판을 이 층간막을 통해 서로 접합하는 공정과,
    (f) 반도체 기판을 이면으로부터 연삭, 연마하고, 절연막의 바닥면을 노출시켜, 절연막으로 에워싸인 반도체 기판의 연마 잔량인 반도체층을 남기는 공정과,
    (g) 노출된 반도체층 표면에 제2 게이트 절연막을 형성하고, 이어서 제2 게이트 절연막 위에 제2 게이트 전극을 형성하고, 동시에 제2 게이트 전극으로부터 연장되는 제2 워드선을 절연막 위에 형성하는 공정
    으로 이루어지는 반도체 장치의 제조 방법.
  2. 제1항에 있어서,
    마스크층은 실리콘 산화막 및 실리콘 산화막 위에 형성된 실리콘 질화막의 2층 구조를 가지는 반도체 장치의 제조 방법.
  3. 제1항에 있어서,
    절연막은 실리콘 산화막이고, 화학적 기상 성장법(chemical vapor deposition method)에 따라 형성되는 반도체 장치의 제조 방법.
  4. (a) 반도체 기판에 패터닝된 마스크층을 형성하는 공정과,
    (b) 마스크층을 에칭용 마스크로서 사용하고, 반도체 기판을 에칭하여, 마스크층으로 피복된 반도체 기판 부분과, 에칭된 반도체 기판 부분과의 사이에 단차를 형성하는 공정과,
    (c) 에칭된 반도체 기판 부분의 표면을 선택적으로 산화하여, 산화층을 형성하는 공정과,
    (d) 마스크층을 제거한 후, 노출된 반도체 기판 표면에 제1 게이트 절연막을 형성하고, 이어서 제1 게이트 절연막 위에 제1 게이트 전극을 형성하고, 동시에 제1 게이트 전극으로부터 연장되는 제1 워드선을 산화층 위에 형성하는 공정과,
    (e) 전면에 층간막을 형성한 후, 반도체 기판과 지지 기판을 이 층간막을 통해 서로 접합하는 공정과,
    (f) 반도체 기판을 이면으로부터 연삭, 연마하고, 산화층의 바닥면을 노출시켜, 산화층으로 에워싸인 반도체 기판의 연마 잔량인 반도체층을 남기는 공정과,
    (g) 노출된 반도체층 표면에 제2 게이트 절연막을 형성하고, 이어서 제2 게이트 절연막 위에 제2 게이트 전극을 형성하고, 동시에 제2 게이트 전극으로부터 연장되는 제2 워드선을 산화층 위에 형성하는 공정
    으로 이루어지는 반도체 장치의 제조 방법.
  5. 제4항에 있어서,
    마스크층은 실리콘 산화막 및 실리콘 산화막 위에 형성된 실리콘 질화막의 2층 구조를 가지는 반도체 장치의 제조 방법.
  6. 제4항에 있어서,
    산화층은 에칭된 반도체 기판 부분의 표면을 선택적으로 열산화(熱酸化)함으로써 형성되는 반도체 장치의 제조 방법.
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