JP2000106441A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JP2000106441A JP10274568A JP27456898A JP2000106441A JP 2000106441 A JP2000106441 A JP 2000106441A JP 10274568 A JP10274568 A JP 10274568A JP 27456898 A JP27456898 A JP 27456898A JP 2000106441 A JP2000106441 A JP 2000106441A
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layer
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semiconductor
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Abstract

(57)【要約】 【課題】絶縁膜を介して対向するワード線の部分におけ
る寄生容量が増大することの無い半導体装置の製造方法
を提供する。 【解決手段】半導体装置の製造方法は、（１）半導体基
板１０の表面に凹部と凸部１０Ａを設け、凹部を絶縁膜
１５で埋め込み、（２）半導体基板１０の表面に第１の
ゲート絶縁膜２１を形成し、（３）第１のゲート絶縁膜
２１上に第１のゲート電極２２を形成し、同時に、第１
のワード線２３を絶縁膜１５上に形成し、（４）半導体
基板１０と支持基板１７とを張り合わせて半導体基板１
０を裏面から研磨し、絶縁膜１５の底面１５Ａを露出さ
せ、絶縁膜１５の間に半導体層１０Ｂを残し、（５）半
導体層１０Ｂの表面に第２のゲート絶縁膜２４を形成
し、次いで、（６）第２のゲート絶縁膜２４上に第２の
ゲート電極２５を形成し、同時に、第２のワード線２６
を絶縁膜１５上に形成する各工程を具備する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、より詳しくは、チャネル形成領域の上下に
ゲート電極が形成された構造を有する半導体装置の製造
方法に関する。
【０００２】
【従来の技術】絶縁層上に形成された半導体層に半導体
装置を設けることによって、半導体装置同士の完全な分
離を容易に達成することができ、しかも、ソフトエラー
やＣＭＯＳトランジスタに特有のラッチアップ現象の発
生を抑制できることが知られている。尚、絶縁層上に形
成された半導体層（便宜上、ＳＯＩ層と呼ぶ）に設けら
れた半導体装置をＳＯＩ（Silicon-On-Insulator）型半
導体装置と呼ぶ。そして、比較的早くから、例えばシリ
コンから成る厚さ約０．５μｍの半導体層にＳＯＩ型半
導体装置（例えばＣＭＯＳトランジスタ）を形成するこ
とによって、半導体装置の高速性、高信頼性が達成でき
るかの検討が進められている。
【０００３】近年、半導体層の厚さを１００ｎｍあるい
はそれ以下とし、半導体層の厚さ方向の全領域に亙って
ソース／ドレイン領域を設け、しかも、ゲート電極の下
方の半導体層の部分の不純物濃度を比較的低濃度に制御
することによって、かかる半導体層の部分全体が空乏化
するような状態にすると、短チャネル効果の抑制や半導
体装置の電流駆動能力の向上を図ることができ、また、
低電源電圧下での半導体装置の高速動作が可能となり、
低消費電力化を実現できることが判ってきた。
【０００４】例えば、ＭＯＳ型電界効果型トランジスタ
（ＭＯＳ−ＦＥＴと略称する場合がある）を作製する場
合、チャネル形成領域の上下にゲート電極を形成するこ
とによって、短チャネル効果の抑制、閾値電圧（Ｖth）
やスイングの抑制だけでなく、Ｘ−ＭＯＳ（チャネル形
成領域の上下に形成されたゲート電極を同時に動作させ
ることが可能なＭＯＳ−ＦＥＴ）を作製することもでき
る。
【０００５】絶縁層上に半導体層を形成する技術とし
て、ＳＩＭＯＸ（Separation by IMplanted OXygen）技
術、あるいは、所謂、基板張り合わせ技術が知られてい
るが、これらの方法には一長一短がある。即ち、ＳＩＭ
ＯＸ法は、ＳＯＩ層の膜厚均一性に優れているものの、
絶縁層と半導体層との界面の平坦性が余り良くないとい
った欠点を有する。一方、基板張り合わせ法は、絶縁層
と半導体層との界面の特性は優れているものの、特に薄
い半導体層を均一に形成することが困難であるといった
問題を有する。
【０００６】以下、図１２〜図１５を参照して、従来の
基板張り合わせ法に基づく、チャネル形成領域の上下に
ゲート電極が形成された構造を有する半導体装置の製造
方法を説明する。尚、図１２〜図１５は、ゲート電極の
長さ方向に沿ってシリコン半導体基板等を切断したとき
のシリコン半導体基板等の模式的な一部断面図である。
【０００７】［工程−１０］先ず、リソグラフィ技術及
びエッチングに基づき、シリコン半導体基板から成る半
導体基板１０に凸部１０Ａを形成する。次いで、ＳｉＯ
2から成る厚さ５０ｎｍ程度の第１の絶縁膜１２１を公
知のＣＶＤ法に基づき全面に形成する。次いで、全面
に、公知のＣＶＤ法に基づき不純物を含有したポリシリ
コン層を成膜した後、ポリシリコン層をパターニングす
ることによって、半導体基板１０の凸部１０Ａの上に第
１のゲート電極１２２を形成する。同時に、第１の絶縁
膜１２１上に第１のゲート電極１２２から延在する第１
のワード線１２３を形成する。この状態を図１２の
（Ａ）に示す。半導体基板１０の凸部１０Ａ表面に形成
された第１の絶縁膜１２１は、第１のゲート絶縁膜とし
ても機能する。
【０００８】［工程−２０］その後、全面に層間膜１６
をＣＶＤ法にて成膜した後、層間膜１６の頂面を平坦化
する（図１２の（Ｂ）参照）。層間膜１６は、例えば、
下からＳｉＯ2膜、ポリシリコン膜の２層構成とするこ
とができる。そして、半導体基板１０と支持基板１７と
を、層間膜１６を介して張り合わせる（図１３の（Ａ）
参照）。張り合わせ条件として、酸素ガス雰囲気中で、
１１００゜Ｃ、３０分を例示することができる。
【０００９】［工程−３０］次いで、半導体基板１０を
裏面から研削、研磨する。具体的には、半導体層に研削
ダメージが残らないように、第１の絶縁膜１２１の上方
に半導体基板１０が数μｍ残されるまで、先ず、例えば
ダイヤモンド砥粒を用いて半導体基板１０を裏面から機
械的に研削する（図１３の（Ｂ）参照）。その後、第１
の絶縁膜１２１の底面１２１Ａが露出するまで、半導体
基板１０を選択的に化学的・機械的研磨法（ＣＭＰ法）
にて研磨する。第１の絶縁膜１２１が研磨ストップ層と
して機能し、半導体基板１０の残部である半導体層１０
ＢがＳＯＩ層として残される（図１４の（Ａ）参照）。
【００１０】［工程−４０］その後、半導体層１０Ｂの
表面に熱酸化法にて犠牲酸化膜を形成し、イオン注入用
マスクをレジスト材料から形成し、閾値電圧制御のため
に半導体層１０Ｂにイオン注入を行う。そして、犠牲酸
化膜をフッ酸を用いて除去する。この状態を、図１４の
（Ｂ）に示す。
【００１１】［工程−５０］次いで、半導体層１０Ｂの
表面に熱酸化法にて第２の絶縁膜（第２のゲート絶縁膜
１２４）を形成する。そして、全面に、公知のＣＶＤ法
に基づき不純物を含有したポリシリコン層を成膜した
後、ポリシリコン層をパターニングすることによって、
半導体層１０Ｂ上に第２のゲート絶縁膜１２４を介して
第２のゲート電極１２５を形成する。同時に、第１の絶
縁膜１２１上に第２のゲート電極１２５から延在する第
２のワード線１２６を形成する。この状態を図１５に示
す。
【００１２】このようにして作製された半導体装置は、
半導体層１０Ｂの下側に半導体装置の構成要素が形成さ
れた構造を有するので、一層集積度を向上させることが
可能となるし、半導体基板１０に設けられた凸部１０Ａ
の高さによって半導体層１０Ｂの厚さを規定することが
できるので、半導体層１０Ｂの厚さを比較的自由に設定
することができる。
【００１３】
【発明が解決しようとする課題】上述した工程により作
製される半導体装置においては、第１のゲート電極１２
２の延在部である第１のワード線１２３と、第２のゲー
ト電極１２５の延在部である第２のワード線１２６と
は、第１の絶縁膜１２１を介して対向している。通常、
成膜時の第１の絶縁膜１２１の膜厚ｔ0（図１４の
（Ａ）参照）は５０ｎｍ程度である。ところが、［工程
−４０］において、半導体層１０Ｂの表面に犠牲酸化膜
を形成し、イオンを注入した後、この犠牲酸化膜をフッ
酸を用いて除去する。その結果、第１の絶縁膜１２１の
膜厚ｔ1（図１４（Ｂ）参照）は１０ｎｍ程度まで薄く
なってしまう。
【００１４】このように第１の絶縁膜１２１の膜厚が薄
くなると、第１のワード線１２３と第２のワード線１２
６が対向する部分における寄生容量が増大し、半導体装
置の動作速度が低下するといった問題が生じる。
【００１５】上述の半導体装置の作製方法においては
［工程−１０］にて半導体基板１０に凸部１０Ａを形成
したが、その代わりに、選択酸化法（ＬＯＣＯＳ法）に
て酸化層をシリコン半導体基板の表面領域に形成した
後、基板張り合わせ法に基づき、酸化層で囲まれたシリ
コン半導体基板の領域を半導体層として残す方法もあ
る。しかしながら、この方法では、選択酸化法にて厚い
酸化層が形成されるが、かかる酸化層を形成するときの
寸法変換差が大きいといった問題があり、更には、酸化
層の形成に起因して最終的に形成される半導体層にスト
レスが生じる結果、半導体層に欠陥が発生し易いという
問題もある。ＳＯＩ型半導体装置が、一層微細化の進む
次世代以降のＬＳＩに採用されようとしているにも拘わ
らず、寸法変換差が大きいことは、特に大きな問題であ
る。また、酸化層の厚さによって半導体層の厚さが決定
されるので、薄い半導体層を形成することが困難な場合
が多い。
【００１６】従って、本発明の第１の目的は、チャネル
形成領域の上下にゲート電極が形成され、各ゲート電極
の延在部であるワード線が絶縁膜を介して対向する構造
を有する半導体装置において、対向するワード線の部分
における寄生容量が増大する結果、半導体装置の動作速
度が低下するといった問題を解消することを可能とする
半導体装置の製造方法を提供することにある。
【００１７】本発明の第２の目的は、チャネル形成領域
の上下にゲート電極が形成され、各ゲート電極の延在部
であるワード線が絶縁膜を介して対向する構造を有する
半導体装置において、選択酸化法に基づき酸化層を形成
するときの寸法変換差が大きいといった問題を解消する
ことを可能とする半導体装置の製造方法を提供すること
にある。
【００１８】
【課題を解決するための手段】上記の目的を達成するた
めの本発明の第１の態様に係る半導体装置の製造方法
は、（イ）半導体基板の表面に、パターニングされたマ
スク層を形成する工程と、（ロ）マスク層をエッチング
用マスクとして用いて、半導体基板をエッチングし、マ
スク層にて被覆された半導体基板の部分と、エッチング
された半導体基板の部分との間に段差を設ける工程と、
（ハ）全面に絶縁膜を形成した後、該絶縁膜を平坦化
し、エッチングされた半導体基板の部分の表面を絶縁膜
で被覆する工程と、（ニ）マスク層を除去した後、露出
した半導体基板の表面に第１のゲート絶縁膜を形成し、
次いで、第１のゲート絶縁膜上に第１のゲート電極を形
成し、同時に、第１のゲート電極から延在する第１のワ
ード線を絶縁膜上に形成する工程と、（ホ）全面に層間
膜を形成した後、半導体基板と支持基板とを該層間膜を
介して張り合わせる工程と、（ヘ）半導体基板を裏面か
ら研磨し、絶縁膜の底面を露出させ、絶縁膜の間に半導
体基板の研磨残りである半導体層を残す工程と、（ト）
露出した半導体層の表面に第２のゲート絶縁膜を形成
し、次いで、第２のゲート絶縁膜上に第２のゲート電極
を形成し、同時に、第２のゲート電極から延在する第２
のワード線を絶縁膜上に形成する工程、を具備すること
を特徴とする。
【００１９】本発明の第１の態様に係る半導体装置の製
造方法においては、マスク層を、下からシリコン酸化膜
（ＳｉＯ2膜）及びシリコン窒化膜（ＳｉＮ膜）の２層
構成とすることが好ましい。また、絶縁膜はシリコン酸
化膜（ＳｉＯ2膜）であり、化学的気相成長法（ＣＶＤ
法）に基づき形成することが望ましい。
【００２０】上記の目的を達成するための本発明の第２
の態様に係る半導体装置の製造方法は、（イ）半導体基
板の表面に、パターニングされたマスク層を形成する工
程と、（ロ）マスク層をエッチング用マスクとして用い
て、半導体基板をエッチングし、マスク層にて被覆され
た半導体基板の部分と、エッチングされた半導体基板の
部分との間に段差を設ける工程と、（ハ）エッチングさ
れた半導体基板の部分の表面を選択的に酸化し、酸化層
を形成する工程と、（ニ）マスク層を除去した後、露出
した半導体基板の表面に第１のゲート絶縁膜を形成し、
次いで、第１のゲート絶縁膜上に第１のゲート電極を形
成し、同時に、第１のゲート電極から延在する第１のワ
ード線を酸化層上に形成する工程と、（ホ）全面に層間
膜を形成した後、半導体基板と支持基板とを該層間膜を
介して張り合わせる工程と、（ヘ）半導体基板を裏面か
ら研削、研磨し、酸化層の底面を露出させ、酸化層の間
に半導体基板の研磨残りである半導体層を残す工程と、
（ト）露出した半導体層の表面に第２のゲート絶縁膜を
形成し、次いで、第２のゲート絶縁膜上に第２のゲート
電極を形成し、同時に、第２のゲート電極から延在する
第２のワード線を酸化層上に形成する工程、を具備する
ことを特徴とする。
【００２１】本発明の第２の態様に係る半導体装置の製
造方法においては、マスク層を、下からシリコン酸化膜
（ＳｉＯ2膜）及びシリコン窒化膜（ＳｉＮ膜）の２層
構成とすることが好ましい。また、酸化層は、エッチン
グされた半導体基板の部分の表面を選択的に熱酸化する
ことによって形成することが望ましい。
【００２２】本発明の第１の態様に係る半導体装置の製
造方法においては、半導体基板をエッチングして半導体
基板に凸部及び凹部を形成し、凹部を絶縁膜で埋め込
み、絶縁膜の上下にワード線を形成する。それ故、たと
え絶縁膜がエッチングされたとしても、十分な厚さの絶
縁膜を最終的に確保することができ、第１のワード線と
第２のワード線が対向する部分における寄生容量の増大
を回避することができる。また、半導体基板に設けられ
た段差によって半導体層の厚さが規定されるので、薄い
半導体層を容易に形成することが可能となる。
【００２３】また、本発明の第２の態様に係る半導体装
置の製造方法においては、半導体基板をエッチングして
半導体基板に凸部及び凹部を形成し、凹部に選択酸化法
に基づき酸化層を形成する。それ故、酸化層の膜厚を薄
くすることができるので、酸化層の形成に伴う半導体層
の寸法変換差を比較的小さくすることができる。また、
半導体基板に段差を設けるので、最終的に薄い半導体層
を容易に形成することが可能となる。
【００２４】
【発明の実施の形態】以下、図面を参照して、発明の実
施の形態（以下、実施の形態と略称する）に基づき本発
明を説明する。
【００２５】（実施の形態１）実施の形態１は、本発明
の第１の態様に係る半導体装置の製造方法に関する。即
ち、半導体基板をエッチングして半導体基板に凸部及び
凹部を形成し、凹部を絶縁膜で埋め込む工程を含む。以
下、半導体基板等の模式的な一部断面図である図１〜図
６を参照して、実施の形態１の半導体装置の製造方法を
説明する。尚、図１〜図５及び図６の（Ａ）は、ゲート
電極の長さ方向に沿ってシリコン半導体基板等を切断し
たときのシリコン半導体基板等の模式的な一部断面図で
あり、図６の（Ｂ）は、ゲート電極の幅方向に沿ってシ
リコン半導体基板等を切断したときのシリコン半導体基
板等の模式的な一部断面図である。
【００２６】［工程−１００］先ず、シリコン半導体基
板から成る半導体基板１０の表面に、パターニングされ
たマスク層１３を形成する。マスク層１３は、シリコン
酸化膜（パッド酸化膜１１）及びシリコン窒化膜（Ｓｉ
Ｎ膜）の２層構成である。具体的には、先ず、半導体基
板１０の表面に熱酸化法にてＳｉＯ2から成る厚さ約１
０ｎｍのパッド酸化膜１１を形成した後、ＣＶＤ法にて
全面にＳｉＮから成る厚さ２００ｎｍ程度の窒化膜１２
を形成する。そして、窒化膜１２上にリソグラフィ技術
を用いてレジスト材料からマスク１４を形成する（図１
の（Ａ）参照）。パッド酸化膜１１は、半導体基板１０
と窒化膜１２との間の応力の緩和を図ること、窒化膜１
２を確実にエッチングすることを目的として形成する。
マスク層１３の下方の半導体基板１０の部分に半導体装
置が形成される。
【００２７】［工程−１１０］その後、かかるマスク１
４をエッチング用マスクとして用いて、窒化膜１２及び
パッド酸化膜１１をＲＩＥ法にてエッチングし（図１の
（Ｂ）参照）、更に、マスク層１３をエッチング用マス
クとして用いて半導体基板１０をエッチングし、マスク
層１３にて被覆された半導体基板１０の部分（凸部１０
Ａ）と、エッチングされた半導体基板１０の部分との間
に段差を設ける（図１の（Ｃ）参照）。段差を、例えば
１００ｎｍ程度とする。この段差の高さ（凸部１０Ａの
高さ）によって、半導体装置を形成すべき半導体層の最
終的な厚さが規定される。マグネトロン型のＲＩＥ装置
を用いたパッド酸化膜１１及び半導体基板１０のエッチ
ング条件を、以下の表１に例示する。その後、マスク１
４をアッシング処理によって除去する（図２の（Ａ）参
照）。
【００２８】
【表１】 使用ガス：ＣＨＦ3／ＣＯ＝６０／２４０sccm 圧力 ：７．９Ｐａ パワー ：１．４５ｋＷ
【００２９】［工程−１２０］次いで、全面にＳｉＯ2
から成る厚さ０．３μｍ程度の絶縁膜１５をＣＶＤ法に
て全面に堆積させる（図２の（Ｂ）参照）。そして、例
えばＣＭＰ法によって、絶縁膜１５を平坦化し、エッチ
ングされた半導体基板１０の部分の表面を絶縁膜１５で
被覆する（図２の（Ｃ）参照）。絶縁膜１５の平坦化処
理においては、窒化膜１２が研磨ストップ層として機能
する。尚、絶縁膜１５の平坦化方法として、例えば、特
開平７−２４５３０６号公報に開示された方法を採用す
ることもできる。
【００３０】［工程−１３０］その後、マスク層１３を
除去する。具体的には、熱リン酸を用いた湿式エッチン
グによって窒化膜１２を除去した後、フッ酸を用いた湿
式エッチングによってパッド酸化膜１１を除去する。こ
うして、図３の（Ａ）に示す構造を得ることができる。
半導体基板１０の凸部１０Ａは、絶縁膜１５に囲まれた
状態にある。
【００３１】［工程−１４０］次に、熱酸化法、あるい
は熱酸化法と熱窒化法との組合せによって、露出した半
導体基板１０（凸部１０Ａ）の表面に第１のゲート絶縁
膜２１を形成する（図３の（Ｂ）参照）。その後、不純
物を含有したポリシリコン層をＣＶＤ法にて全面に成膜
した後、かかるポリシリコン層をパターニングすること
によって、第１のゲート絶縁膜２１上に第１のゲート電
極２２を形成する。同時に、第１のゲート電極２２から
延在する第１のワード線２３を絶縁膜１５上に形成す
る。こうして、図３の（Ｃ）に示す構造を得ることがで
きる。
【００３２】［工程−１５０］その後、全面に層間膜１
６を形成し、半導体基板１０と支持基板１７とを層間膜
１６を介して張り合わせる。実施の形態１においては、
層間膜１６を、下からＳｉＯ2膜、ポリシリコン膜の２
層構成とする。具体的には、ＳｉＯ2膜を全面にＣＶＤ
法にて成膜し、次いで、ポリシリコン膜を全面にＣＶＤ
法にて成膜し、ポリシリコン膜の頂面を平坦化する（図
４の（Ａ）参照）。そして、半導体基板１０と支持基板
１７とを、層間膜１６を介して張り合わせる（図４の
（Ｂ）参照）。張り合わせ条件として、酸素ガス雰囲気
中で、１１００゜Ｃ、３０分を例示することができる。
【００３３】次に、半導体基板１０を裏面から研削、研
磨する。具体的には、半導体層に研削ダメージが残らな
いように、絶縁膜１５の底部１５Ａの上方に半導体基板
１０が数μｍ残されるまで、先ず、例えばダイヤモンド
砥粒を用いて半導体基板１０を裏面から機械的に研削す
る。その後、絶縁膜１５の底面１５Ａが露出するまで、
半導体基板１０を選択的に化学的・機械的研磨法（ＣＭ
Ｐ法）にて研磨する。絶縁膜１５が研磨ストップ層とし
て機能し、絶縁膜１５の間に、半導体基板１０の残部
（研磨残り）である半導体層１０ＢがＳＯＩ層として残
される（図５の（Ａ）参照）。
【００３４】［工程−１６０］その後、半導体層１０Ｂ
の表面に熱酸化法にて犠牲酸化膜を形成し、イオン注入
用マスクをレジスト材料から形成し、閾値電圧制御のた
めに半導体層１０Ｂにイオン注入を行う。そして、犠牲
酸化膜をフッ酸を用いて除去する。絶縁膜１５の厚さが
十分厚いので、犠牲酸化膜を除去したとき絶縁膜１５も
エッチングされるが、残された絶縁膜１５の厚さは十分
に厚い。従って、第１のワード線と第２のワード線が対
向する部分における寄生容量の増大を回避することがで
きる。
【００３５】次に、熱酸化法、あるいは熱酸化法と熱窒
化法との組合せによって、露出した半導体層１０Ｂの表
面に第２のゲート絶縁膜２４を形成する（図５の（Ｂ）
参照）。そして、不純物を含有したポリシリコン層をＣ
ＶＤ法にて全面に成膜した後、かかるポリシリコン層を
パターニングすることによって、第２のゲート絶縁膜２
４上に第２のゲート電極２５を形成する。同時に、第２
のゲート電極２５から延在する第２のワード線２６を絶
縁膜１５上に形成する。こうして、図６の（Ａ）に示す
構造を得ることができる。
【００３６】［工程−１７０］次に、公知の方法に基づ
き、ＭＯＳ−ＦＥＴを完成させる。具体的には、半導体
層１０Ｂにイオン注入を行い、半導体層１０Ｂの厚さ方
向全体に亙って半導体層１０Ｂにソース／ドレイン領域
２７を形成する。そして、全面に層間絶縁層２８をＣＶ
Ｄ法にて成膜し、ソース／ドレイン領域２７の上方の層
間絶縁層２８に開口部を形成し、かかる開口部内を含む
層間絶縁層２８上に配線材料層を形成した後、配線材料
層をパターニングすることによって、配線２９を層間絶
縁層２８上に設ける。こうして、図６の（Ｂ）に示す構
造を有する半導体装置を完成させることができる。
【００３７】（実施の形態２）実施の形態２は、本発明
の第２の態様に係る半導体装置の製造方法に関する。即
ち、半導体基板をエッチングして半導体基板に凸部及び
凹部を形成し、凹部に選択酸化法（ＬＯＣＯＳ法）に基
づき酸化層を形成する工程を含む。以下、半導体基板等
の模式的な一部断面図である図７〜図１１を参照して、
実施の形態２の半導体装置の製造方法を説明する。尚、
図７〜図１１は、ゲート電極の長さ方向に沿ってシリコ
ン半導体基板等を切断したときのシリコン半導体基板等
の模式的な一部断面図である。
【００３８】［工程−２００］先ず、実施の形態１の
［工程−１００］と同様の工程に基づき、シリコン半導
体基板から成る半導体基板１０の表面に、パターニング
されたマスク層１３を形成し、マスク層１３をエッチン
グ用マスクとして用いて、半導体基板１０をエッチング
し、マスク層１３にて被覆された半導体基板の部分（凸
部１０Ａ）と、エッチングされた半導体基板の部分との
間に段差を設ける。こうして、図２の（Ａ）に示したと
同様の構造を得ることができる。
【００３９】［工程−２１０］次いで、エッチングされ
た半導体基板１０の部分の表面を選択的に酸化し、酸化
層１８を形成する（図７の（Ａ）参照）。酸化層１８の
厚さは約０．２μｍとすればよい。尚、酸化層１８の膜
厚は、ＳＯＩ型半導体装置の素子分離特性に影響を与え
るものではないので、従来のＬＯＣＯＳ構造を有する素
子分離領域の厚さ（０．４μｍ前後）よりも薄くするこ
とができる。従って、酸化層１８の形成に伴う半導体層
の寸法変換差を比較的小さくすることができる。また、
半導体層の厚さを薄くすることができる。
【００４０】尚、第１のワード線と第２のワード線が対
向する部分における寄生容量を一層低減させるために
は、酸化層１８の厚さを厚くする必要がある。このよう
な場合には、［工程−２１０］の実行の前に、ＳｉＮ層
をＣＶＤ法にて全面に堆積させ、かかるＳｉＮ層をＲＩ
Ｅ法にてエッチングすることによって、マスク層１３の
側壁にサイドウオールを形成すればよい。このようにサ
イドウオールを形成することによって、半導体基板１０
の凸部１０Ａの側壁の酸化を防止することができる結
果、寸法変換差を小さくすることができる。
【００４１】［工程−２２０］その後、マスク層１３を
除去する。具体的には、熱リン酸を用いた湿式エッチン
グによって窒化膜１２を除去した後、フッ酸を用いた湿
式エッチングによってパッド酸化膜１１を除去する。こ
うして、図７の（Ｂ）に示す構造を得ることができる。
半導体基板１０の凸部１０Ａは、酸化層１８に囲まれた
状態にある。酸化層１８の厚さを約０．２μｍとしたと
き、半導体基板１０の凸部１０Ａの頂面から酸化層１８
の底面１８Ａまでの垂直方向に沿った距離（長さ）は、
約０．１μｍとなり、かかる距離（長さ）が後に形成さ
れる半導体層１０Ｂの厚さに相当する。
【００４２】［工程−２３０］次に、熱酸化法あるいは
熱酸化法と熱窒化法との組合せによって、露出した半導
体基板１０（凸部１０Ａ）の表面に第１のゲート絶縁膜
２１を形成する（図８の（Ａ）参照）。そして、不純物
を含有したポリシリコン層をＣＶＤ法にて全面に成膜し
た後、かかるポリシリコン層をパターニングすることに
よって、第１のゲート絶縁膜２１上に第１のゲート電極
２２を形成する。同時に、第１のゲート電極２２から延
在する第１のワード線２３を酸化層１８上に形成する。
こうして、図８の（Ｂ）に示す構造を得ることができ
る。
【００４３】［工程−２４０］その後、全面に層間膜１
６を形成し、半導体基板１０と支持基板１７とを層間膜
１６を介して張り合わせる。実施の形態２においても、
層間膜１６を、下からＳｉＯ2膜、ポリシリコン膜の２
層構成とした。具体的には、ＳｉＯ2膜を全面にＣＶＤ
法にて成膜し、次いで、ポリシリコン膜を全面にＣＶＤ
法にて成膜し、ポリシリコン膜の頂面を平坦化する（図
９の（Ａ）参照）。そして、半導体基板１０と支持基板
１７とを、層間膜１６を介して張り合わせる（図９の
（Ｂ）参照）。張り合わせ条件として、酸素ガス雰囲気
中で、１１００゜Ｃ、３０分を例示することができる。
【００４４】次に、半導体基板１０を裏面から研削、研
磨する。具体的には、半導体層に研削ダメージが残らな
いように、酸化層１８の底面１８Ａの上方に半導体基板
１０が数μｍ残されるまで、先ず、例えばダイヤモンド
砥粒を用いて半導体基板１０を裏面から機械的に研削す
る。その後、酸化層１８の底面１８Ａが露出するまで、
半導体基板１０を選択的に化学的・機械的研磨法（ＣＭ
Ｐ法）にて研磨する。酸化層１８が研磨ストップ層とし
て機能し、酸化層１８の間に、半導体基板１０の残部
（研磨残り）である半導体層１０ＢがＳＯＩ層として残
される（図１０の（Ａ）参照）。
【００４５】［工程−２５０］その後、半導体層１０Ｂ
の表面に熱酸化法にて犠牲酸化膜を形成し、イオン注入
用マスクをレジスト材料から形成し、閾値電圧制御のた
めに半導体層１０Ｂにイオン注入を行う。そして、犠牲
酸化膜をフッ酸を用いて除去する。酸化層１８の厚さが
十分厚いので、犠牲酸化膜を除去したとき酸化層１８も
エッチングされるが、残された酸化層１８の厚さは十分
に厚い。従って、第１のワード線と第２のワード線が対
向する部分における寄生容量の増大を回避することがで
きる。
【００４６】次に、熱酸化法、あるいは熱酸化法と熱窒
化法との組合せによって、露出した半導体層１０Ｂの表
面に第２のゲート絶縁膜２４を形成する（図１０の
（Ｂ）参照）。そして、不純物を含有したポリシリコン
層をＣＶＤ法にて全面に成膜した後、かかるポリシリコ
ン層をパターニングすることによって、第２のゲート絶
縁膜２４上に第２のゲート電極２５を形成する。同時
に、第２のゲート電極２５から延在する第２のワード線
２６を酸化層１８上に形成する。こうして、図１１に示
す構造を得ることができる。
【００４７】［工程−２６０］次に、実施の形態１の
［工程−１７０］と同様の工程によって、ＭＯＳ−ＦＥ
Ｔを完成させる。
【００４８】以上、本発明を、発明の実施の形態に基づ
き説明したが、本発明はこれらに限定されるものではな
い。発明の実施の形態にて説明した各種の製造条件、半
導体装置の構造は例示であり、適宜、設計変更すること
ができる。半導体層の厚さも例示であり、半導体装置の
デザイン・ルールに依存して、適宜、設計変更すること
ができる。
【００４９】
【発明の効果】本発明の第１若しくは第２の態様に係る
半導体装置の製造方法においては、十分な厚さの絶縁膜
あるいは酸化層を確保することができ、第１のワード線
と第２のワード線が対向する部分における寄生容量の増
大を回避することができる。本発明の第１の態様に係る
半導体装置の製造方法においては、半導体基板に設けら
れた段差の高さによって半導体層の厚さが規定されるの
で、半導体層の厚さの設計自由度が高く、しかも、薄い
半導体層を容易に形成することができる。本発明の第２
の態様に係る半導体装置の製造方法においては、酸化層
の膜厚を薄くすることができるので、酸化層の形成に伴
う半導体層の寸法変換差を比較的小さくすることができ
るし、半導体基板に段差を設け、エッチングされた半導
体基板の部分の表面を選択的に酸化することによって酸
化層を形成するので、半導体層を薄くすることができ
る。また、第２のゲート電極や第２のワード線を平坦な
半導体層上及び絶縁膜あるいは酸化層上に形成すればよ
いので、第２のゲート電極や第２のワード線の微細加工
に影響を与えないような製造プロセスの提供が可能とな
る。以上の結果として、第１のワード線と第２のワード
線との間の寄生容量の低減を図ることができ、半導体装
置の動作速度の高速化、低消費電力化、集積度の更なる
向上を達成することが可能となる。
【図面の簡単な説明】
【図１】発明の実施の形態１の半導体装置の製造方法を
説明するための、半導体基板等の模式的な一部断面図で
ある。
【図２】図１に引き続き、発明の実施の形態１の半導体
装置の製造方法を説明するための、半導体基板等の模式
的な一部断面図である。
【図３】図２に引き続き、発明の実施の形態１の半導体
装置の製造方法を説明するための、半導体基板等の模式
的な一部断面図である。
【図４】図３に引き続き、発明の実施の形態１の半導体
装置の製造方法を説明するための、半導体基板等の模式
的な一部断面図である。
【図５】図４に引き続き、発明の実施の形態１の半導体
装置の製造方法を説明するための、半導体基板等の模式
的な一部断面図である。
【図６】図５に引き続き、発明の実施の形態１の半導体
装置の製造方法を説明するための、半導体基板等の模式
的な一部断面図である。
【図７】発明の実施の形態２の半導体装置の製造方法を
説明するための、半導体基板等の模式的な一部断面図で
ある。
【図８】図７に引き続き、発明の実施の形態２の半導体
装置の製造方法を説明するための、半導体基板等の模式
的な一部断面図である。
【図９】図８に引き続き、発明の実施の形態２の半導体
装置の製造方法を説明するための、半導体基板等の模式
的な一部断面図である。
【図１０】図９に引き続き、発明の実施の形態２の半導
体装置の製造方法を説明するための、半導体基板等の模
式的な一部断面図である。
【図１１】図１０に引き続き、発明の実施の形態２の半
導体装置の製造方法を説明するための、半導体基板等の
模式的な一部断面図である。
【図１２】従来の半導体装置の製造方法を説明するため
の、半導体基板等の模式的な一部断面図である。
【図１３】図１２に引き続き、従来の半導体装置の製造
方法を説明するための、半導体基板等の模式的な一部断
面図である。
【図１４】図１３に引き続き、従来の半導体装置の製造
方法を説明するための、半導体基板等の模式的な一部断
面図である。
【図１５】図１４に引き続き、従来の半導体装置の製造
方法を説明するための、半導体基板等の模式的な一部断
面図である。
【符号の説明】
１０・・・半導体基板、１０Ａ・・・半導体基板の凸
部、１０Ｂ・・・半導体層、１１・・・パッド酸化膜、
１２・・・窒化膜、１３・・・マスク層、１４・・・マ
スク、１５・・・絶縁膜、１６・・・層間膜、１７・・
・支持基板、１８・・・酸化層、２１・・・第１のゲー
ト絶縁膜、２２・・・第１のゲート電極、２３・・・第
１のワード線、２４・・・第２のゲート絶縁膜、２５・
・・第２のゲート電極、２６・・・第２のワード線、２
７・・・ソース／ドレイン領域、２８・・・層間絶縁
層、２９・・・配線

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】（イ）半導体基板の表面に、パターニング
    されたマスク層を形成する工程と、 （ロ）マスク層をエッチング用マスクとして用いて、半
    導体基板をエッチングし、マスク層にて被覆された半導
    体基板の部分と、エッチングされた半導体基板の部分と
    の間に段差を設ける工程と、 （ハ）全面に絶縁膜を形成した後、該絶縁膜を平坦化
    し、エッチングされた半導体基板の部分の表面を絶縁膜
    で被覆する工程と、 （ニ）マスク層を除去した後、露出した半導体基板の表
    面に第１のゲート絶縁膜を形成し、次いで、第１のゲー
    ト絶縁膜上に第１のゲート電極を形成し、同時に、第１
    のゲート電極から延在する第１のワード線を絶縁膜上に
    形成する工程と、 （ホ）全面に層間膜を形成した後、半導体基板と支持基
    板とを該層間膜を介して張り合わせる工程と、 （ヘ）半導体基板を裏面から研磨し、絶縁膜の底面を露
    出させ、絶縁膜の間に半導体基板の研磨残りである半導
    体層を残す工程と、 （ト）露出した半導体層の表面に第２のゲート絶縁膜を
    形成し、次いで、第２のゲート絶縁膜上に第２のゲート
    電極を形成し、同時に、第２のゲート電極から延在する
    第２のワード線を絶縁膜上に形成する工程、を具備する
    ことを特徴とする半導体装置の製造方法。
  2. 【請求項２】マスク層は、下からシリコン酸化膜及びシ
    リコン窒化膜の２層構成であることを特徴とする請求項
    １に記載の半導体装置の製造方法。
  3. 【請求項３】絶縁膜はシリコン酸化膜であり、化学的気
    相成長法に基づき形成することを特徴とする請求項１に
    記載の半導体装置の製造方法。
  4. 【請求項４】（イ）半導体基板の表面に、パターニング
    されたマスク層を形成する工程と、 （ロ）マスク層をエッチング用マスクとして用いて、半
    導体基板をエッチングし、マスク層にて被覆された半導
    体基板の部分と、エッチングされた半導体基板の部分と
    の間に段差を設ける工程と、 （ハ）エッチングされた半導体基板の部分の表面を選択
    的に酸化し、酸化層を形成する工程と、 （ニ）マスク層を除去した後、露出した半導体基板の表
    面に第１のゲート絶縁膜を形成し、次いで、第１のゲー
    ト絶縁膜上に第１のゲート電極を形成し、同時に、第１
    のゲート電極から延在する第１のワード線を酸化層上に
    形成する工程と、 （ホ）全面に層間膜を形成した後、半導体基板と支持基
    板とを該層間膜を介して張り合わせる工程と、 （ヘ）半導体基板を裏面から研削、研磨し、酸化層の底
    面を露出させ、酸化層の間に半導体基板の研磨残りであ
    る半導体層を残す工程と、 （ト）露出した半導体層の表面に第２のゲート絶縁膜を
    形成し、次いで、第２のゲート絶縁膜上に第２のゲート
    電極を形成し、同時に、第２のゲート電極から延在する
    第２のワード線を酸化層上に形成する工程、を具備する
    ことを特徴とする半導体装置の製造方法。
  5. 【請求項５】マスク層は、下からシリコン酸化膜及びシ
    リコン窒化膜の２層構成であることを特徴とする請求項
    ４に記載の半導体装置の製造方法。
  6. 【請求項６】酸化層は、エッチングされた半導体基板の
    部分の表面を選択的に熱酸化することによって形成する
    ことを特徴とする請求項４に記載の半導体装置の製造方
    法。
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