JP2000106441A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Abstract
(57)【要約】
【課題】絶縁膜を介して対向するワード線の部分におけ
る寄生容量が増大することの無い半導体装置の製造方法
を提供する。 【解決手段】半導体装置の製造方法は、(1)半導体基
板10の表面に凹部と凸部10Aを設け、凹部を絶縁膜
15で埋め込み、(2)半導体基板10の表面に第1の
ゲート絶縁膜21を形成し、(3)第1のゲート絶縁膜
21上に第1のゲート電極22を形成し、同時に、第1
のワード線23を絶縁膜15上に形成し、(4)半導体
基板10と支持基板17とを張り合わせて半導体基板1
0を裏面から研磨し、絶縁膜15の底面15Aを露出さ
せ、絶縁膜15の間に半導体層10Bを残し、(5)半
導体層10Bの表面に第2のゲート絶縁膜24を形成
し、次いで、(6)第2のゲート絶縁膜24上に第2の
ゲート電極25を形成し、同時に、第2のワード線26
を絶縁膜15上に形成する各工程を具備する。
る寄生容量が増大することの無い半導体装置の製造方法
を提供する。 【解決手段】半導体装置の製造方法は、(1)半導体基
板10の表面に凹部と凸部10Aを設け、凹部を絶縁膜
15で埋め込み、(2)半導体基板10の表面に第1の
ゲート絶縁膜21を形成し、(3)第1のゲート絶縁膜
21上に第1のゲート電極22を形成し、同時に、第1
のワード線23を絶縁膜15上に形成し、(4)半導体
基板10と支持基板17とを張り合わせて半導体基板1
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せ、絶縁膜15の間に半導体層10Bを残し、(5)半
導体層10Bの表面に第2のゲート絶縁膜24を形成
し、次いで、(6)第2のゲート絶縁膜24上に第2の
ゲート電極25を形成し、同時に、第2のワード線26
を絶縁膜15上に形成する各工程を具備する。
Description
【0001】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、より詳しくは、チャネル形成領域の上下に
ゲート電極が形成された構造を有する半導体装置の製造
方法に関する。
方法に関し、より詳しくは、チャネル形成領域の上下に
ゲート電極が形成された構造を有する半導体装置の製造
方法に関する。
【0002】
【従来の技術】絶縁層上に形成された半導体層に半導体
装置を設けることによって、半導体装置同士の完全な分
離を容易に達成することができ、しかも、ソフトエラー
やCMOSトランジスタに特有のラッチアップ現象の発
生を抑制できることが知られている。尚、絶縁層上に形
成された半導体層(便宜上、SOI層と呼ぶ)に設けら
れた半導体装置をSOI(Silicon-On-Insulator)型半
導体装置と呼ぶ。そして、比較的早くから、例えばシリ
コンから成る厚さ約0.5μmの半導体層にSOI型半
導体装置(例えばCMOSトランジスタ)を形成するこ
とによって、半導体装置の高速性、高信頼性が達成でき
るかの検討が進められている。
装置を設けることによって、半導体装置同士の完全な分
離を容易に達成することができ、しかも、ソフトエラー
やCMOSトランジスタに特有のラッチアップ現象の発
生を抑制できることが知られている。尚、絶縁層上に形
成された半導体層(便宜上、SOI層と呼ぶ)に設けら
れた半導体装置をSOI(Silicon-On-Insulator)型半
導体装置と呼ぶ。そして、比較的早くから、例えばシリ
コンから成る厚さ約0.5μmの半導体層にSOI型半
導体装置(例えばCMOSトランジスタ)を形成するこ
とによって、半導体装置の高速性、高信頼性が達成でき
るかの検討が進められている。
【0003】近年、半導体層の厚さを100nmあるい
はそれ以下とし、半導体層の厚さ方向の全領域に亙って
ソース/ドレイン領域を設け、しかも、ゲート電極の下
方の半導体層の部分の不純物濃度を比較的低濃度に制御
することによって、かかる半導体層の部分全体が空乏化
するような状態にすると、短チャネル効果の抑制や半導
体装置の電流駆動能力の向上を図ることができ、また、
低電源電圧下での半導体装置の高速動作が可能となり、
低消費電力化を実現できることが判ってきた。
はそれ以下とし、半導体層の厚さ方向の全領域に亙って
ソース/ドレイン領域を設け、しかも、ゲート電極の下
方の半導体層の部分の不純物濃度を比較的低濃度に制御
することによって、かかる半導体層の部分全体が空乏化
するような状態にすると、短チャネル効果の抑制や半導
体装置の電流駆動能力の向上を図ることができ、また、
低電源電圧下での半導体装置の高速動作が可能となり、
低消費電力化を実現できることが判ってきた。
【0004】例えば、MOS型電界効果型トランジスタ
(MOS−FETと略称する場合がある)を作製する場
合、チャネル形成領域の上下にゲート電極を形成するこ
とによって、短チャネル効果の抑制、閾値電圧(Vth)
やスイングの抑制だけでなく、X−MOS(チャネル形
成領域の上下に形成されたゲート電極を同時に動作させ
ることが可能なMOS−FET)を作製することもでき
る。
(MOS−FETと略称する場合がある)を作製する場
合、チャネル形成領域の上下にゲート電極を形成するこ
とによって、短チャネル効果の抑制、閾値電圧(Vth)
やスイングの抑制だけでなく、X−MOS(チャネル形
成領域の上下に形成されたゲート電極を同時に動作させ
ることが可能なMOS−FET)を作製することもでき
る。
【0005】絶縁層上に半導体層を形成する技術とし
て、SIMOX(Separation by IMplanted OXygen)技
術、あるいは、所謂、基板張り合わせ技術が知られてい
るが、これらの方法には一長一短がある。即ち、SIM
OX法は、SOI層の膜厚均一性に優れているものの、
絶縁層と半導体層との界面の平坦性が余り良くないとい
った欠点を有する。一方、基板張り合わせ法は、絶縁層
と半導体層との界面の特性は優れているものの、特に薄
い半導体層を均一に形成することが困難であるといった
問題を有する。
て、SIMOX(Separation by IMplanted OXygen)技
術、あるいは、所謂、基板張り合わせ技術が知られてい
るが、これらの方法には一長一短がある。即ち、SIM
OX法は、SOI層の膜厚均一性に優れているものの、
絶縁層と半導体層との界面の平坦性が余り良くないとい
った欠点を有する。一方、基板張り合わせ法は、絶縁層
と半導体層との界面の特性は優れているものの、特に薄
い半導体層を均一に形成することが困難であるといった
問題を有する。
【0006】以下、図12〜図15を参照して、従来の
基板張り合わせ法に基づく、チャネル形成領域の上下に
ゲート電極が形成された構造を有する半導体装置の製造
方法を説明する。尚、図12〜図15は、ゲート電極の
長さ方向に沿ってシリコン半導体基板等を切断したとき
のシリコン半導体基板等の模式的な一部断面図である。
基板張り合わせ法に基づく、チャネル形成領域の上下に
ゲート電極が形成された構造を有する半導体装置の製造
方法を説明する。尚、図12〜図15は、ゲート電極の
長さ方向に沿ってシリコン半導体基板等を切断したとき
のシリコン半導体基板等の模式的な一部断面図である。
【0007】[工程−10]先ず、リソグラフィ技術及
びエッチングに基づき、シリコン半導体基板から成る半
導体基板10に凸部10Aを形成する。次いで、SiO
2から成る厚さ50nm程度の第1の絶縁膜121を公
知のCVD法に基づき全面に形成する。次いで、全面
に、公知のCVD法に基づき不純物を含有したポリシリ
コン層を成膜した後、ポリシリコン層をパターニングす
ることによって、半導体基板10の凸部10Aの上に第
1のゲート電極122を形成する。同時に、第1の絶縁
膜121上に第1のゲート電極122から延在する第1
のワード線123を形成する。この状態を図12の
(A)に示す。半導体基板10の凸部10A表面に形成
された第1の絶縁膜121は、第1のゲート絶縁膜とし
ても機能する。
びエッチングに基づき、シリコン半導体基板から成る半
導体基板10に凸部10Aを形成する。次いで、SiO
2から成る厚さ50nm程度の第1の絶縁膜121を公
知のCVD法に基づき全面に形成する。次いで、全面
に、公知のCVD法に基づき不純物を含有したポリシリ
コン層を成膜した後、ポリシリコン層をパターニングす
ることによって、半導体基板10の凸部10Aの上に第
1のゲート電極122を形成する。同時に、第1の絶縁
膜121上に第1のゲート電極122から延在する第1
のワード線123を形成する。この状態を図12の
(A)に示す。半導体基板10の凸部10A表面に形成
された第1の絶縁膜121は、第1のゲート絶縁膜とし
ても機能する。
【0008】[工程−20]その後、全面に層間膜16
をCVD法にて成膜した後、層間膜16の頂面を平坦化
する(図12の(B)参照)。層間膜16は、例えば、
下からSiO2膜、ポリシリコン膜の2層構成とするこ
とができる。そして、半導体基板10と支持基板17と
を、層間膜16を介して張り合わせる(図13の(A)
参照)。張り合わせ条件として、酸素ガス雰囲気中で、
1100゜C、30分を例示することができる。
をCVD法にて成膜した後、層間膜16の頂面を平坦化
する(図12の(B)参照)。層間膜16は、例えば、
下からSiO2膜、ポリシリコン膜の2層構成とするこ
とができる。そして、半導体基板10と支持基板17と
を、層間膜16を介して張り合わせる(図13の(A)
参照)。張り合わせ条件として、酸素ガス雰囲気中で、
1100゜C、30分を例示することができる。
【0009】[工程−30]次いで、半導体基板10を
裏面から研削、研磨する。具体的には、半導体層に研削
ダメージが残らないように、第1の絶縁膜121の上方
に半導体基板10が数μm残されるまで、先ず、例えば
ダイヤモンド砥粒を用いて半導体基板10を裏面から機
械的に研削する(図13の(B)参照)。その後、第1
の絶縁膜121の底面121Aが露出するまで、半導体
基板10を選択的に化学的・機械的研磨法(CMP法)
にて研磨する。第1の絶縁膜121が研磨ストップ層と
して機能し、半導体基板10の残部である半導体層10
BがSOI層として残される(図14の(A)参照)。
裏面から研削、研磨する。具体的には、半導体層に研削
ダメージが残らないように、第1の絶縁膜121の上方
に半導体基板10が数μm残されるまで、先ず、例えば
ダイヤモンド砥粒を用いて半導体基板10を裏面から機
械的に研削する(図13の(B)参照)。その後、第1
の絶縁膜121の底面121Aが露出するまで、半導体
基板10を選択的に化学的・機械的研磨法(CMP法)
にて研磨する。第1の絶縁膜121が研磨ストップ層と
して機能し、半導体基板10の残部である半導体層10
BがSOI層として残される(図14の(A)参照)。
【0010】[工程−40]その後、半導体層10Bの
表面に熱酸化法にて犠牲酸化膜を形成し、イオン注入用
マスクをレジスト材料から形成し、閾値電圧制御のため
に半導体層10Bにイオン注入を行う。そして、犠牲酸
化膜をフッ酸を用いて除去する。この状態を、図14の
(B)に示す。
表面に熱酸化法にて犠牲酸化膜を形成し、イオン注入用
マスクをレジスト材料から形成し、閾値電圧制御のため
に半導体層10Bにイオン注入を行う。そして、犠牲酸
化膜をフッ酸を用いて除去する。この状態を、図14の
(B)に示す。
【0011】[工程−50]次いで、半導体層10Bの
表面に熱酸化法にて第2の絶縁膜(第2のゲート絶縁膜
124)を形成する。そして、全面に、公知のCVD法
に基づき不純物を含有したポリシリコン層を成膜した
後、ポリシリコン層をパターニングすることによって、
半導体層10B上に第2のゲート絶縁膜124を介して
第2のゲート電極125を形成する。同時に、第1の絶
縁膜121上に第2のゲート電極125から延在する第
2のワード線126を形成する。この状態を図15に示
す。
表面に熱酸化法にて第2の絶縁膜(第2のゲート絶縁膜
124)を形成する。そして、全面に、公知のCVD法
に基づき不純物を含有したポリシリコン層を成膜した
後、ポリシリコン層をパターニングすることによって、
半導体層10B上に第2のゲート絶縁膜124を介して
第2のゲート電極125を形成する。同時に、第1の絶
縁膜121上に第2のゲート電極125から延在する第
2のワード線126を形成する。この状態を図15に示
す。
【0012】このようにして作製された半導体装置は、
半導体層10Bの下側に半導体装置の構成要素が形成さ
れた構造を有するので、一層集積度を向上させることが
可能となるし、半導体基板10に設けられた凸部10A
の高さによって半導体層10Bの厚さを規定することが
できるので、半導体層10Bの厚さを比較的自由に設定
することができる。
半導体層10Bの下側に半導体装置の構成要素が形成さ
れた構造を有するので、一層集積度を向上させることが
可能となるし、半導体基板10に設けられた凸部10A
の高さによって半導体層10Bの厚さを規定することが
できるので、半導体層10Bの厚さを比較的自由に設定
することができる。
【0013】
【発明が解決しようとする課題】上述した工程により作
製される半導体装置においては、第1のゲート電極12
2の延在部である第1のワード線123と、第2のゲー
ト電極125の延在部である第2のワード線126と
は、第1の絶縁膜121を介して対向している。通常、
成膜時の第1の絶縁膜121の膜厚t0(図14の
(A)参照)は50nm程度である。ところが、[工程
−40]において、半導体層10Bの表面に犠牲酸化膜
を形成し、イオンを注入した後、この犠牲酸化膜をフッ
酸を用いて除去する。その結果、第1の絶縁膜121の
膜厚t1(図14(B)参照)は10nm程度まで薄く
なってしまう。
製される半導体装置においては、第1のゲート電極12
2の延在部である第1のワード線123と、第2のゲー
ト電極125の延在部である第2のワード線126と
は、第1の絶縁膜121を介して対向している。通常、
成膜時の第1の絶縁膜121の膜厚t0(図14の
(A)参照)は50nm程度である。ところが、[工程
−40]において、半導体層10Bの表面に犠牲酸化膜
を形成し、イオンを注入した後、この犠牲酸化膜をフッ
酸を用いて除去する。その結果、第1の絶縁膜121の
膜厚t1(図14(B)参照)は10nm程度まで薄く
なってしまう。
【0014】このように第1の絶縁膜121の膜厚が薄
くなると、第1のワード線123と第2のワード線12
6が対向する部分における寄生容量が増大し、半導体装
置の動作速度が低下するといった問題が生じる。
くなると、第1のワード線123と第2のワード線12
6が対向する部分における寄生容量が増大し、半導体装
置の動作速度が低下するといった問題が生じる。
【0015】上述の半導体装置の作製方法においては
[工程−10]にて半導体基板10に凸部10Aを形成
したが、その代わりに、選択酸化法(LOCOS法)に
て酸化層をシリコン半導体基板の表面領域に形成した
後、基板張り合わせ法に基づき、酸化層で囲まれたシリ
コン半導体基板の領域を半導体層として残す方法もあ
る。しかしながら、この方法では、選択酸化法にて厚い
酸化層が形成されるが、かかる酸化層を形成するときの
寸法変換差が大きいといった問題があり、更には、酸化
層の形成に起因して最終的に形成される半導体層にスト
レスが生じる結果、半導体層に欠陥が発生し易いという
問題もある。SOI型半導体装置が、一層微細化の進む
次世代以降のLSIに採用されようとしているにも拘わ
らず、寸法変換差が大きいことは、特に大きな問題であ
る。また、酸化層の厚さによって半導体層の厚さが決定
されるので、薄い半導体層を形成することが困難な場合
が多い。
[工程−10]にて半導体基板10に凸部10Aを形成
したが、その代わりに、選択酸化法(LOCOS法)に
て酸化層をシリコン半導体基板の表面領域に形成した
後、基板張り合わせ法に基づき、酸化層で囲まれたシリ
コン半導体基板の領域を半導体層として残す方法もあ
る。しかしながら、この方法では、選択酸化法にて厚い
酸化層が形成されるが、かかる酸化層を形成するときの
寸法変換差が大きいといった問題があり、更には、酸化
層の形成に起因して最終的に形成される半導体層にスト
レスが生じる結果、半導体層に欠陥が発生し易いという
問題もある。SOI型半導体装置が、一層微細化の進む
次世代以降のLSIに採用されようとしているにも拘わ
らず、寸法変換差が大きいことは、特に大きな問題であ
る。また、酸化層の厚さによって半導体層の厚さが決定
されるので、薄い半導体層を形成することが困難な場合
が多い。
【0016】従って、本発明の第1の目的は、チャネル
形成領域の上下にゲート電極が形成され、各ゲート電極
の延在部であるワード線が絶縁膜を介して対向する構造
を有する半導体装置において、対向するワード線の部分
における寄生容量が増大する結果、半導体装置の動作速
度が低下するといった問題を解消することを可能とする
半導体装置の製造方法を提供することにある。
形成領域の上下にゲート電極が形成され、各ゲート電極
の延在部であるワード線が絶縁膜を介して対向する構造
を有する半導体装置において、対向するワード線の部分
における寄生容量が増大する結果、半導体装置の動作速
度が低下するといった問題を解消することを可能とする
半導体装置の製造方法を提供することにある。
【0017】本発明の第2の目的は、チャネル形成領域
の上下にゲート電極が形成され、各ゲート電極の延在部
であるワード線が絶縁膜を介して対向する構造を有する
半導体装置において、選択酸化法に基づき酸化層を形成
するときの寸法変換差が大きいといった問題を解消する
ことを可能とする半導体装置の製造方法を提供すること
にある。
の上下にゲート電極が形成され、各ゲート電極の延在部
であるワード線が絶縁膜を介して対向する構造を有する
半導体装置において、選択酸化法に基づき酸化層を形成
するときの寸法変換差が大きいといった問題を解消する
ことを可能とする半導体装置の製造方法を提供すること
にある。
【0018】
【課題を解決するための手段】上記の目的を達成するた
めの本発明の第1の態様に係る半導体装置の製造方法
は、(イ)半導体基板の表面に、パターニングされたマ
スク層を形成する工程と、(ロ)マスク層をエッチング
用マスクとして用いて、半導体基板をエッチングし、マ
スク層にて被覆された半導体基板の部分と、エッチング
された半導体基板の部分との間に段差を設ける工程と、
(ハ)全面に絶縁膜を形成した後、該絶縁膜を平坦化
し、エッチングされた半導体基板の部分の表面を絶縁膜
で被覆する工程と、(ニ)マスク層を除去した後、露出
した半導体基板の表面に第1のゲート絶縁膜を形成し、
次いで、第1のゲート絶縁膜上に第1のゲート電極を形
成し、同時に、第1のゲート電極から延在する第1のワ
ード線を絶縁膜上に形成する工程と、(ホ)全面に層間
膜を形成した後、半導体基板と支持基板とを該層間膜を
介して張り合わせる工程と、(ヘ)半導体基板を裏面か
ら研磨し、絶縁膜の底面を露出させ、絶縁膜の間に半導
体基板の研磨残りである半導体層を残す工程と、(ト)
露出した半導体層の表面に第2のゲート絶縁膜を形成
し、次いで、第2のゲート絶縁膜上に第2のゲート電極
を形成し、同時に、第2のゲート電極から延在する第2
のワード線を絶縁膜上に形成する工程、を具備すること
を特徴とする。
めの本発明の第1の態様に係る半導体装置の製造方法
は、(イ)半導体基板の表面に、パターニングされたマ
スク層を形成する工程と、(ロ)マスク層をエッチング
用マスクとして用いて、半導体基板をエッチングし、マ
スク層にて被覆された半導体基板の部分と、エッチング
された半導体基板の部分との間に段差を設ける工程と、
(ハ)全面に絶縁膜を形成した後、該絶縁膜を平坦化
し、エッチングされた半導体基板の部分の表面を絶縁膜
で被覆する工程と、(ニ)マスク層を除去した後、露出
した半導体基板の表面に第1のゲート絶縁膜を形成し、
次いで、第1のゲート絶縁膜上に第1のゲート電極を形
成し、同時に、第1のゲート電極から延在する第1のワ
ード線を絶縁膜上に形成する工程と、(ホ)全面に層間
膜を形成した後、半導体基板と支持基板とを該層間膜を
介して張り合わせる工程と、(ヘ)半導体基板を裏面か
ら研磨し、絶縁膜の底面を露出させ、絶縁膜の間に半導
体基板の研磨残りである半導体層を残す工程と、(ト)
露出した半導体層の表面に第2のゲート絶縁膜を形成
し、次いで、第2のゲート絶縁膜上に第2のゲート電極
を形成し、同時に、第2のゲート電極から延在する第2
のワード線を絶縁膜上に形成する工程、を具備すること
を特徴とする。
【0019】本発明の第1の態様に係る半導体装置の製
造方法においては、マスク層を、下からシリコン酸化膜
(SiO2膜)及びシリコン窒化膜(SiN膜)の2層
構成とすることが好ましい。また、絶縁膜はシリコン酸
化膜(SiO2膜)であり、化学的気相成長法(CVD
法)に基づき形成することが望ましい。
造方法においては、マスク層を、下からシリコン酸化膜
(SiO2膜)及びシリコン窒化膜(SiN膜)の2層
構成とすることが好ましい。また、絶縁膜はシリコン酸
化膜(SiO2膜)であり、化学的気相成長法(CVD
法)に基づき形成することが望ましい。
【0020】上記の目的を達成するための本発明の第2
の態様に係る半導体装置の製造方法は、(イ)半導体基
板の表面に、パターニングされたマスク層を形成する工
程と、(ロ)マスク層をエッチング用マスクとして用い
て、半導体基板をエッチングし、マスク層にて被覆され
た半導体基板の部分と、エッチングされた半導体基板の
部分との間に段差を設ける工程と、(ハ)エッチングさ
れた半導体基板の部分の表面を選択的に酸化し、酸化層
を形成する工程と、(ニ)マスク層を除去した後、露出
した半導体基板の表面に第1のゲート絶縁膜を形成し、
次いで、第1のゲート絶縁膜上に第1のゲート電極を形
成し、同時に、第1のゲート電極から延在する第1のワ
ード線を酸化層上に形成する工程と、(ホ)全面に層間
膜を形成した後、半導体基板と支持基板とを該層間膜を
介して張り合わせる工程と、(ヘ)半導体基板を裏面か
ら研削、研磨し、酸化層の底面を露出させ、酸化層の間
に半導体基板の研磨残りである半導体層を残す工程と、
(ト)露出した半導体層の表面に第2のゲート絶縁膜を
形成し、次いで、第2のゲート絶縁膜上に第2のゲート
電極を形成し、同時に、第2のゲート電極から延在する
第2のワード線を酸化層上に形成する工程、を具備する
ことを特徴とする。
の態様に係る半導体装置の製造方法は、(イ)半導体基
板の表面に、パターニングされたマスク層を形成する工
程と、(ロ)マスク層をエッチング用マスクとして用い
て、半導体基板をエッチングし、マスク層にて被覆され
た半導体基板の部分と、エッチングされた半導体基板の
部分との間に段差を設ける工程と、(ハ)エッチングさ
れた半導体基板の部分の表面を選択的に酸化し、酸化層
を形成する工程と、(ニ)マスク層を除去した後、露出
した半導体基板の表面に第1のゲート絶縁膜を形成し、
次いで、第1のゲート絶縁膜上に第1のゲート電極を形
成し、同時に、第1のゲート電極から延在する第1のワ
ード線を酸化層上に形成する工程と、(ホ)全面に層間
膜を形成した後、半導体基板と支持基板とを該層間膜を
介して張り合わせる工程と、(ヘ)半導体基板を裏面か
ら研削、研磨し、酸化層の底面を露出させ、酸化層の間
に半導体基板の研磨残りである半導体層を残す工程と、
(ト)露出した半導体層の表面に第2のゲート絶縁膜を
形成し、次いで、第2のゲート絶縁膜上に第2のゲート
電極を形成し、同時に、第2のゲート電極から延在する
第2のワード線を酸化層上に形成する工程、を具備する
ことを特徴とする。
【0021】本発明の第2の態様に係る半導体装置の製
造方法においては、マスク層を、下からシリコン酸化膜
(SiO2膜)及びシリコン窒化膜(SiN膜)の2層
構成とすることが好ましい。また、酸化層は、エッチン
グされた半導体基板の部分の表面を選択的に熱酸化する
ことによって形成することが望ましい。
造方法においては、マスク層を、下からシリコン酸化膜
(SiO2膜)及びシリコン窒化膜(SiN膜)の2層
構成とすることが好ましい。また、酸化層は、エッチン
グされた半導体基板の部分の表面を選択的に熱酸化する
ことによって形成することが望ましい。
【0022】本発明の第1の態様に係る半導体装置の製
造方法においては、半導体基板をエッチングして半導体
基板に凸部及び凹部を形成し、凹部を絶縁膜で埋め込
み、絶縁膜の上下にワード線を形成する。それ故、たと
え絶縁膜がエッチングされたとしても、十分な厚さの絶
縁膜を最終的に確保することができ、第1のワード線と
第2のワード線が対向する部分における寄生容量の増大
を回避することができる。また、半導体基板に設けられ
た段差によって半導体層の厚さが規定されるので、薄い
半導体層を容易に形成することが可能となる。
造方法においては、半導体基板をエッチングして半導体
基板に凸部及び凹部を形成し、凹部を絶縁膜で埋め込
み、絶縁膜の上下にワード線を形成する。それ故、たと
え絶縁膜がエッチングされたとしても、十分な厚さの絶
縁膜を最終的に確保することができ、第1のワード線と
第2のワード線が対向する部分における寄生容量の増大
を回避することができる。また、半導体基板に設けられ
た段差によって半導体層の厚さが規定されるので、薄い
半導体層を容易に形成することが可能となる。
【0023】また、本発明の第2の態様に係る半導体装
置の製造方法においては、半導体基板をエッチングして
半導体基板に凸部及び凹部を形成し、凹部に選択酸化法
に基づき酸化層を形成する。それ故、酸化層の膜厚を薄
くすることができるので、酸化層の形成に伴う半導体層
の寸法変換差を比較的小さくすることができる。また、
半導体基板に段差を設けるので、最終的に薄い半導体層
を容易に形成することが可能となる。
置の製造方法においては、半導体基板をエッチングして
半導体基板に凸部及び凹部を形成し、凹部に選択酸化法
に基づき酸化層を形成する。それ故、酸化層の膜厚を薄
くすることができるので、酸化層の形成に伴う半導体層
の寸法変換差を比較的小さくすることができる。また、
半導体基板に段差を設けるので、最終的に薄い半導体層
を容易に形成することが可能となる。
【0024】
【発明の実施の形態】以下、図面を参照して、発明の実
施の形態(以下、実施の形態と略称する)に基づき本発
明を説明する。
施の形態(以下、実施の形態と略称する)に基づき本発
明を説明する。
【0025】(実施の形態1)実施の形態1は、本発明
の第1の態様に係る半導体装置の製造方法に関する。即
ち、半導体基板をエッチングして半導体基板に凸部及び
凹部を形成し、凹部を絶縁膜で埋め込む工程を含む。以
下、半導体基板等の模式的な一部断面図である図1〜図
6を参照して、実施の形態1の半導体装置の製造方法を
説明する。尚、図1〜図5及び図6の(A)は、ゲート
電極の長さ方向に沿ってシリコン半導体基板等を切断し
たときのシリコン半導体基板等の模式的な一部断面図で
あり、図6の(B)は、ゲート電極の幅方向に沿ってシ
リコン半導体基板等を切断したときのシリコン半導体基
板等の模式的な一部断面図である。
の第1の態様に係る半導体装置の製造方法に関する。即
ち、半導体基板をエッチングして半導体基板に凸部及び
凹部を形成し、凹部を絶縁膜で埋め込む工程を含む。以
下、半導体基板等の模式的な一部断面図である図1〜図
6を参照して、実施の形態1の半導体装置の製造方法を
説明する。尚、図1〜図5及び図6の(A)は、ゲート
電極の長さ方向に沿ってシリコン半導体基板等を切断し
たときのシリコン半導体基板等の模式的な一部断面図で
あり、図6の(B)は、ゲート電極の幅方向に沿ってシ
リコン半導体基板等を切断したときのシリコン半導体基
板等の模式的な一部断面図である。
【0026】[工程−100]先ず、シリコン半導体基
板から成る半導体基板10の表面に、パターニングされ
たマスク層13を形成する。マスク層13は、シリコン
酸化膜(パッド酸化膜11)及びシリコン窒化膜(Si
N膜)の2層構成である。具体的には、先ず、半導体基
板10の表面に熱酸化法にてSiO2から成る厚さ約1
0nmのパッド酸化膜11を形成した後、CVD法にて
全面にSiNから成る厚さ200nm程度の窒化膜12
を形成する。そして、窒化膜12上にリソグラフィ技術
を用いてレジスト材料からマスク14を形成する(図1
の(A)参照)。パッド酸化膜11は、半導体基板10
と窒化膜12との間の応力の緩和を図ること、窒化膜1
2を確実にエッチングすることを目的として形成する。
マスク層13の下方の半導体基板10の部分に半導体装
置が形成される。
板から成る半導体基板10の表面に、パターニングされ
たマスク層13を形成する。マスク層13は、シリコン
酸化膜(パッド酸化膜11)及びシリコン窒化膜(Si
N膜)の2層構成である。具体的には、先ず、半導体基
板10の表面に熱酸化法にてSiO2から成る厚さ約1
0nmのパッド酸化膜11を形成した後、CVD法にて
全面にSiNから成る厚さ200nm程度の窒化膜12
を形成する。そして、窒化膜12上にリソグラフィ技術
を用いてレジスト材料からマスク14を形成する(図1
の(A)参照)。パッド酸化膜11は、半導体基板10
と窒化膜12との間の応力の緩和を図ること、窒化膜1
2を確実にエッチングすることを目的として形成する。
マスク層13の下方の半導体基板10の部分に半導体装
置が形成される。
【0027】[工程−110]その後、かかるマスク1
4をエッチング用マスクとして用いて、窒化膜12及び
パッド酸化膜11をRIE法にてエッチングし(図1の
(B)参照)、更に、マスク層13をエッチング用マス
クとして用いて半導体基板10をエッチングし、マスク
層13にて被覆された半導体基板10の部分(凸部10
A)と、エッチングされた半導体基板10の部分との間
に段差を設ける(図1の(C)参照)。段差を、例えば
100nm程度とする。この段差の高さ(凸部10Aの
高さ)によって、半導体装置を形成すべき半導体層の最
終的な厚さが規定される。マグネトロン型のRIE装置
を用いたパッド酸化膜11及び半導体基板10のエッチ
ング条件を、以下の表1に例示する。その後、マスク1
4をアッシング処理によって除去する(図2の(A)参
照)。
4をエッチング用マスクとして用いて、窒化膜12及び
パッド酸化膜11をRIE法にてエッチングし(図1の
(B)参照)、更に、マスク層13をエッチング用マス
クとして用いて半導体基板10をエッチングし、マスク
層13にて被覆された半導体基板10の部分(凸部10
A)と、エッチングされた半導体基板10の部分との間
に段差を設ける(図1の(C)参照)。段差を、例えば
100nm程度とする。この段差の高さ(凸部10Aの
高さ)によって、半導体装置を形成すべき半導体層の最
終的な厚さが規定される。マグネトロン型のRIE装置
を用いたパッド酸化膜11及び半導体基板10のエッチ
ング条件を、以下の表1に例示する。その後、マスク1
4をアッシング処理によって除去する(図2の(A)参
照)。
【0028】
【表1】 使用ガス:CHF3/CO=60/240sccm 圧力 :7.9Pa パワー :1.45kW
【0029】[工程−120]次いで、全面にSiO2
から成る厚さ0.3μm程度の絶縁膜15をCVD法に
て全面に堆積させる(図2の(B)参照)。そして、例
えばCMP法によって、絶縁膜15を平坦化し、エッチ
ングされた半導体基板10の部分の表面を絶縁膜15で
被覆する(図2の(C)参照)。絶縁膜15の平坦化処
理においては、窒化膜12が研磨ストップ層として機能
する。尚、絶縁膜15の平坦化方法として、例えば、特
開平7−245306号公報に開示された方法を採用す
ることもできる。
から成る厚さ0.3μm程度の絶縁膜15をCVD法に
て全面に堆積させる(図2の(B)参照)。そして、例
えばCMP法によって、絶縁膜15を平坦化し、エッチ
ングされた半導体基板10の部分の表面を絶縁膜15で
被覆する(図2の(C)参照)。絶縁膜15の平坦化処
理においては、窒化膜12が研磨ストップ層として機能
する。尚、絶縁膜15の平坦化方法として、例えば、特
開平7−245306号公報に開示された方法を採用す
ることもできる。
【0030】[工程−130]その後、マスク層13を
除去する。具体的には、熱リン酸を用いた湿式エッチン
グによって窒化膜12を除去した後、フッ酸を用いた湿
式エッチングによってパッド酸化膜11を除去する。こ
うして、図3の(A)に示す構造を得ることができる。
半導体基板10の凸部10Aは、絶縁膜15に囲まれた
状態にある。
除去する。具体的には、熱リン酸を用いた湿式エッチン
グによって窒化膜12を除去した後、フッ酸を用いた湿
式エッチングによってパッド酸化膜11を除去する。こ
うして、図3の(A)に示す構造を得ることができる。
半導体基板10の凸部10Aは、絶縁膜15に囲まれた
状態にある。
【0031】[工程−140]次に、熱酸化法、あるい
は熱酸化法と熱窒化法との組合せによって、露出した半
導体基板10(凸部10A)の表面に第1のゲート絶縁
膜21を形成する(図3の(B)参照)。その後、不純
物を含有したポリシリコン層をCVD法にて全面に成膜
した後、かかるポリシリコン層をパターニングすること
によって、第1のゲート絶縁膜21上に第1のゲート電
極22を形成する。同時に、第1のゲート電極22から
延在する第1のワード線23を絶縁膜15上に形成す
る。こうして、図3の(C)に示す構造を得ることがで
きる。
は熱酸化法と熱窒化法との組合せによって、露出した半
導体基板10(凸部10A)の表面に第1のゲート絶縁
膜21を形成する(図3の(B)参照)。その後、不純
物を含有したポリシリコン層をCVD法にて全面に成膜
した後、かかるポリシリコン層をパターニングすること
によって、第1のゲート絶縁膜21上に第1のゲート電
極22を形成する。同時に、第1のゲート電極22から
延在する第1のワード線23を絶縁膜15上に形成す
る。こうして、図3の(C)に示す構造を得ることがで
きる。
【0032】[工程−150]その後、全面に層間膜1
6を形成し、半導体基板10と支持基板17とを層間膜
16を介して張り合わせる。実施の形態1においては、
層間膜16を、下からSiO2膜、ポリシリコン膜の2
層構成とする。具体的には、SiO2膜を全面にCVD
法にて成膜し、次いで、ポリシリコン膜を全面にCVD
法にて成膜し、ポリシリコン膜の頂面を平坦化する(図
4の(A)参照)。そして、半導体基板10と支持基板
17とを、層間膜16を介して張り合わせる(図4の
(B)参照)。張り合わせ条件として、酸素ガス雰囲気
中で、1100゜C、30分を例示することができる。
6を形成し、半導体基板10と支持基板17とを層間膜
16を介して張り合わせる。実施の形態1においては、
層間膜16を、下からSiO2膜、ポリシリコン膜の2
層構成とする。具体的には、SiO2膜を全面にCVD
法にて成膜し、次いで、ポリシリコン膜を全面にCVD
法にて成膜し、ポリシリコン膜の頂面を平坦化する(図
4の(A)参照)。そして、半導体基板10と支持基板
17とを、層間膜16を介して張り合わせる(図4の
(B)参照)。張り合わせ条件として、酸素ガス雰囲気
中で、1100゜C、30分を例示することができる。
【0033】次に、半導体基板10を裏面から研削、研
磨する。具体的には、半導体層に研削ダメージが残らな
いように、絶縁膜15の底部15Aの上方に半導体基板
10が数μm残されるまで、先ず、例えばダイヤモンド
砥粒を用いて半導体基板10を裏面から機械的に研削す
る。その後、絶縁膜15の底面15Aが露出するまで、
半導体基板10を選択的に化学的・機械的研磨法(CM
P法)にて研磨する。絶縁膜15が研磨ストップ層とし
て機能し、絶縁膜15の間に、半導体基板10の残部
(研磨残り)である半導体層10BがSOI層として残
される(図5の(A)参照)。
磨する。具体的には、半導体層に研削ダメージが残らな
いように、絶縁膜15の底部15Aの上方に半導体基板
10が数μm残されるまで、先ず、例えばダイヤモンド
砥粒を用いて半導体基板10を裏面から機械的に研削す
る。その後、絶縁膜15の底面15Aが露出するまで、
半導体基板10を選択的に化学的・機械的研磨法(CM
P法)にて研磨する。絶縁膜15が研磨ストップ層とし
て機能し、絶縁膜15の間に、半導体基板10の残部
(研磨残り)である半導体層10BがSOI層として残
される(図5の(A)参照)。
【0034】[工程−160]その後、半導体層10B
の表面に熱酸化法にて犠牲酸化膜を形成し、イオン注入
用マスクをレジスト材料から形成し、閾値電圧制御のた
めに半導体層10Bにイオン注入を行う。そして、犠牲
酸化膜をフッ酸を用いて除去する。絶縁膜15の厚さが
十分厚いので、犠牲酸化膜を除去したとき絶縁膜15も
エッチングされるが、残された絶縁膜15の厚さは十分
に厚い。従って、第1のワード線と第2のワード線が対
向する部分における寄生容量の増大を回避することがで
きる。
の表面に熱酸化法にて犠牲酸化膜を形成し、イオン注入
用マスクをレジスト材料から形成し、閾値電圧制御のた
めに半導体層10Bにイオン注入を行う。そして、犠牲
酸化膜をフッ酸を用いて除去する。絶縁膜15の厚さが
十分厚いので、犠牲酸化膜を除去したとき絶縁膜15も
エッチングされるが、残された絶縁膜15の厚さは十分
に厚い。従って、第1のワード線と第2のワード線が対
向する部分における寄生容量の増大を回避することがで
きる。
【0035】次に、熱酸化法、あるいは熱酸化法と熱窒
化法との組合せによって、露出した半導体層10Bの表
面に第2のゲート絶縁膜24を形成する(図5の(B)
参照)。そして、不純物を含有したポリシリコン層をC
VD法にて全面に成膜した後、かかるポリシリコン層を
パターニングすることによって、第2のゲート絶縁膜2
4上に第2のゲート電極25を形成する。同時に、第2
のゲート電極25から延在する第2のワード線26を絶
縁膜15上に形成する。こうして、図6の(A)に示す
構造を得ることができる。
化法との組合せによって、露出した半導体層10Bの表
面に第2のゲート絶縁膜24を形成する(図5の(B)
参照)。そして、不純物を含有したポリシリコン層をC
VD法にて全面に成膜した後、かかるポリシリコン層を
パターニングすることによって、第2のゲート絶縁膜2
4上に第2のゲート電極25を形成する。同時に、第2
のゲート電極25から延在する第2のワード線26を絶
縁膜15上に形成する。こうして、図6の(A)に示す
構造を得ることができる。
【0036】[工程−170]次に、公知の方法に基づ
き、MOS−FETを完成させる。具体的には、半導体
層10Bにイオン注入を行い、半導体層10Bの厚さ方
向全体に亙って半導体層10Bにソース/ドレイン領域
27を形成する。そして、全面に層間絶縁層28をCV
D法にて成膜し、ソース/ドレイン領域27の上方の層
間絶縁層28に開口部を形成し、かかる開口部内を含む
層間絶縁層28上に配線材料層を形成した後、配線材料
層をパターニングすることによって、配線29を層間絶
縁層28上に設ける。こうして、図6の(B)に示す構
造を有する半導体装置を完成させることができる。
き、MOS−FETを完成させる。具体的には、半導体
層10Bにイオン注入を行い、半導体層10Bの厚さ方
向全体に亙って半導体層10Bにソース/ドレイン領域
27を形成する。そして、全面に層間絶縁層28をCV
D法にて成膜し、ソース/ドレイン領域27の上方の層
間絶縁層28に開口部を形成し、かかる開口部内を含む
層間絶縁層28上に配線材料層を形成した後、配線材料
層をパターニングすることによって、配線29を層間絶
縁層28上に設ける。こうして、図6の(B)に示す構
造を有する半導体装置を完成させることができる。
【0037】(実施の形態2)実施の形態2は、本発明
の第2の態様に係る半導体装置の製造方法に関する。即
ち、半導体基板をエッチングして半導体基板に凸部及び
凹部を形成し、凹部に選択酸化法(LOCOS法)に基
づき酸化層を形成する工程を含む。以下、半導体基板等
の模式的な一部断面図である図7〜図11を参照して、
実施の形態2の半導体装置の製造方法を説明する。尚、
図7〜図11は、ゲート電極の長さ方向に沿ってシリコ
ン半導体基板等を切断したときのシリコン半導体基板等
の模式的な一部断面図である。
の第2の態様に係る半導体装置の製造方法に関する。即
ち、半導体基板をエッチングして半導体基板に凸部及び
凹部を形成し、凹部に選択酸化法(LOCOS法)に基
づき酸化層を形成する工程を含む。以下、半導体基板等
の模式的な一部断面図である図7〜図11を参照して、
実施の形態2の半導体装置の製造方法を説明する。尚、
図7〜図11は、ゲート電極の長さ方向に沿ってシリコ
ン半導体基板等を切断したときのシリコン半導体基板等
の模式的な一部断面図である。
【0038】[工程−200]先ず、実施の形態1の
[工程−100]と同様の工程に基づき、シリコン半導
体基板から成る半導体基板10の表面に、パターニング
されたマスク層13を形成し、マスク層13をエッチン
グ用マスクとして用いて、半導体基板10をエッチング
し、マスク層13にて被覆された半導体基板の部分(凸
部10A)と、エッチングされた半導体基板の部分との
間に段差を設ける。こうして、図2の(A)に示したと
同様の構造を得ることができる。
[工程−100]と同様の工程に基づき、シリコン半導
体基板から成る半導体基板10の表面に、パターニング
されたマスク層13を形成し、マスク層13をエッチン
グ用マスクとして用いて、半導体基板10をエッチング
し、マスク層13にて被覆された半導体基板の部分(凸
部10A)と、エッチングされた半導体基板の部分との
間に段差を設ける。こうして、図2の(A)に示したと
同様の構造を得ることができる。
【0039】[工程−210]次いで、エッチングされ
た半導体基板10の部分の表面を選択的に酸化し、酸化
層18を形成する(図7の(A)参照)。酸化層18の
厚さは約0.2μmとすればよい。尚、酸化層18の膜
厚は、SOI型半導体装置の素子分離特性に影響を与え
るものではないので、従来のLOCOS構造を有する素
子分離領域の厚さ(0.4μm前後)よりも薄くするこ
とができる。従って、酸化層18の形成に伴う半導体層
の寸法変換差を比較的小さくすることができる。また、
半導体層の厚さを薄くすることができる。
た半導体基板10の部分の表面を選択的に酸化し、酸化
層18を形成する(図7の(A)参照)。酸化層18の
厚さは約0.2μmとすればよい。尚、酸化層18の膜
厚は、SOI型半導体装置の素子分離特性に影響を与え
るものではないので、従来のLOCOS構造を有する素
子分離領域の厚さ(0.4μm前後)よりも薄くするこ
とができる。従って、酸化層18の形成に伴う半導体層
の寸法変換差を比較的小さくすることができる。また、
半導体層の厚さを薄くすることができる。
【0040】尚、第1のワード線と第2のワード線が対
向する部分における寄生容量を一層低減させるために
は、酸化層18の厚さを厚くする必要がある。このよう
な場合には、[工程−210]の実行の前に、SiN層
をCVD法にて全面に堆積させ、かかるSiN層をRI
E法にてエッチングすることによって、マスク層13の
側壁にサイドウオールを形成すればよい。このようにサ
イドウオールを形成することによって、半導体基板10
の凸部10Aの側壁の酸化を防止することができる結
果、寸法変換差を小さくすることができる。
向する部分における寄生容量を一層低減させるために
は、酸化層18の厚さを厚くする必要がある。このよう
な場合には、[工程−210]の実行の前に、SiN層
をCVD法にて全面に堆積させ、かかるSiN層をRI
E法にてエッチングすることによって、マスク層13の
側壁にサイドウオールを形成すればよい。このようにサ
イドウオールを形成することによって、半導体基板10
の凸部10Aの側壁の酸化を防止することができる結
果、寸法変換差を小さくすることができる。
【0041】[工程−220]その後、マスク層13を
除去する。具体的には、熱リン酸を用いた湿式エッチン
グによって窒化膜12を除去した後、フッ酸を用いた湿
式エッチングによってパッド酸化膜11を除去する。こ
うして、図7の(B)に示す構造を得ることができる。
半導体基板10の凸部10Aは、酸化層18に囲まれた
状態にある。酸化層18の厚さを約0.2μmとしたと
き、半導体基板10の凸部10Aの頂面から酸化層18
の底面18Aまでの垂直方向に沿った距離(長さ)は、
約0.1μmとなり、かかる距離(長さ)が後に形成さ
れる半導体層10Bの厚さに相当する。
除去する。具体的には、熱リン酸を用いた湿式エッチン
グによって窒化膜12を除去した後、フッ酸を用いた湿
式エッチングによってパッド酸化膜11を除去する。こ
うして、図7の(B)に示す構造を得ることができる。
半導体基板10の凸部10Aは、酸化層18に囲まれた
状態にある。酸化層18の厚さを約0.2μmとしたと
き、半導体基板10の凸部10Aの頂面から酸化層18
の底面18Aまでの垂直方向に沿った距離(長さ)は、
約0.1μmとなり、かかる距離(長さ)が後に形成さ
れる半導体層10Bの厚さに相当する。
【0042】[工程−230]次に、熱酸化法あるいは
熱酸化法と熱窒化法との組合せによって、露出した半導
体基板10(凸部10A)の表面に第1のゲート絶縁膜
21を形成する(図8の(A)参照)。そして、不純物
を含有したポリシリコン層をCVD法にて全面に成膜し
た後、かかるポリシリコン層をパターニングすることに
よって、第1のゲート絶縁膜21上に第1のゲート電極
22を形成する。同時に、第1のゲート電極22から延
在する第1のワード線23を酸化層18上に形成する。
こうして、図8の(B)に示す構造を得ることができ
る。
熱酸化法と熱窒化法との組合せによって、露出した半導
体基板10(凸部10A)の表面に第1のゲート絶縁膜
21を形成する(図8の(A)参照)。そして、不純物
を含有したポリシリコン層をCVD法にて全面に成膜し
た後、かかるポリシリコン層をパターニングすることに
よって、第1のゲート絶縁膜21上に第1のゲート電極
22を形成する。同時に、第1のゲート電極22から延
在する第1のワード線23を酸化層18上に形成する。
こうして、図8の(B)に示す構造を得ることができ
る。
【0043】[工程−240]その後、全面に層間膜1
6を形成し、半導体基板10と支持基板17とを層間膜
16を介して張り合わせる。実施の形態2においても、
層間膜16を、下からSiO2膜、ポリシリコン膜の2
層構成とした。具体的には、SiO2膜を全面にCVD
法にて成膜し、次いで、ポリシリコン膜を全面にCVD
法にて成膜し、ポリシリコン膜の頂面を平坦化する(図
9の(A)参照)。そして、半導体基板10と支持基板
17とを、層間膜16を介して張り合わせる(図9の
(B)参照)。張り合わせ条件として、酸素ガス雰囲気
中で、1100゜C、30分を例示することができる。
6を形成し、半導体基板10と支持基板17とを層間膜
16を介して張り合わせる。実施の形態2においても、
層間膜16を、下からSiO2膜、ポリシリコン膜の2
層構成とした。具体的には、SiO2膜を全面にCVD
法にて成膜し、次いで、ポリシリコン膜を全面にCVD
法にて成膜し、ポリシリコン膜の頂面を平坦化する(図
9の(A)参照)。そして、半導体基板10と支持基板
17とを、層間膜16を介して張り合わせる(図9の
(B)参照)。張り合わせ条件として、酸素ガス雰囲気
中で、1100゜C、30分を例示することができる。
【0044】次に、半導体基板10を裏面から研削、研
磨する。具体的には、半導体層に研削ダメージが残らな
いように、酸化層18の底面18Aの上方に半導体基板
10が数μm残されるまで、先ず、例えばダイヤモンド
砥粒を用いて半導体基板10を裏面から機械的に研削す
る。その後、酸化層18の底面18Aが露出するまで、
半導体基板10を選択的に化学的・機械的研磨法(CM
P法)にて研磨する。酸化層18が研磨ストップ層とし
て機能し、酸化層18の間に、半導体基板10の残部
(研磨残り)である半導体層10BがSOI層として残
される(図10の(A)参照)。
磨する。具体的には、半導体層に研削ダメージが残らな
いように、酸化層18の底面18Aの上方に半導体基板
10が数μm残されるまで、先ず、例えばダイヤモンド
砥粒を用いて半導体基板10を裏面から機械的に研削す
る。その後、酸化層18の底面18Aが露出するまで、
半導体基板10を選択的に化学的・機械的研磨法(CM
P法)にて研磨する。酸化層18が研磨ストップ層とし
て機能し、酸化層18の間に、半導体基板10の残部
(研磨残り)である半導体層10BがSOI層として残
される(図10の(A)参照)。
【0045】[工程−250]その後、半導体層10B
の表面に熱酸化法にて犠牲酸化膜を形成し、イオン注入
用マスクをレジスト材料から形成し、閾値電圧制御のた
めに半導体層10Bにイオン注入を行う。そして、犠牲
酸化膜をフッ酸を用いて除去する。酸化層18の厚さが
十分厚いので、犠牲酸化膜を除去したとき酸化層18も
エッチングされるが、残された酸化層18の厚さは十分
に厚い。従って、第1のワード線と第2のワード線が対
向する部分における寄生容量の増大を回避することがで
きる。
の表面に熱酸化法にて犠牲酸化膜を形成し、イオン注入
用マスクをレジスト材料から形成し、閾値電圧制御のた
めに半導体層10Bにイオン注入を行う。そして、犠牲
酸化膜をフッ酸を用いて除去する。酸化層18の厚さが
十分厚いので、犠牲酸化膜を除去したとき酸化層18も
エッチングされるが、残された酸化層18の厚さは十分
に厚い。従って、第1のワード線と第2のワード線が対
向する部分における寄生容量の増大を回避することがで
きる。
【0046】次に、熱酸化法、あるいは熱酸化法と熱窒
化法との組合せによって、露出した半導体層10Bの表
面に第2のゲート絶縁膜24を形成する(図10の
(B)参照)。そして、不純物を含有したポリシリコン
層をCVD法にて全面に成膜した後、かかるポリシリコ
ン層をパターニングすることによって、第2のゲート絶
縁膜24上に第2のゲート電極25を形成する。同時
に、第2のゲート電極25から延在する第2のワード線
26を酸化層18上に形成する。こうして、図11に示
す構造を得ることができる。
化法との組合せによって、露出した半導体層10Bの表
面に第2のゲート絶縁膜24を形成する(図10の
(B)参照)。そして、不純物を含有したポリシリコン
層をCVD法にて全面に成膜した後、かかるポリシリコ
ン層をパターニングすることによって、第2のゲート絶
縁膜24上に第2のゲート電極25を形成する。同時
に、第2のゲート電極25から延在する第2のワード線
26を酸化層18上に形成する。こうして、図11に示
す構造を得ることができる。
【0047】[工程−260]次に、実施の形態1の
[工程−170]と同様の工程によって、MOS−FE
Tを完成させる。
[工程−170]と同様の工程によって、MOS−FE
Tを完成させる。
【0048】以上、本発明を、発明の実施の形態に基づ
き説明したが、本発明はこれらに限定されるものではな
い。発明の実施の形態にて説明した各種の製造条件、半
導体装置の構造は例示であり、適宜、設計変更すること
ができる。半導体層の厚さも例示であり、半導体装置の
デザイン・ルールに依存して、適宜、設計変更すること
ができる。
き説明したが、本発明はこれらに限定されるものではな
い。発明の実施の形態にて説明した各種の製造条件、半
導体装置の構造は例示であり、適宜、設計変更すること
ができる。半導体層の厚さも例示であり、半導体装置の
デザイン・ルールに依存して、適宜、設計変更すること
ができる。
【0049】
【発明の効果】本発明の第1若しくは第2の態様に係る
半導体装置の製造方法においては、十分な厚さの絶縁膜
あるいは酸化層を確保することができ、第1のワード線
と第2のワード線が対向する部分における寄生容量の増
大を回避することができる。本発明の第1の態様に係る
半導体装置の製造方法においては、半導体基板に設けら
れた段差の高さによって半導体層の厚さが規定されるの
で、半導体層の厚さの設計自由度が高く、しかも、薄い
半導体層を容易に形成することができる。本発明の第2
の態様に係る半導体装置の製造方法においては、酸化層
の膜厚を薄くすることができるので、酸化層の形成に伴
う半導体層の寸法変換差を比較的小さくすることができ
るし、半導体基板に段差を設け、エッチングされた半導
体基板の部分の表面を選択的に酸化することによって酸
化層を形成するので、半導体層を薄くすることができ
る。また、第2のゲート電極や第2のワード線を平坦な
半導体層上及び絶縁膜あるいは酸化層上に形成すればよ
いので、第2のゲート電極や第2のワード線の微細加工
に影響を与えないような製造プロセスの提供が可能とな
る。以上の結果として、第1のワード線と第2のワード
線との間の寄生容量の低減を図ることができ、半導体装
置の動作速度の高速化、低消費電力化、集積度の更なる
向上を達成することが可能となる。
半導体装置の製造方法においては、十分な厚さの絶縁膜
あるいは酸化層を確保することができ、第1のワード線
と第2のワード線が対向する部分における寄生容量の増
大を回避することができる。本発明の第1の態様に係る
半導体装置の製造方法においては、半導体基板に設けら
れた段差の高さによって半導体層の厚さが規定されるの
で、半導体層の厚さの設計自由度が高く、しかも、薄い
半導体層を容易に形成することができる。本発明の第2
の態様に係る半導体装置の製造方法においては、酸化層
の膜厚を薄くすることができるので、酸化層の形成に伴
う半導体層の寸法変換差を比較的小さくすることができ
るし、半導体基板に段差を設け、エッチングされた半導
体基板の部分の表面を選択的に酸化することによって酸
化層を形成するので、半導体層を薄くすることができ
る。また、第2のゲート電極や第2のワード線を平坦な
半導体層上及び絶縁膜あるいは酸化層上に形成すればよ
いので、第2のゲート電極や第2のワード線の微細加工
に影響を与えないような製造プロセスの提供が可能とな
る。以上の結果として、第1のワード線と第2のワード
線との間の寄生容量の低減を図ることができ、半導体装
置の動作速度の高速化、低消費電力化、集積度の更なる
向上を達成することが可能となる。
【図1】発明の実施の形態1の半導体装置の製造方法を
説明するための、半導体基板等の模式的な一部断面図で
ある。
説明するための、半導体基板等の模式的な一部断面図で
ある。
【図2】図1に引き続き、発明の実施の形態1の半導体
装置の製造方法を説明するための、半導体基板等の模式
的な一部断面図である。
装置の製造方法を説明するための、半導体基板等の模式
的な一部断面図である。
【図3】図2に引き続き、発明の実施の形態1の半導体
装置の製造方法を説明するための、半導体基板等の模式
的な一部断面図である。
装置の製造方法を説明するための、半導体基板等の模式
的な一部断面図である。
【図4】図3に引き続き、発明の実施の形態1の半導体
装置の製造方法を説明するための、半導体基板等の模式
的な一部断面図である。
装置の製造方法を説明するための、半導体基板等の模式
的な一部断面図である。
【図5】図4に引き続き、発明の実施の形態1の半導体
装置の製造方法を説明するための、半導体基板等の模式
的な一部断面図である。
装置の製造方法を説明するための、半導体基板等の模式
的な一部断面図である。
【図6】図5に引き続き、発明の実施の形態1の半導体
装置の製造方法を説明するための、半導体基板等の模式
的な一部断面図である。
装置の製造方法を説明するための、半導体基板等の模式
的な一部断面図である。
【図7】発明の実施の形態2の半導体装置の製造方法を
説明するための、半導体基板等の模式的な一部断面図で
ある。
説明するための、半導体基板等の模式的な一部断面図で
ある。
【図8】図7に引き続き、発明の実施の形態2の半導体
装置の製造方法を説明するための、半導体基板等の模式
的な一部断面図である。
装置の製造方法を説明するための、半導体基板等の模式
的な一部断面図である。
【図9】図8に引き続き、発明の実施の形態2の半導体
装置の製造方法を説明するための、半導体基板等の模式
的な一部断面図である。
装置の製造方法を説明するための、半導体基板等の模式
的な一部断面図である。
【図10】図9に引き続き、発明の実施の形態2の半導
体装置の製造方法を説明するための、半導体基板等の模
式的な一部断面図である。
体装置の製造方法を説明するための、半導体基板等の模
式的な一部断面図である。
【図11】図10に引き続き、発明の実施の形態2の半
導体装置の製造方法を説明するための、半導体基板等の
模式的な一部断面図である。
導体装置の製造方法を説明するための、半導体基板等の
模式的な一部断面図である。
【図12】従来の半導体装置の製造方法を説明するため
の、半導体基板等の模式的な一部断面図である。
の、半導体基板等の模式的な一部断面図である。
【図13】図12に引き続き、従来の半導体装置の製造
方法を説明するための、半導体基板等の模式的な一部断
面図である。
方法を説明するための、半導体基板等の模式的な一部断
面図である。
【図14】図13に引き続き、従来の半導体装置の製造
方法を説明するための、半導体基板等の模式的な一部断
面図である。
方法を説明するための、半導体基板等の模式的な一部断
面図である。
【図15】図14に引き続き、従来の半導体装置の製造
方法を説明するための、半導体基板等の模式的な一部断
面図である。
方法を説明するための、半導体基板等の模式的な一部断
面図である。
10・・・半導体基板、10A・・・半導体基板の凸
部、10B・・・半導体層、11・・・パッド酸化膜、
12・・・窒化膜、13・・・マスク層、14・・・マ
スク、15・・・絶縁膜、16・・・層間膜、17・・
・支持基板、18・・・酸化層、21・・・第1のゲー
ト絶縁膜、22・・・第1のゲート電極、23・・・第
1のワード線、24・・・第2のゲート絶縁膜、25・
・・第2のゲート電極、26・・・第2のワード線、2
7・・・ソース/ドレイン領域、28・・・層間絶縁
層、29・・・配線
部、10B・・・半導体層、11・・・パッド酸化膜、
12・・・窒化膜、13・・・マスク層、14・・・マ
スク、15・・・絶縁膜、16・・・層間膜、17・・
・支持基板、18・・・酸化層、21・・・第1のゲー
ト絶縁膜、22・・・第1のゲート電極、23・・・第
1のワード線、24・・・第2のゲート絶縁膜、25・
・・第2のゲート電極、26・・・第2のワード線、2
7・・・ソース/ドレイン領域、28・・・層間絶縁
層、29・・・配線
Claims (6)
- 【請求項1】(イ)半導体基板の表面に、パターニング
されたマスク層を形成する工程と、 (ロ)マスク層をエッチング用マスクとして用いて、半
導体基板をエッチングし、マスク層にて被覆された半導
体基板の部分と、エッチングされた半導体基板の部分と
の間に段差を設ける工程と、 (ハ)全面に絶縁膜を形成した後、該絶縁膜を平坦化
し、エッチングされた半導体基板の部分の表面を絶縁膜
で被覆する工程と、 (ニ)マスク層を除去した後、露出した半導体基板の表
面に第1のゲート絶縁膜を形成し、次いで、第1のゲー
ト絶縁膜上に第1のゲート電極を形成し、同時に、第1
のゲート電極から延在する第1のワード線を絶縁膜上に
形成する工程と、 (ホ)全面に層間膜を形成した後、半導体基板と支持基
板とを該層間膜を介して張り合わせる工程と、 (ヘ)半導体基板を裏面から研磨し、絶縁膜の底面を露
出させ、絶縁膜の間に半導体基板の研磨残りである半導
体層を残す工程と、 (ト)露出した半導体層の表面に第2のゲート絶縁膜を
形成し、次いで、第2のゲート絶縁膜上に第2のゲート
電極を形成し、同時に、第2のゲート電極から延在する
第2のワード線を絶縁膜上に形成する工程、を具備する
ことを特徴とする半導体装置の製造方法。 - 【請求項2】マスク層は、下からシリコン酸化膜及びシ
リコン窒化膜の2層構成であることを特徴とする請求項
1に記載の半導体装置の製造方法。 - 【請求項3】絶縁膜はシリコン酸化膜であり、化学的気
相成長法に基づき形成することを特徴とする請求項1に
記載の半導体装置の製造方法。 - 【請求項4】(イ)半導体基板の表面に、パターニング
されたマスク層を形成する工程と、 (ロ)マスク層をエッチング用マスクとして用いて、半
導体基板をエッチングし、マスク層にて被覆された半導
体基板の部分と、エッチングされた半導体基板の部分と
の間に段差を設ける工程と、 (ハ)エッチングされた半導体基板の部分の表面を選択
的に酸化し、酸化層を形成する工程と、 (ニ)マスク層を除去した後、露出した半導体基板の表
面に第1のゲート絶縁膜を形成し、次いで、第1のゲー
ト絶縁膜上に第1のゲート電極を形成し、同時に、第1
のゲート電極から延在する第1のワード線を酸化層上に
形成する工程と、 (ホ)全面に層間膜を形成した後、半導体基板と支持基
板とを該層間膜を介して張り合わせる工程と、 (ヘ)半導体基板を裏面から研削、研磨し、酸化層の底
面を露出させ、酸化層の間に半導体基板の研磨残りであ
る半導体層を残す工程と、 (ト)露出した半導体層の表面に第2のゲート絶縁膜を
形成し、次いで、第2のゲート絶縁膜上に第2のゲート
電極を形成し、同時に、第2のゲート電極から延在する
第2のワード線を酸化層上に形成する工程、を具備する
ことを特徴とする半導体装置の製造方法。 - 【請求項5】マスク層は、下からシリコン酸化膜及びシ
リコン窒化膜の2層構成であることを特徴とする請求項
4に記載の半導体装置の製造方法。 - 【請求項6】酸化層は、エッチングされた半導体基板の
部分の表面を選択的に熱酸化することによって形成する
ことを特徴とする請求項4に記載の半導体装置の製造方
法。
Priority Applications (3)
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JP10274568A JP2000106441A (ja) | 1998-09-29 | 1998-09-29 | 半導体装置の製造方法 |
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JP10274568A JP2000106441A (ja) | 1998-09-29 | 1998-09-29 | 半導体装置の製造方法 |
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- 1999-09-24 US US09/404,801 patent/US6214693B1/en not_active Expired - Fee Related
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JP2003037254A (ja) * | 2001-05-22 | 2003-02-07 | Samsung Electronics Co Ltd | エッチング阻止膜を有するsoi基板、その製造方法、その上に製作されたsoi集積回路及びそれを用いてsoi集積回路を製作する方法 |
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