JP3916536B2 - Ｌｓｉデバイスの製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、完全空乏型ＳＯＩ（ＦＤＳＯＩ：Fully Depleted Silicon On Insulator）ＭＯＳ電界効果トランジスタ（ＭＯＳＦＥＴ）を備えたＬＳＩデバイス及びその製造方法に関する。
【０００２】
【従来の技術】
従来から、ＰチャネルＭＯＳＦＥＴを設ける第１の半導体活性層の膜厚をＮＭＯＳＦＥＴを設ける第２の半導体活性層の膜厚より薄くした半導体装置の提案がある（特許文献１参照）。また、ＬＳＩデバイスの低消費電力化と動作の高速化を実現するために、ＬＳＩデバイスを構成するＭＯＳＦＥＴをＦＤＳＯＩ−ＭＯＳＦＥＴとする提案がある（特許文献２参照）。ＦＤＳＯＩ−ＭＯＳＦＥＴは、理論的限界に近いサブスレショルド特性を実現でき、バルクＣＭＯＳデバイスと比較して約１桁サブスレショルドリーク電流の低減が可能である。また、ＦＤＳＯＩ−ＭＯＳＦＥＴは、部分空乏型（ＰＤ：Partly Depleted）ＳＯＩ−ＭＯＳＦＥＴと異なってインパクトイオン化によるキンク現象が発生せず、ＰＤＳＯＩ−ＭＯＳＦＥＴに比べて遅延時間の周波数特性、パスゲートリーク等の動的基板浮遊効果に対しする安定性が優れている。
【０００３】
【特許文献１】
特開平１−１２２１５４号公報（第２ページ右下欄、第１図）
【特許文献２】
特開平６−２９１２６５号公報（段落００４９、図１５）
【０００４】
以上のようにＦＤＳＯＩ−ＭＯＳＦＥＴは低消費電力化と動作の高速化を同時に実現できる反面、短チャネル効果が顕著であるという欠点を持つ。短チャネル効果を抑制するためには、ＳＯＩ層を薄膜化することが効果的であるが、ＳＯＩ層を薄膜化するとＭＯＳＦＥＴの閾値電圧が低下し、動作が不安定になる。このため、チャネル領域に高濃度のチャネル不純物を注入することで閾値電圧を調整する必要がある。
【０００５】
【発明が解決しようとする課題】
しかしながら、チャネル長が長いＭＯＳＦＥＴではチャネル不純物の上昇によりＰＤ化が起こり易くなる。ＭＯＳＦＥＴがＰＤ化するとキンク現象が発生し、ＭＯＳＦＥＴの動作の線形性が失われ、回路動作が不安定になるので、ＬＳＩ設計が極めて困難になる。
【０００６】
そこで、本発明は上記したような従来技術の課題を解決するためになされたものであり、その目的とするところは、低消費電力化、動作の高速化、及び回路動作の安定化を実現できるＬＳＩデバイス及びその製造方法を提供することにある。
【０００８】
【課題を解決するための手段】
本発明に係るＬＳＩデバイスの製造方法は、第１の駆動電圧が供給されるコア領域と前記第１の駆動電圧より高い第２の駆動電圧が供給されるインターフェース領域とを有するＬＳＩデバイスの製造方法である。この製造方法は、ＳＯＩ基板のＳＯＩ層を、前記コア領域となる第１のＳＯＩ層と前記インターフェース領域となる第２のＳＯＩ層とに分離する素子分離領域を形成する工程と、前記第１のＳＯＩ層及び前記第２のＳＯＩ層の表面近傍を均一に酸化することによって、前記コア領域及び前記インターフェース領域となる範囲に第２の酸化膜を形成する工程と、ＣＭＰ法により前記素子分離領域の上部及び前記第２の酸化膜を除去して、前記第１のＳＯＩ層、前記第２のＳＯＩ層、及び前記素子分離領域の表面を平坦化する工程と、前記第１のＳＯＩ層の表面近傍の領域を選択的に酸化することによって、第１の酸化膜を形成する工程と、前記第１の酸化膜を除去することによって、前記第１のＳＯＩ層を前記第２のＳＯＩ層より薄くする工程と、前記コア領域に前記第１のＳＯＩ層を完全空乏型Ｓｉチャネルとした複数の第１のＭＯＳＦＥＴを形成し、前記インターフェース領域に前記第２のＳＯＩ層を完全空乏型Ｓｉチャネルとした複数の第２のＭＯＳＦＥＴを形成する工程とを有し、前記第１のＭＯＳＦＥＴ及び前記第２のＭＯＳＦＥＴを形成する工程において、前記コア領域に形成された前記第１のＭＯＳＦＥＴのチャネル長を前記インターフェース領域に形成された前記第２のＭＯＳＦＥＴのチャネル長より短くしたものである。
【０００９】
【発明の実施の形態】
第１の実施形態
図１から図１１までは、本発明の第１の実施形態に係るＬＳＩデバイスの製造プロセス（その１〜１１）を説明するための概略的な断面図である。
【００１０】
第１の実施形態に係るＬＳＩデバイスは、低電圧で高速動作が要求される高速演算部（コア領域）１と、コア領域１以外の領域であり電源電圧が高いデータ入出力部（インターフェース領域又はＩ／Ｏ領域）２とを有する。第１の実施形態においては、チャネル長（又はゲート長）の長いＩ／Ｏ領域２ではＳＯＩ層を厚くし、チャネル長の短いコア領１では、ＳＯＩ層を薄く形成する。図１２は、第１の実施形態に係るＭＯＳＦＥＴデバイスのコア領域１４及びＩ／Ｏ領域１５のそれぞれの電力供給配線の構造を概略的に示す平面図である。図１２に示されるように、コア領域１にはグランド配線ＧＮＤとコア電源配線１ａが備えられている。また、Ｉ／Ｏ領域２にはグランド配線ＧＮＤとＩ／Ｏ電源配線２ａが備えられている。コア領域１には、コア電源端子（又はコア電源回路）１ｂ及びコア電源配線１ａによりコア駆動電圧ＶＣＯＲＥが供給される。また、Ｉ／Ｏ領域２には、Ｉ／Ｏ電源端子（又はＩ／Ｏ電源回路）２ｂ及びＩ／Ｏ電源配線２ａによりＩ／Ｏ駆動電圧ＶＩ／Ｏが供給される。第１の実施形態においては、コア駆動電圧ＶＣＯＲＥはＩ／Ｏ駆動電圧ＶＩ／Ｏより低く設定されている。例えば、コア駆動電圧ＶＣＯＲＥは１．５Ｖであり、Ｉ／Ｏ駆動電圧ＶＩ／Ｏは３．３Ｖ（又は２.５Ｖ）である。
【００１１】
第１の実施形態に係るＬＳＩデバイスは、Ｓｉ基板１２、埋め込み酸化膜（ＢＯＸ膜）１３、及びＳＯＩ層(シリコン層)１４からなるＳＯＩ基板（ＳＯＩウェハ）１１に形成される。
【００１２】
第１の実施形態に係るＬＳＩデバイスの製造に際しては、先ず、図１から図４までに示されるように、ＳＯＩ層１４の表面近傍を選択的に酸化することによって、酸化膜１６ａを形成する。酸化膜１６ａの形成プロセスは、例えば、ＳＯＩ層１４上の全域に酸化阻止マスクとしての窒化膜１５をＣＶＤ（Chemical Vapor Deposition）法等により成膜し（図１）、ホトリソグラフィ及びエッチングにより窒化膜１５の一部（コア領域１となる範囲）を除去し（図２）、窒化膜１５が除去されて露出したＳＯＩ層１４の表面近傍を酸化（例えば、「熱酸化」である。以下同じ。）して酸化膜１６ａを形成し（図３）、窒化膜１５を除去する（図４）プロセスからなる。
【００１３】
次に、図５から図８までに示されるように、ＳＯＩ層１４の表面近傍を選択的に酸化することによって、Ｉ／Ｏ領域２に酸化膜１６ｂを形成する。酸化膜１６ｂの厚さは、コア領域１の酸化膜１６ａの厚さより薄くする。酸化膜１６ｂの形成プロセスは、例えば、ＳＯＩ層１４上の全域に酸化阻止マスクとしての窒化膜１７をＣＶＤ法等により成膜し（図５）、ホトリソグラフィ及びエッチングにより窒化膜１７の一部（Ｉ／Ｏ領域２となる範囲）を除去し（図６）、窒化膜１７が除去されて露出したＳＯＩ層１４の表面近傍を酸化して酸化膜１６ｂを形成し（図７）、窒化膜１７を除去する（図８）プロセスからなる。なお、酸化膜１６ａと酸化膜１６ｂの形成順序は、上記した順序と逆であってもよい。
【００１４】
次に、図９に示されるように、酸化膜１６ａ及び１６ｂをウェットエッチング等により除去し、コア領域１に薄いＳＯＩ層１４ａを、Ｉ／Ｏ領域２にＳＯＩ層１４ａより厚いＳＯＩ層１４ｂを形成する。薄いＳＯＩ層１４ａの厚さは、例えば、３０ｎｍ以下（チャネル長が０．１μｍ程度の場合）である。また、厚いＳＯＩ層１４ｂの厚さは、例えば、５０ｎｍ程度（チャネル長が０．２μｍ以上の場合）である。ただし、ＳＯＩ層１４ａ及びＳＯＩ層１４ｂの厚さは、上記値に限定されない。
【００１５】
次に、図１０に示されるように、コア領域１とＩ／Ｏ領域２の間に、ＳＯＩ層１４ａとＳＯＩ層１４ｂとを分離する素子分離領域１８を形成する。素子分離領域１８は、例えば、ＬＯＣＯＳ（Local Oxidation of Silicon）法やシャロー・トレンチ・アイソレーション（ＳＴＩ：Shallow Trench Isolation）法等により形成される。
【００１６】
次に、通常のＭＯＳＦＥＴ形成プロセス（チャネル不純物調整プロセスを含む）により、図１１に示されるように、コア領域１に薄いＳＯＩ層１４ａを完全空乏型Ｓｉチャネルとした複数のＭＯＳＦＥＴ２０（図１１には１個のＭＯＳＦＥＴ２０のみを示す。）を形成し、Ｉ／Ｏ領域２に厚いＳＯＩ層１４ｂを完全空乏型Ｓｉチャネルとした複数のＭＯＳＦＥＴ３０（図１１には１個のＭＯＳＦＥＴ３０のみを示す。）を形成する。ＭＯＳＦＥＴ２０及びＭＯＳＦＥＴ３０の形成は、同じプロセスで同時に形成しても、異なるプロセスで順に形成してもよい。
【００１７】
図１１に示されるように、ＭＯＳＦＥＴ２０は、ゲート酸化膜２１と、ゲート電極層２２と、不純物（例えば、Ａｓ、Ｂなど）注入により形成されたソース領域２３及びドレイン領域２４と、完全空乏型Ｓｉチャネル２５（ＳＯＩ層１４ａ）と、側壁絶縁膜２６とを有する。ＭＯＳＦＥＴ２０のチャネル長は、例えば、０．１μｍであるが、チャネル長はこの値に限定されない。また、図１１に示されるように、ＭＯＳＦＥＴ３０は、ゲート酸化膜３１と、ゲート電極層３２と、不純物（例えば、Ａｓ、Ｂなど）注入により形成されたソース領域３３及びドレイン領域３４と、完全空乏型Ｓｉチャネル３５（ＳＯＩ層１４ｂ）と、側壁絶縁膜３６とを有する。ＭＯＳＦＥＴ３０のチャネル長は、例えば、０．２μｍ以上であるが、チャネル長はこの値に限定されない。
【００１８】
以上に説明したように、第１の実施形態に係るＬＳＩデバイスによれば、コア領域１のＭＯＳＦＥＴ２０のチャネル長を短くしているので、低消費電力化及び動作の高速化を実現できる。また、チャネル長が短いコア領域１ではＭＯＳＦＥＴ２０のＳｉチャネル２５となるＳＯＩ層１４ａの膜厚を薄くしているので、チャネル不純物の調整により短チャネル効果を抑制することができ、コア領域１における回路動作の安定化を実現できる。さらに、チャネル長が長いＭＯＳＦＥＴ３０が形成されるＩ／Ｏ領域２ではＭＯＳＦＥＴ３０のＳｉチャネル３５となるＳＯＩ層１４ｂの膜厚を厚くしているので、チャネル不純物の上昇を抑えることができる。このため、ＭＯＳＦＥＴ３０のＰＤ化を回避でき、Ｉ／Ｏ領域２における回路動作の安定化を実現できる。
【００１９】
また、第１の実施形態に係るＬＳＩデバイスの製造方法によれば、ＳＯＩ層１４ａ及び１４ｂの膜厚を酸化膜形成工程における酸化量（酸化膜１６ａ及び１６ｂの厚さ）によって所望の値に制御できるので、製造されるＬＳＩデバイスのＭＯＳＦＥＴのＳｉチャネルの膜厚を、チャネル長や駆動電源の電圧に応じて自由に設定できる。このため、ＬＳＩデバイスの各領域に要求される特性に応じたＳｉチャネルの膜厚を形成でき、例えば、チャネル長の長い高電圧のかかるＩ／Ｏ領域等の耐圧を保つように製造することができる。
【００２０】
第２の実施形態
図１３から図２０までは、本発明の第２の実施形態に係るＬＳＩデバイスの製造プロセス（その１〜８）を説明するための概略的な断面図である。
【００２１】
第２の実施形態に係るＬＳＩデバイスは、低電圧で高速動作が要求される高速演算部（コア領域）１と、コア領域１以外の領域であり電源電圧が高いデータ入出力部（インターフェース領域又はＩ／Ｏ領域）２とを有する。第２の実施形態においては、チャネル長（又はゲート長）の長いＩ／Ｏ領域２ではＳＯＩ層を厚く、チャネル長の短いコア領１では、ＳＯＩ層を薄く形成する。第２の実施形態に係るＭＯＳＦＥＴデバイスのコア領域１及びＩ／Ｏ領域２のそれぞれの電力供給配線の構造は、上記した第１の実施形態のものと同様である。
【００２２】
第２の実施形態に係るＬＳＩデバイスは、Ｓｉ基板４２、埋め込み酸化膜（ＢＯＸ膜）４３、及びＳＯＩ層（シリコン層）４４からなるＳＯＩ基板（ＳＯＩウェハ）４１に形成される。
【００２３】
第２の実施形態に係るＬＳＩデバイスの製造に際しては、先ず、図１３に示されるように、ＳＯＩ基板４１のＳＯＩ層４４の表面近傍を均一に酸化することによって、コア領域１及びＩ／Ｏ領域２となる範囲に酸化膜４６ｂを形成する。
【００２４】
次に、図１４から図１７までに示されるように、ＳＯＩ層４４の表面近傍を選択的に酸化することによって、コア領域１となる範囲の酸化膜の厚さを増加させ、酸化膜４６ｂより膜厚の厚い酸化膜４６ａを形成する。酸化膜４６ａの形成プロセスは、例えば、ＳＯＩ層４４の酸化膜４６ｂ上の全域に酸化阻止マスクとしての窒化膜４５をＣＶＤ法等により成膜し（図１４）、ホトリソグラフィ及びエッチングにより窒化膜４５の一部（コア領域１となる範囲）を除去し（図１５）、窒化膜４５が除去されて露出したＳＯＩ層４４の表面近傍を酸化して酸化膜４６ｂの厚さを増加させた酸化膜４６ａを形成し（図１６）、窒化膜４５を除去する（図１７）プロセスからなる。
【００２５】
次に、図１８に示されるように、酸化膜４６ａ及び４６ｂをウェットエッチング等により除去し、コア領域１に薄いＳＯＩ層４４ａを、Ｉ／Ｏ領域２にＳＯＩ層４４ａより厚いＳＯＩ層４４ｂを形成する。薄いＳＯＩ層４４ａの厚さは、例えば、３０ｎｍ以下（チャネル長が０．１μｍ程度の場合）である。また、厚いＳＯＩ層４４ｂの厚さは、例えば、５０ｎｍ程度（チャネル長が０．２μｍ以上の場合）である。ただし、ＳＯＩ層４４ａ及びＳＯＩ層４４ｂの厚さは、上記値に限定されない。
【００２６】
次に、図１９に示されるように、コア領域１とＩ／Ｏ領域２の間に、ＳＯＩ層４４ａとＳＯＩ層４４ｂとを分離する素子分離領域４８を形成する。素子分離領域４８は、例えば、ＬＯＣＯＳ法やＳＴＩ法等により形成される。
【００２７】
次に、図２０に示されるように、コア領域１に薄いＳＯＩ層４４ａを完全空乏型Ｓｉチャネルとした複数のＭＯＳＦＥＴ２０（図２０には１個のＭＯＳＦＥＴ２０のみを示す。）を形成し、Ｉ／Ｏ領域２に厚いＳＯＩ層４４ｂを完全空乏型Ｓｉチャネルとした複数のＭＯＳＦＥＴ３０（図２０には１個のＭＯＳＦＥＴ３０のみを示す。）を形成する。ＭＯＳＦＥＴ２０及びＭＯＳＦＥＴ３０の形成は、同じプロセスで同時に形成しても、異なるプロセスで順に形成してもよい。ＭＯＳＦＥＴ２０及び３０の構造は第１の実施形態のものと同じである
【００２８】
以上に説明したように、第２の実施形態に係るＬＳＩデバイスによれば、コア領域１のＭＯＳＦＥＴ２０のチャネル長を短くしているので、低消費電力化及び動作の高速化を実現できる。また、チャネル長が短いコア領域１ではＭＯＳＦＥＴ２０のＳｉチャネル２５となるＳＯＩ層４４ａの膜厚を薄くしているので、チャネル不純物の調整により短チャネル効果を抑制することができ、コア領域１における回路動作の安定化を実現できる。さらに、チャネル長が長いＭＯＳＦＥＴ３０が形成されるＩ／Ｏ領域２ではＭＯＳＦＥＴ３０のＳｉチャネル３５となるＳＯＩ層４４ｂの膜厚を厚くしているので、チャネル不純物の上昇を抑えることができる。このため、ＭＯＳＦＥＴ３０のＰＤ化を回避でき、Ｉ／Ｏ領域２における回路動作の安定化を実現できる。
【００２９】
また、第２の実施形態に係るＬＳＩデバイスの製造方法によれば、ＳＯＩ層４４ａ及び４４ｂの膜厚を酸化膜形成工程における酸化量（酸化膜４６ａ及び４６ｂの厚さ）によって所望の値に制御できるので、製造されるＬＳＩデバイスのＭＯＳＦＥＴのＳｉチャネルの膜厚を、チャネル長や駆動電源の電圧に応じて自由に設定できる。このため、ＬＳＩデバイスの各領域に要求される特性に応じたＳｉチャネルの膜厚を形成でき、例えば、チャネル長の長い高電圧のかかるＩ／Ｏ領域等の耐圧を保つように製造することができる。
【００３０】
また、第２の実施形態に係るＬＳＩデバイスの製造方法によれば、窒化膜形成工程が１回（図１４の窒化膜４５のみ）で済むので、第１の実施形態の製造方法よりも製造プロセスを簡略化できる。
【００３１】
第３の実施形態
図２１から図２９までは、本発明の第３の実施形態に係るＬＳＩデバイスの製造プロセス（その１〜９）を説明するための概略的な断面図である。
【００３２】
第３の実施形態に係るＬＳＩデバイスは、低電圧で高速動作が要求される高速演算部（コア領域）１と、コア領域１以外の領域であり電源電圧が高いデータ入出力部（インターフェース領域又はＩ／Ｏ領域）２とを有する。第３の実施形態においては、チャネル長（又はゲート長）の長いＩ／Ｏ領域２ではＳＯＩ層５４ｂを厚く、チャネル長の短いコア領１ではＳＯＩ層５４ｃ（５４ａ）を薄く形成する。第３の実施形態に係るＭＯＳＦＥＴデバイスのコア領域１及びＩ／Ｏ領域２のそれぞれの電力供給配線の構造は、上記した第１の実施形態のものと同様である。
【００３３】
第３の実施形態に係るＬＳＩデバイスは、Ｓｉ基板５２、埋め込み酸化膜（ＢＯＸ膜）５３、及びＳＯＩ層（シリコン層）５４からなるＳＯＩ基板（ＳＯＩウェハ）５１に形成される。
【００３４】
第３の実施形態に係るＬＳＩデバイスの製造に際しては、先ず、図２１に示されるように、ＳＯＩ基板５１のＳＯＩ層５４を、コア領域１となるＳＯＩ層５４ａとＩ／Ｏ領域２となるＳＯＩ層５４ｂとに分離する素子分離領域５８を形成する。素子分離領域５８は、例えば、ＬＯＣＯＳ法やＳＴＩ法等により形成される。
【００３５】
次に、図２２に示されるように、ＳＯＩ層５４ａ及びＳＯＩ層５４ｂの表面近傍を均一に酸化することによって、コア領域１及びＩ／Ｏ領域２となる範囲に酸化膜５６ａ及び５６ｂを形成する。
【００３６】
次に、図２３に示されるように、化学的機械研磨（ＣＭＰ：Chemical Mechanical Polish）法により素子分離領域５８の上部及び酸化膜５６ａ及び５６ｂを除去して、ＳＯＩ層５４ａ、ＳＯＩ層５４ｂ、及び阻止分離領域５８の上部を平坦化する。
【００３７】
次に、図２４から図２７までに示されるように、ＳＯＩ層５４ａの表面近傍を酸化することによって、コア領域１となる範囲に酸化膜５６ｃを形成する。酸化膜５６ｃの形成プロセスは、例えば、ＳＯＩ層５４ａ、素子分離領域５８、及びＳＯＩ層５４ｂ上の全域に酸化阻止マスクとしての窒化膜５５をＣＶＤ法等により成膜し（図２４）、ホトリソグラフィ及びエッチングにより窒化膜５５の一部（コア領域１となる範囲）を除去し（図２５）、窒化膜５５が除去されて露出したＳＯＩ層５４ａの表面近傍を酸化して酸化膜５６ｃを形成し（図２６）、窒化膜５５を除去する（図２７）プロセスからなる。
【００３８】
次に、図２８に示されるように、酸化膜５６ｃをウェットエッチング等により除去し、コア領域１に薄いＳＯＩ層５４ｃ（ＳＯＩ層５４ａの一部）を形成する。この時点で、Ｉ／Ｏ領域２には、ＳＯＩ層５４ｃより厚いＳＯＩ層５４ｂが形成されている。薄いＳＯＩ層５４ｃの厚さは、例えば、３０ｎｍ以下（チャネル長が０．１μｍ程度の場合）である。また、厚いＳＯＩ層５４ｂの厚さは、例えば、５０ｎｍ程度（チャネル長が０．２μｍ以上の場合）である。ただし、ＳＯＩ層５４ｃ及びＳＯＩ層５４ｂの厚さは、上記値に限定されない。
【００３９】
次に、図２９に示されるように、コア領域１に薄いＳＯＩ層５４ｃを完全空乏型Ｓｉチャネルとした複数のＭＯＳＦＥＴ２０（図２９には１個のＭＯＳＦＥＴ２０のみを示す。）を形成し、Ｉ／Ｏ領域２に厚いＳＯＩ層５４ｂを完全空乏型Ｓｉチャネルとした複数のＭＯＳＦＥＴ３０（図２９には１個のＭＯＳＦＥＴ３０のみを示す。）を形成する。ＭＯＳＦＥＴ２０及びＭＯＳＦＥＴ３０の形成は、同じプロセスで同時に形成しても、異なるプロセスで順に形成してもよい。ＭＯＳＦＥＴ２０及び３０の構造は第１の実施形態のものと同じである。
【００４０】
以上に説明したように、第３の実施形態に係るＬＳＩデバイスによれば、コア領域１のＭＯＳＦＥＴ２０のチャネル長を短くしているので、低消費電力化及び動作の高速化を実現できる。また、チャネル長が短いコア領域１ではＭＯＳＦＥＴ２０のＳｉチャネル２５となるＳＯＩ層５４ｃの膜厚を薄くしているので、チャネル不純物の調整により短チャネル効果を抑制することができ、コア領域１における回路動作の安定化を実現できる。さらに、チャネル長が長いＭＯＳＦＥＴ３０が形成されるＩ／Ｏ領域２ではＭＯＳＦＥＴ３０のＳｉチャネル３５となるＳＯＩ層５４ｂの膜厚を厚くしているので、チャネル不純物の上昇を抑えることができる。このため、ＭＯＳＦＥＴ３０のＰＤ化を回避でき、Ｉ／Ｏ領域２における回路動作の安定化を実現できる。
【００４１】
また、第３の実施形態に係るＬＳＩデバイスの製造方法によれば、ＳＯＩ層５４ｃ及び５４ｂの膜厚を酸化膜形成工程における酸化量（酸化膜５６ａ、５６ｂ、及び５６ｃの厚さ）によって所望の値に制御できるので、製造されるＬＳＩデバイスのＭＯＳＦＥＴのＳｉチャネルの膜厚を、チャネル長や駆動電源の電圧に応じて自由に設定できる。このため、ＬＳＩデバイスの各領域に要求される特性に応じたＳｉチャネルの膜厚を形成でき、例えば、チャネル長の長い高電圧のかかるＩ／Ｏ領域等の耐圧を保つように製造することができる。
【００４２】
また、第３の実施形態に係るＬＳＩデバイスの製造方法によれば、ＬＯＣＯＳ法により素子分離領域５８を形成した後にＣＭＰ法による研磨工程を設けたので、バーズビークを除去することができる。また、ＬＯＣＯＳ法により形成された素子分離領域５８によりＳＯＩ層に応力がかかりＮＭＯＳの特性劣化が起こる場合があるが、ＣＭＰ法による研磨工程を設けたので、ＳＯＩ層に生じる応力を緩和することができる。
【００４５】
【発明の効果】
本発明のＬＳＩデバイスの製造方法によれば、ＳＯＩ層の膜厚を酸化膜形成工程における酸化量によって所望の値に制御できるので、製造されるＬＳＩデバイスのＭＯＳＦＥＴのＳｉチャネルの膜厚を、チャネル長や駆動電源の電圧に応じて自由に設定できる。このため、ＬＳＩデバイスの各領域に要求される特性に応じたＳｉチャネルの膜厚を形成できる。
【図面の簡単な説明】
【図１】 本発明の第１の実施形態に係るＬＳＩデバイスの製造プロセス（その１）を説明するための概略的な断面図である。
【図２】 本発明の第１の実施形態に係るＬＳＩデバイスの製造プロセス（その２）を説明するための概略的な断面図である。
【図３】 本発明の第１の実施形態に係るＬＳＩデバイスの製造プロセス（その３）を説明するための概略的な断面図である。
【図４】 本発明の第１の実施形態に係るＬＳＩデバイスの製造プロセス（その４）を説明するための概略的な断面図である。
【図５】 本発明の第１の実施形態に係るＬＳＩデバイスの製造プロセス（その５）を説明するための概略的な断面図である。
【図６】 本発明の第１の実施形態に係るＬＳＩデバイスの製造プロセス（その６）を説明するための概略的な断面図である。
【図７】 本発明の第１の実施形態に係るＬＳＩデバイスの製造プロセス（その７）を説明するための概略的な断面図である。
【図８】 本発明の第１の実施形態に係るＬＳＩデバイスの製造プロセス（その８）を説明するための概略的な断面図である。
【図９】 本発明の第１の実施形態に係るＬＳＩデバイスの製造プロセス（その９）を説明するための概略的な断面図である。
【図１０】 本発明の第１の実施形態に係るＬＳＩデバイスの製造プロセス（その１０）を説明するための概略的な断面図である。
【図１１】 本発明の第１の実施形態に係るＬＳＩデバイスの製造プロセス（その１１）を説明するための概略的な断面図である。
【図１２】 本発明の第１の実施形態に係るＬＳＩデバイスのコア領域及びＩ／Ｏ領域のそれぞれの電力供給配線の構造を概略的に示す平面図である。
【図１３】 本発明の第２の実施形態に係るＬＳＩデバイスの製造プロセス（その１）を説明するための概略的な断面図である。
【図１４】 本発明の第２の実施形態に係るＬＳＩデバイスの製造プロセス（その２）を説明するための概略的な断面図である。
【図１５】 本発明の第２の実施形態に係るＬＳＩデバイスの製造プロセス（その３）を説明するための概略的な断面図である。
【図１６】 本発明の第２の実施形態に係るＬＳＩデバイスの製造プロセス（その４）を説明するための概略的な断面図である。
【図１７】 本発明の第２の実施形態に係るＬＳＩデバイスの製造プロセス（その５）を説明するための概略的な断面図である。
【図１８】 本発明の第２の実施形態に係るＬＳＩデバイスの製造プロセス（その６）を説明するための概略的な断面図である。
【図１９】 本発明の第２の実施形態に係るＬＳＩデバイスの製造プロセス（その７）を説明するための概略的な断面図である。
【図２０】 本発明の第２の実施形態に係るＬＳＩデバイスの製造プロセス（その８）を説明するための概略的な断面図である。
【図２１】 本発明の第３の実施形態に係るＬＳＩデバイスの製造プロセス（その１）を説明するための概略的な断面図である。
【図２２】 本発明の第３の実施形態に係るＬＳＩデバイスの製造プロセス（その２）を説明するための概略的な断面図である。
【図２３】 本発明の第３の実施形態に係るＬＳＩデバイスの製造プロセス（その３）を説明するための概略的な断面図である。
【図２４】 本発明の第３の実施形態に係るＬＳＩデバイスの製造プロセス（その４）を説明するための概略的な断面図である。
【図２５】 本発明の第３の実施形態に係るＬＳＩデバイスの製造プロセス（その５）を説明するための概略的な断面図である。
【図２６】 本発明の第３の実施形態に係るＬＳＩデバイスの製造プロセス（その６）を説明するための概略的な断面図である。
【図２７】 本発明の第３の実施形態に係るＬＳＩデバイスの製造プロセス（その７）を説明するための概略的な断面図である。
【図２８】 本発明の第３の実施形態に係るＬＳＩデバイスの製造プロセス（その８）を説明するための概略的な断面図である。
【図２９】 本発明の第３の実施形態に係るＬＳＩデバイスの製造プロセス（その９）を説明するための概略的な断面図である。
【符号の説明】
１ コア領域、
２ Ｉ／Ｏ領域、
１ａ コア電源配線、
１ｂ コア電源端子（又はコア電源回路）、
２ａ Ｉ／Ｏ電源配線、
２ｂ Ｉ／Ｏ電源端子（又はＩ／Ｏ電源回路）、
ＧＮＤ グランド配線、
１１，４１，５１ ＳＯＩ基板（ＳＯＩウェハ）、
１２，４２，５２ Ｓｉ基板、
１３，４３，５３ 埋め込み酸化膜（ＢＯＸ膜）、
１４，４４，５４ ＳＯＩ層、
１４ａ，４４ａ，５４ａ，５４ｃ コア領域のＳＯＩ層、
１４ｂ，４４ｂ，５４ｂ Ｉ／Ｏ領域のＳＯＩ層、
１５，１７，４５，４７，５５，５７ 窒化膜、
１６ａ，１６ｂ，４６ａ，４６ｂ，５６ａ，５６ｂ 酸化膜、
１８，４８，５８ 素子分離領域、
２０，３０ ＭＯＳＦＥＴ、
２１，３１ ゲート酸化膜、
２２，３２ ゲート電極層、
２３，３３ ソース領域、
２４，３４ ドレイン領域、
２５，３５ Ｓｉチャネル、
２６，３６ 側壁絶縁膜。
【発明の属する技術分野】
本発明は、完全空乏型ＳＯＩ（ＦＤＳＯＩ：Fully Depleted Silicon On Insulator）ＭＯＳ電界効果トランジスタ（ＭＯＳＦＥＴ）を備えたＬＳＩデバイス及びその製造方法に関する。
【０００２】
【従来の技術】
従来から、ＰチャネルＭＯＳＦＥＴを設ける第１の半導体活性層の膜厚をＮＭＯＳＦＥＴを設ける第２の半導体活性層の膜厚より薄くした半導体装置の提案がある（特許文献１参照）。また、ＬＳＩデバイスの低消費電力化と動作の高速化を実現するために、ＬＳＩデバイスを構成するＭＯＳＦＥＴをＦＤＳＯＩ−ＭＯＳＦＥＴとする提案がある（特許文献２参照）。ＦＤＳＯＩ−ＭＯＳＦＥＴは、理論的限界に近いサブスレショルド特性を実現でき、バルクＣＭＯＳデバイスと比較して約１桁サブスレショルドリーク電流の低減が可能である。また、ＦＤＳＯＩ−ＭＯＳＦＥＴは、部分空乏型（ＰＤ：Partly Depleted）ＳＯＩ−ＭＯＳＦＥＴと異なってインパクトイオン化によるキンク現象が発生せず、ＰＤＳＯＩ−ＭＯＳＦＥＴに比べて遅延時間の周波数特性、パスゲートリーク等の動的基板浮遊効果に対しする安定性が優れている。
【０００３】
【特許文献１】
特開平１−１２２１５４号公報（第２ページ右下欄、第１図）
【特許文献２】
特開平６−２９１２６５号公報（段落００４９、図１５）
【０００４】
以上のようにＦＤＳＯＩ−ＭＯＳＦＥＴは低消費電力化と動作の高速化を同時に実現できる反面、短チャネル効果が顕著であるという欠点を持つ。短チャネル効果を抑制するためには、ＳＯＩ層を薄膜化することが効果的であるが、ＳＯＩ層を薄膜化するとＭＯＳＦＥＴの閾値電圧が低下し、動作が不安定になる。このため、チャネル領域に高濃度のチャネル不純物を注入することで閾値電圧を調整する必要がある。
【０００５】
【発明が解決しようとする課題】
しかしながら、チャネル長が長いＭＯＳＦＥＴではチャネル不純物の上昇によりＰＤ化が起こり易くなる。ＭＯＳＦＥＴがＰＤ化するとキンク現象が発生し、ＭＯＳＦＥＴの動作の線形性が失われ、回路動作が不安定になるので、ＬＳＩ設計が極めて困難になる。
【０００６】
そこで、本発明は上記したような従来技術の課題を解決するためになされたものであり、その目的とするところは、低消費電力化、動作の高速化、及び回路動作の安定化を実現できるＬＳＩデバイス及びその製造方法を提供することにある。
【０００８】
【課題を解決するための手段】
本発明に係るＬＳＩデバイスの製造方法は、第１の駆動電圧が供給されるコア領域と前記第１の駆動電圧より高い第２の駆動電圧が供給されるインターフェース領域とを有するＬＳＩデバイスの製造方法である。この製造方法は、ＳＯＩ基板のＳＯＩ層を、前記コア領域となる第１のＳＯＩ層と前記インターフェース領域となる第２のＳＯＩ層とに分離する素子分離領域を形成する工程と、前記第１のＳＯＩ層及び前記第２のＳＯＩ層の表面近傍を均一に酸化することによって、前記コア領域及び前記インターフェース領域となる範囲に第２の酸化膜を形成する工程と、ＣＭＰ法により前記素子分離領域の上部及び前記第２の酸化膜を除去して、前記第１のＳＯＩ層、前記第２のＳＯＩ層、及び前記素子分離領域の表面を平坦化する工程と、前記第１のＳＯＩ層の表面近傍の領域を選択的に酸化することによって、第１の酸化膜を形成する工程と、前記第１の酸化膜を除去することによって、前記第１のＳＯＩ層を前記第２のＳＯＩ層より薄くする工程と、前記コア領域に前記第１のＳＯＩ層を完全空乏型Ｓｉチャネルとした複数の第１のＭＯＳＦＥＴを形成し、前記インターフェース領域に前記第２のＳＯＩ層を完全空乏型Ｓｉチャネルとした複数の第２のＭＯＳＦＥＴを形成する工程とを有し、前記第１のＭＯＳＦＥＴ及び前記第２のＭＯＳＦＥＴを形成する工程において、前記コア領域に形成された前記第１のＭＯＳＦＥＴのチャネル長を前記インターフェース領域に形成された前記第２のＭＯＳＦＥＴのチャネル長より短くしたものである。
【０００９】
【発明の実施の形態】
第１の実施形態
図１から図１１までは、本発明の第１の実施形態に係るＬＳＩデバイスの製造プロセス（その１〜１１）を説明するための概略的な断面図である。
【００１０】
第１の実施形態に係るＬＳＩデバイスは、低電圧で高速動作が要求される高速演算部（コア領域）１と、コア領域１以外の領域であり電源電圧が高いデータ入出力部（インターフェース領域又はＩ／Ｏ領域）２とを有する。第１の実施形態においては、チャネル長（又はゲート長）の長いＩ／Ｏ領域２ではＳＯＩ層を厚くし、チャネル長の短いコア領１では、ＳＯＩ層を薄く形成する。図１２は、第１の実施形態に係るＭＯＳＦＥＴデバイスのコア領域１４及びＩ／Ｏ領域１５のそれぞれの電力供給配線の構造を概略的に示す平面図である。図１２に示されるように、コア領域１にはグランド配線ＧＮＤとコア電源配線１ａが備えられている。また、Ｉ／Ｏ領域２にはグランド配線ＧＮＤとＩ／Ｏ電源配線２ａが備えられている。コア領域１には、コア電源端子（又はコア電源回路）１ｂ及びコア電源配線１ａによりコア駆動電圧ＶＣＯＲＥが供給される。また、Ｉ／Ｏ領域２には、Ｉ／Ｏ電源端子（又はＩ／Ｏ電源回路）２ｂ及びＩ／Ｏ電源配線２ａによりＩ／Ｏ駆動電圧ＶＩ／Ｏが供給される。第１の実施形態においては、コア駆動電圧ＶＣＯＲＥはＩ／Ｏ駆動電圧ＶＩ／Ｏより低く設定されている。例えば、コア駆動電圧ＶＣＯＲＥは１．５Ｖであり、Ｉ／Ｏ駆動電圧ＶＩ／Ｏは３．３Ｖ（又は２.５Ｖ）である。
【００１１】
第１の実施形態に係るＬＳＩデバイスは、Ｓｉ基板１２、埋め込み酸化膜（ＢＯＸ膜）１３、及びＳＯＩ層(シリコン層)１４からなるＳＯＩ基板（ＳＯＩウェハ）１１に形成される。
【００１２】
第１の実施形態に係るＬＳＩデバイスの製造に際しては、先ず、図１から図４までに示されるように、ＳＯＩ層１４の表面近傍を選択的に酸化することによって、酸化膜１６ａを形成する。酸化膜１６ａの形成プロセスは、例えば、ＳＯＩ層１４上の全域に酸化阻止マスクとしての窒化膜１５をＣＶＤ（Chemical Vapor Deposition）法等により成膜し（図１）、ホトリソグラフィ及びエッチングにより窒化膜１５の一部（コア領域１となる範囲）を除去し（図２）、窒化膜１５が除去されて露出したＳＯＩ層１４の表面近傍を酸化（例えば、「熱酸化」である。以下同じ。）して酸化膜１６ａを形成し（図３）、窒化膜１５を除去する（図４）プロセスからなる。
【００１３】
次に、図５から図８までに示されるように、ＳＯＩ層１４の表面近傍を選択的に酸化することによって、Ｉ／Ｏ領域２に酸化膜１６ｂを形成する。酸化膜１６ｂの厚さは、コア領域１の酸化膜１６ａの厚さより薄くする。酸化膜１６ｂの形成プロセスは、例えば、ＳＯＩ層１４上の全域に酸化阻止マスクとしての窒化膜１７をＣＶＤ法等により成膜し（図５）、ホトリソグラフィ及びエッチングにより窒化膜１７の一部（Ｉ／Ｏ領域２となる範囲）を除去し（図６）、窒化膜１７が除去されて露出したＳＯＩ層１４の表面近傍を酸化して酸化膜１６ｂを形成し（図７）、窒化膜１７を除去する（図８）プロセスからなる。なお、酸化膜１６ａと酸化膜１６ｂの形成順序は、上記した順序と逆であってもよい。
【００１４】
次に、図９に示されるように、酸化膜１６ａ及び１６ｂをウェットエッチング等により除去し、コア領域１に薄いＳＯＩ層１４ａを、Ｉ／Ｏ領域２にＳＯＩ層１４ａより厚いＳＯＩ層１４ｂを形成する。薄いＳＯＩ層１４ａの厚さは、例えば、３０ｎｍ以下（チャネル長が０．１μｍ程度の場合）である。また、厚いＳＯＩ層１４ｂの厚さは、例えば、５０ｎｍ程度（チャネル長が０．２μｍ以上の場合）である。ただし、ＳＯＩ層１４ａ及びＳＯＩ層１４ｂの厚さは、上記値に限定されない。
【００１５】
次に、図１０に示されるように、コア領域１とＩ／Ｏ領域２の間に、ＳＯＩ層１４ａとＳＯＩ層１４ｂとを分離する素子分離領域１８を形成する。素子分離領域１８は、例えば、ＬＯＣＯＳ（Local Oxidation of Silicon）法やシャロー・トレンチ・アイソレーション（ＳＴＩ：Shallow Trench Isolation）法等により形成される。
【００１６】
次に、通常のＭＯＳＦＥＴ形成プロセス（チャネル不純物調整プロセスを含む）により、図１１に示されるように、コア領域１に薄いＳＯＩ層１４ａを完全空乏型Ｓｉチャネルとした複数のＭＯＳＦＥＴ２０（図１１には１個のＭＯＳＦＥＴ２０のみを示す。）を形成し、Ｉ／Ｏ領域２に厚いＳＯＩ層１４ｂを完全空乏型Ｓｉチャネルとした複数のＭＯＳＦＥＴ３０（図１１には１個のＭＯＳＦＥＴ３０のみを示す。）を形成する。ＭＯＳＦＥＴ２０及びＭＯＳＦＥＴ３０の形成は、同じプロセスで同時に形成しても、異なるプロセスで順に形成してもよい。
【００１７】
図１１に示されるように、ＭＯＳＦＥＴ２０は、ゲート酸化膜２１と、ゲート電極層２２と、不純物（例えば、Ａｓ、Ｂなど）注入により形成されたソース領域２３及びドレイン領域２４と、完全空乏型Ｓｉチャネル２５（ＳＯＩ層１４ａ）と、側壁絶縁膜２６とを有する。ＭＯＳＦＥＴ２０のチャネル長は、例えば、０．１μｍであるが、チャネル長はこの値に限定されない。また、図１１に示されるように、ＭＯＳＦＥＴ３０は、ゲート酸化膜３１と、ゲート電極層３２と、不純物（例えば、Ａｓ、Ｂなど）注入により形成されたソース領域３３及びドレイン領域３４と、完全空乏型Ｓｉチャネル３５（ＳＯＩ層１４ｂ）と、側壁絶縁膜３６とを有する。ＭＯＳＦＥＴ３０のチャネル長は、例えば、０．２μｍ以上であるが、チャネル長はこの値に限定されない。
【００１８】
以上に説明したように、第１の実施形態に係るＬＳＩデバイスによれば、コア領域１のＭＯＳＦＥＴ２０のチャネル長を短くしているので、低消費電力化及び動作の高速化を実現できる。また、チャネル長が短いコア領域１ではＭＯＳＦＥＴ２０のＳｉチャネル２５となるＳＯＩ層１４ａの膜厚を薄くしているので、チャネル不純物の調整により短チャネル効果を抑制することができ、コア領域１における回路動作の安定化を実現できる。さらに、チャネル長が長いＭＯＳＦＥＴ３０が形成されるＩ／Ｏ領域２ではＭＯＳＦＥＴ３０のＳｉチャネル３５となるＳＯＩ層１４ｂの膜厚を厚くしているので、チャネル不純物の上昇を抑えることができる。このため、ＭＯＳＦＥＴ３０のＰＤ化を回避でき、Ｉ／Ｏ領域２における回路動作の安定化を実現できる。
【００１９】
また、第１の実施形態に係るＬＳＩデバイスの製造方法によれば、ＳＯＩ層１４ａ及び１４ｂの膜厚を酸化膜形成工程における酸化量（酸化膜１６ａ及び１６ｂの厚さ）によって所望の値に制御できるので、製造されるＬＳＩデバイスのＭＯＳＦＥＴのＳｉチャネルの膜厚を、チャネル長や駆動電源の電圧に応じて自由に設定できる。このため、ＬＳＩデバイスの各領域に要求される特性に応じたＳｉチャネルの膜厚を形成でき、例えば、チャネル長の長い高電圧のかかるＩ／Ｏ領域等の耐圧を保つように製造することができる。
【００２０】
第２の実施形態
図１３から図２０までは、本発明の第２の実施形態に係るＬＳＩデバイスの製造プロセス（その１〜８）を説明するための概略的な断面図である。
【００２１】
第２の実施形態に係るＬＳＩデバイスは、低電圧で高速動作が要求される高速演算部（コア領域）１と、コア領域１以外の領域であり電源電圧が高いデータ入出力部（インターフェース領域又はＩ／Ｏ領域）２とを有する。第２の実施形態においては、チャネル長（又はゲート長）の長いＩ／Ｏ領域２ではＳＯＩ層を厚く、チャネル長の短いコア領１では、ＳＯＩ層を薄く形成する。第２の実施形態に係るＭＯＳＦＥＴデバイスのコア領域１及びＩ／Ｏ領域２のそれぞれの電力供給配線の構造は、上記した第１の実施形態のものと同様である。
【００２２】
第２の実施形態に係るＬＳＩデバイスは、Ｓｉ基板４２、埋め込み酸化膜（ＢＯＸ膜）４３、及びＳＯＩ層（シリコン層）４４からなるＳＯＩ基板（ＳＯＩウェハ）４１に形成される。
【００２３】
第２の実施形態に係るＬＳＩデバイスの製造に際しては、先ず、図１３に示されるように、ＳＯＩ基板４１のＳＯＩ層４４の表面近傍を均一に酸化することによって、コア領域１及びＩ／Ｏ領域２となる範囲に酸化膜４６ｂを形成する。
【００２４】
次に、図１４から図１７までに示されるように、ＳＯＩ層４４の表面近傍を選択的に酸化することによって、コア領域１となる範囲の酸化膜の厚さを増加させ、酸化膜４６ｂより膜厚の厚い酸化膜４６ａを形成する。酸化膜４６ａの形成プロセスは、例えば、ＳＯＩ層４４の酸化膜４６ｂ上の全域に酸化阻止マスクとしての窒化膜４５をＣＶＤ法等により成膜し（図１４）、ホトリソグラフィ及びエッチングにより窒化膜４５の一部（コア領域１となる範囲）を除去し（図１５）、窒化膜４５が除去されて露出したＳＯＩ層４４の表面近傍を酸化して酸化膜４６ｂの厚さを増加させた酸化膜４６ａを形成し（図１６）、窒化膜４５を除去する（図１７）プロセスからなる。
【００２５】
次に、図１８に示されるように、酸化膜４６ａ及び４６ｂをウェットエッチング等により除去し、コア領域１に薄いＳＯＩ層４４ａを、Ｉ／Ｏ領域２にＳＯＩ層４４ａより厚いＳＯＩ層４４ｂを形成する。薄いＳＯＩ層４４ａの厚さは、例えば、３０ｎｍ以下（チャネル長が０．１μｍ程度の場合）である。また、厚いＳＯＩ層４４ｂの厚さは、例えば、５０ｎｍ程度（チャネル長が０．２μｍ以上の場合）である。ただし、ＳＯＩ層４４ａ及びＳＯＩ層４４ｂの厚さは、上記値に限定されない。
【００２６】
次に、図１９に示されるように、コア領域１とＩ／Ｏ領域２の間に、ＳＯＩ層４４ａとＳＯＩ層４４ｂとを分離する素子分離領域４８を形成する。素子分離領域４８は、例えば、ＬＯＣＯＳ法やＳＴＩ法等により形成される。
【００２７】
次に、図２０に示されるように、コア領域１に薄いＳＯＩ層４４ａを完全空乏型Ｓｉチャネルとした複数のＭＯＳＦＥＴ２０（図２０には１個のＭＯＳＦＥＴ２０のみを示す。）を形成し、Ｉ／Ｏ領域２に厚いＳＯＩ層４４ｂを完全空乏型Ｓｉチャネルとした複数のＭＯＳＦＥＴ３０（図２０には１個のＭＯＳＦＥＴ３０のみを示す。）を形成する。ＭＯＳＦＥＴ２０及びＭＯＳＦＥＴ３０の形成は、同じプロセスで同時に形成しても、異なるプロセスで順に形成してもよい。ＭＯＳＦＥＴ２０及び３０の構造は第１の実施形態のものと同じである
【００２８】
以上に説明したように、第２の実施形態に係るＬＳＩデバイスによれば、コア領域１のＭＯＳＦＥＴ２０のチャネル長を短くしているので、低消費電力化及び動作の高速化を実現できる。また、チャネル長が短いコア領域１ではＭＯＳＦＥＴ２０のＳｉチャネル２５となるＳＯＩ層４４ａの膜厚を薄くしているので、チャネル不純物の調整により短チャネル効果を抑制することができ、コア領域１における回路動作の安定化を実現できる。さらに、チャネル長が長いＭＯＳＦＥＴ３０が形成されるＩ／Ｏ領域２ではＭＯＳＦＥＴ３０のＳｉチャネル３５となるＳＯＩ層４４ｂの膜厚を厚くしているので、チャネル不純物の上昇を抑えることができる。このため、ＭＯＳＦＥＴ３０のＰＤ化を回避でき、Ｉ／Ｏ領域２における回路動作の安定化を実現できる。
【００２９】
また、第２の実施形態に係るＬＳＩデバイスの製造方法によれば、ＳＯＩ層４４ａ及び４４ｂの膜厚を酸化膜形成工程における酸化量（酸化膜４６ａ及び４６ｂの厚さ）によって所望の値に制御できるので、製造されるＬＳＩデバイスのＭＯＳＦＥＴのＳｉチャネルの膜厚を、チャネル長や駆動電源の電圧に応じて自由に設定できる。このため、ＬＳＩデバイスの各領域に要求される特性に応じたＳｉチャネルの膜厚を形成でき、例えば、チャネル長の長い高電圧のかかるＩ／Ｏ領域等の耐圧を保つように製造することができる。
【００３０】
また、第２の実施形態に係るＬＳＩデバイスの製造方法によれば、窒化膜形成工程が１回（図１４の窒化膜４５のみ）で済むので、第１の実施形態の製造方法よりも製造プロセスを簡略化できる。
【００３１】
第３の実施形態
図２１から図２９までは、本発明の第３の実施形態に係るＬＳＩデバイスの製造プロセス（その１〜９）を説明するための概略的な断面図である。
【００３２】
第３の実施形態に係るＬＳＩデバイスは、低電圧で高速動作が要求される高速演算部（コア領域）１と、コア領域１以外の領域であり電源電圧が高いデータ入出力部（インターフェース領域又はＩ／Ｏ領域）２とを有する。第３の実施形態においては、チャネル長（又はゲート長）の長いＩ／Ｏ領域２ではＳＯＩ層５４ｂを厚く、チャネル長の短いコア領１ではＳＯＩ層５４ｃ（５４ａ）を薄く形成する。第３の実施形態に係るＭＯＳＦＥＴデバイスのコア領域１及びＩ／Ｏ領域２のそれぞれの電力供給配線の構造は、上記した第１の実施形態のものと同様である。
【００３３】
第３の実施形態に係るＬＳＩデバイスは、Ｓｉ基板５２、埋め込み酸化膜（ＢＯＸ膜）５３、及びＳＯＩ層（シリコン層）５４からなるＳＯＩ基板（ＳＯＩウェハ）５１に形成される。
【００３４】
第３の実施形態に係るＬＳＩデバイスの製造に際しては、先ず、図２１に示されるように、ＳＯＩ基板５１のＳＯＩ層５４を、コア領域１となるＳＯＩ層５４ａとＩ／Ｏ領域２となるＳＯＩ層５４ｂとに分離する素子分離領域５８を形成する。素子分離領域５８は、例えば、ＬＯＣＯＳ法やＳＴＩ法等により形成される。
【００３５】
次に、図２２に示されるように、ＳＯＩ層５４ａ及びＳＯＩ層５４ｂの表面近傍を均一に酸化することによって、コア領域１及びＩ／Ｏ領域２となる範囲に酸化膜５６ａ及び５６ｂを形成する。
【００３６】
次に、図２３に示されるように、化学的機械研磨（ＣＭＰ：Chemical Mechanical Polish）法により素子分離領域５８の上部及び酸化膜５６ａ及び５６ｂを除去して、ＳＯＩ層５４ａ、ＳＯＩ層５４ｂ、及び阻止分離領域５８の上部を平坦化する。
【００３７】
次に、図２４から図２７までに示されるように、ＳＯＩ層５４ａの表面近傍を酸化することによって、コア領域１となる範囲に酸化膜５６ｃを形成する。酸化膜５６ｃの形成プロセスは、例えば、ＳＯＩ層５４ａ、素子分離領域５８、及びＳＯＩ層５４ｂ上の全域に酸化阻止マスクとしての窒化膜５５をＣＶＤ法等により成膜し（図２４）、ホトリソグラフィ及びエッチングにより窒化膜５５の一部（コア領域１となる範囲）を除去し（図２５）、窒化膜５５が除去されて露出したＳＯＩ層５４ａの表面近傍を酸化して酸化膜５６ｃを形成し（図２６）、窒化膜５５を除去する（図２７）プロセスからなる。
【００３８】
次に、図２８に示されるように、酸化膜５６ｃをウェットエッチング等により除去し、コア領域１に薄いＳＯＩ層５４ｃ（ＳＯＩ層５４ａの一部）を形成する。この時点で、Ｉ／Ｏ領域２には、ＳＯＩ層５４ｃより厚いＳＯＩ層５４ｂが形成されている。薄いＳＯＩ層５４ｃの厚さは、例えば、３０ｎｍ以下（チャネル長が０．１μｍ程度の場合）である。また、厚いＳＯＩ層５４ｂの厚さは、例えば、５０ｎｍ程度（チャネル長が０．２μｍ以上の場合）である。ただし、ＳＯＩ層５４ｃ及びＳＯＩ層５４ｂの厚さは、上記値に限定されない。
【００３９】
次に、図２９に示されるように、コア領域１に薄いＳＯＩ層５４ｃを完全空乏型Ｓｉチャネルとした複数のＭＯＳＦＥＴ２０（図２９には１個のＭＯＳＦＥＴ２０のみを示す。）を形成し、Ｉ／Ｏ領域２に厚いＳＯＩ層５４ｂを完全空乏型Ｓｉチャネルとした複数のＭＯＳＦＥＴ３０（図２９には１個のＭＯＳＦＥＴ３０のみを示す。）を形成する。ＭＯＳＦＥＴ２０及びＭＯＳＦＥＴ３０の形成は、同じプロセスで同時に形成しても、異なるプロセスで順に形成してもよい。ＭＯＳＦＥＴ２０及び３０の構造は第１の実施形態のものと同じである。
【００４０】
以上に説明したように、第３の実施形態に係るＬＳＩデバイスによれば、コア領域１のＭＯＳＦＥＴ２０のチャネル長を短くしているので、低消費電力化及び動作の高速化を実現できる。また、チャネル長が短いコア領域１ではＭＯＳＦＥＴ２０のＳｉチャネル２５となるＳＯＩ層５４ｃの膜厚を薄くしているので、チャネル不純物の調整により短チャネル効果を抑制することができ、コア領域１における回路動作の安定化を実現できる。さらに、チャネル長が長いＭＯＳＦＥＴ３０が形成されるＩ／Ｏ領域２ではＭＯＳＦＥＴ３０のＳｉチャネル３５となるＳＯＩ層５４ｂの膜厚を厚くしているので、チャネル不純物の上昇を抑えることができる。このため、ＭＯＳＦＥＴ３０のＰＤ化を回避でき、Ｉ／Ｏ領域２における回路動作の安定化を実現できる。
【００４１】
また、第３の実施形態に係るＬＳＩデバイスの製造方法によれば、ＳＯＩ層５４ｃ及び５４ｂの膜厚を酸化膜形成工程における酸化量（酸化膜５６ａ、５６ｂ、及び５６ｃの厚さ）によって所望の値に制御できるので、製造されるＬＳＩデバイスのＭＯＳＦＥＴのＳｉチャネルの膜厚を、チャネル長や駆動電源の電圧に応じて自由に設定できる。このため、ＬＳＩデバイスの各領域に要求される特性に応じたＳｉチャネルの膜厚を形成でき、例えば、チャネル長の長い高電圧のかかるＩ／Ｏ領域等の耐圧を保つように製造することができる。
【００４２】
また、第３の実施形態に係るＬＳＩデバイスの製造方法によれば、ＬＯＣＯＳ法により素子分離領域５８を形成した後にＣＭＰ法による研磨工程を設けたので、バーズビークを除去することができる。また、ＬＯＣＯＳ法により形成された素子分離領域５８によりＳＯＩ層に応力がかかりＮＭＯＳの特性劣化が起こる場合があるが、ＣＭＰ法による研磨工程を設けたので、ＳＯＩ層に生じる応力を緩和することができる。
【００４５】
【発明の効果】
本発明のＬＳＩデバイスの製造方法によれば、ＳＯＩ層の膜厚を酸化膜形成工程における酸化量によって所望の値に制御できるので、製造されるＬＳＩデバイスのＭＯＳＦＥＴのＳｉチャネルの膜厚を、チャネル長や駆動電源の電圧に応じて自由に設定できる。このため、ＬＳＩデバイスの各領域に要求される特性に応じたＳｉチャネルの膜厚を形成できる。
【図面の簡単な説明】
【図１】 本発明の第１の実施形態に係るＬＳＩデバイスの製造プロセス（その１）を説明するための概略的な断面図である。
【図２】 本発明の第１の実施形態に係るＬＳＩデバイスの製造プロセス（その２）を説明するための概略的な断面図である。
【図３】 本発明の第１の実施形態に係るＬＳＩデバイスの製造プロセス（その３）を説明するための概略的な断面図である。
【図４】 本発明の第１の実施形態に係るＬＳＩデバイスの製造プロセス（その４）を説明するための概略的な断面図である。
【図５】 本発明の第１の実施形態に係るＬＳＩデバイスの製造プロセス（その５）を説明するための概略的な断面図である。
【図６】 本発明の第１の実施形態に係るＬＳＩデバイスの製造プロセス（その６）を説明するための概略的な断面図である。
【図７】 本発明の第１の実施形態に係るＬＳＩデバイスの製造プロセス（その７）を説明するための概略的な断面図である。
【図８】 本発明の第１の実施形態に係るＬＳＩデバイスの製造プロセス（その８）を説明するための概略的な断面図である。
【図９】 本発明の第１の実施形態に係るＬＳＩデバイスの製造プロセス（その９）を説明するための概略的な断面図である。
【図１０】 本発明の第１の実施形態に係るＬＳＩデバイスの製造プロセス（その１０）を説明するための概略的な断面図である。
【図１１】 本発明の第１の実施形態に係るＬＳＩデバイスの製造プロセス（その１１）を説明するための概略的な断面図である。
【図１２】 本発明の第１の実施形態に係るＬＳＩデバイスのコア領域及びＩ／Ｏ領域のそれぞれの電力供給配線の構造を概略的に示す平面図である。
【図１３】 本発明の第２の実施形態に係るＬＳＩデバイスの製造プロセス（その１）を説明するための概略的な断面図である。
【図１４】 本発明の第２の実施形態に係るＬＳＩデバイスの製造プロセス（その２）を説明するための概略的な断面図である。
【図１５】 本発明の第２の実施形態に係るＬＳＩデバイスの製造プロセス（その３）を説明するための概略的な断面図である。
【図１６】 本発明の第２の実施形態に係るＬＳＩデバイスの製造プロセス（その４）を説明するための概略的な断面図である。
【図１７】 本発明の第２の実施形態に係るＬＳＩデバイスの製造プロセス（その５）を説明するための概略的な断面図である。
【図１８】 本発明の第２の実施形態に係るＬＳＩデバイスの製造プロセス（その６）を説明するための概略的な断面図である。
【図１９】 本発明の第２の実施形態に係るＬＳＩデバイスの製造プロセス（その７）を説明するための概略的な断面図である。
【図２０】 本発明の第２の実施形態に係るＬＳＩデバイスの製造プロセス（その８）を説明するための概略的な断面図である。
【図２１】 本発明の第３の実施形態に係るＬＳＩデバイスの製造プロセス（その１）を説明するための概略的な断面図である。
【図２２】 本発明の第３の実施形態に係るＬＳＩデバイスの製造プロセス（その２）を説明するための概略的な断面図である。
【図２３】 本発明の第３の実施形態に係るＬＳＩデバイスの製造プロセス（その３）を説明するための概略的な断面図である。
【図２４】 本発明の第３の実施形態に係るＬＳＩデバイスの製造プロセス（その４）を説明するための概略的な断面図である。
【図２５】 本発明の第３の実施形態に係るＬＳＩデバイスの製造プロセス（その５）を説明するための概略的な断面図である。
【図２６】 本発明の第３の実施形態に係るＬＳＩデバイスの製造プロセス（その６）を説明するための概略的な断面図である。
【図２７】 本発明の第３の実施形態に係るＬＳＩデバイスの製造プロセス（その７）を説明するための概略的な断面図である。
【図２８】 本発明の第３の実施形態に係るＬＳＩデバイスの製造プロセス（その８）を説明するための概略的な断面図である。
【図２９】 本発明の第３の実施形態に係るＬＳＩデバイスの製造プロセス（その９）を説明するための概略的な断面図である。
【符号の説明】
１ コア領域、
２ Ｉ／Ｏ領域、
１ａ コア電源配線、
１ｂ コア電源端子（又はコア電源回路）、
２ａ Ｉ／Ｏ電源配線、
２ｂ Ｉ／Ｏ電源端子（又はＩ／Ｏ電源回路）、
ＧＮＤ グランド配線、
１１，４１，５１ ＳＯＩ基板（ＳＯＩウェハ）、
１２，４２，５２ Ｓｉ基板、
１３，４３，５３ 埋め込み酸化膜（ＢＯＸ膜）、
１４，４４，５４ ＳＯＩ層、
１４ａ，４４ａ，５４ａ，５４ｃ コア領域のＳＯＩ層、
１４ｂ，４４ｂ，５４ｂ Ｉ／Ｏ領域のＳＯＩ層、
１５，１７，４５，４７，５５，５７ 窒化膜、
１６ａ，１６ｂ，４６ａ，４６ｂ，５６ａ，５６ｂ 酸化膜、
１８，４８，５８ 素子分離領域、
２０，３０ ＭＯＳＦＥＴ、
２１，３１ ゲート酸化膜、
２２，３２ ゲート電極層、
２３，３３ ソース領域、
２４，３４ ドレイン領域、
２５，３５ Ｓｉチャネル、
２６，３６ 側壁絶縁膜。
Claims (2)
- 第１の駆動電圧が供給されるコア領域と前記第１の駆動電圧より高い第２の駆動電圧が供給されるインターフェース領域とを有するＬＳＩデバイスの製造方法であって、
ＳＯＩ基板のＳＯＩ層を、前記コア領域となる第１のＳＯＩ層と前記インターフェース領域となる第２のＳＯＩ層とに分離する素子分離領域を形成する工程と、
前記第１のＳＯＩ層及び前記第２のＳＯＩ層の表面近傍を均一に酸化することによって、前記コア領域及び前記インターフェース領域となる範囲に第２の酸化膜を形成する工程と、
ＣＭＰ法により前記素子分離領域の上部及び前記第２の酸化膜を除去して、前記第１のＳＯＩ層、前記第２のＳＯＩ層、及び前記素子分離領域の表面を平坦化する工程と、
前記第１のＳＯＩ層の表面近傍の領域を選択的に酸化することによって、第１の酸化膜を形成する工程と、
前記第１の酸化膜を除去することによって、前記第１のＳＯＩ層を前記第２のＳＯＩ層より薄くする工程と、
前記コア領域に前記第１のＳＯＩ層を完全空乏型Ｓｉチャネルとした複数の第１のＭＯＳＦＥＴを形成し、前記インターフェース領域に前記第２のＳＯＩ層を完全空乏型Ｓｉチャネルとした複数の第２のＭＯＳＦＥＴを形成する工程と
を有し、
前記第１のＭＯＳＦＥＴ及び前記第２のＭＯＳＦＥＴを形成する工程において、前記コア領域に形成された前記第１のＭＯＳＦＥＴのチャネル長を前記インターフェース領域に形成された前記第２のＭＯＳＦＥＴのチャネル長より短くした
ことを特徴とするＬＳＩデバイスの製造方法。 - 前記第１のＳＯＩ層の厚さを３０ｎｍ以下としたことを特徴とする請求項１に記載のＬＳＩデバイスの製造方法。
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