JP3916536B2

JP3916536B2 - LSI device manufacturing method

Info

Publication number: JP3916536B2
Application number: JP2002256510A
Authority: JP
Inventors: 徹森; 将生沖原; 忍竹廣
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 2002-09-02
Filing date: 2002-09-02
Publication date: 2007-05-16
Anticipated expiration: 2022-09-02
Also published as: US20040070032A1; US7087967B2; JP2004095932A

Description

【０００１】
【発明の属する技術分野】
本発明は、完全空乏型ＳＯＩ（ＦＤＳＯＩ：Fully Depleted Silicon On Insulator）ＭＯＳ電界効果トランジスタ（ＭＯＳＦＥＴ）を備えたＬＳＩデバイス及びその製造方法に関する。
【０００２】
【従来の技術】
従来から、ＰチャネルＭＯＳＦＥＴを設ける第１の半導体活性層の膜厚をＮＭＯＳＦＥＴを設ける第２の半導体活性層の膜厚より薄くした半導体装置の提案がある（特許文献１参照）。また、ＬＳＩデバイスの低消費電力化と動作の高速化を実現するために、ＬＳＩデバイスを構成するＭＯＳＦＥＴをＦＤＳＯＩ−ＭＯＳＦＥＴとする提案がある（特許文献２参照）。ＦＤＳＯＩ−ＭＯＳＦＥＴは、理論的限界に近いサブスレショルド特性を実現でき、バルクＣＭＯＳデバイスと比較して約１桁サブスレショルドリーク電流の低減が可能である。また、ＦＤＳＯＩ−ＭＯＳＦＥＴは、部分空乏型（ＰＤ：Partly Depleted）ＳＯＩ−ＭＯＳＦＥＴと異なってインパクトイオン化によるキンク現象が発生せず、ＰＤＳＯＩ−ＭＯＳＦＥＴに比べて遅延時間の周波数特性、パスゲートリーク等の動的基板浮遊効果に対しする安定性が優れている。
【０００３】
【特許文献１】
特開平１−１２２１５４号公報（第２ページ右下欄、第１図）
【特許文献２】
特開平６−２９１２６５号公報（段落００４９、図１５）
【０００４】
以上のようにＦＤＳＯＩ−ＭＯＳＦＥＴは低消費電力化と動作の高速化を同時に実現できる反面、短チャネル効果が顕著であるという欠点を持つ。短チャネル効果を抑制するためには、ＳＯＩ層を薄膜化することが効果的であるが、ＳＯＩ層を薄膜化するとＭＯＳＦＥＴの閾値電圧が低下し、動作が不安定になる。このため、チャネル領域に高濃度のチャネル不純物を注入することで閾値電圧を調整する必要がある。
【０００５】
【発明が解決しようとする課題】
しかしながら、チャネル長が長いＭＯＳＦＥＴではチャネル不純物の上昇によりＰＤ化が起こり易くなる。ＭＯＳＦＥＴがＰＤ化するとキンク現象が発生し、ＭＯＳＦＥＴの動作の線形性が失われ、回路動作が不安定になるので、ＬＳＩ設計が極めて困難になる。
【０００６】
そこで、本発明は上記したような従来技術の課題を解決するためになされたものであり、その目的とするところは、低消費電力化、動作の高速化、及び回路動作の安定化を実現できるＬＳＩデバイス及びその製造方法を提供することにある。
【０００８】
【課題を解決するための手段】
本発明に係るＬＳＩデバイスの製造方法は、第１の駆動電圧が供給されるコア領域と前記第１の駆動電圧より高い第２の駆動電圧が供給されるインターフェース領域とを有するＬＳＩデバイスの製造方法である。この製造方法は、ＳＯＩ基板のＳＯＩ層を、前記コア領域となる第１のＳＯＩ層と前記インターフェース領域となる第２のＳＯＩ層とに分離する素子分離領域を形成する工程と、前記第１のＳＯＩ層及び前記第２のＳＯＩ層の表面近傍を均一に酸化することによって、前記コア領域及び前記インターフェース領域となる範囲に第２の酸化膜を形成する工程と、ＣＭＰ法により前記素子分離領域の上部及び前記第２の酸化膜を除去して、前記第１のＳＯＩ層、前記第２のＳＯＩ層、及び前記素子分離領域の表面を平坦化する工程と、前記第１のＳＯＩ層の表面近傍の領域を選択的に酸化することによって、第１の酸化膜を形成する工程と、前記第１の酸化膜を除去することによって、前記第１のＳＯＩ層を前記第２のＳＯＩ層より薄くする工程と、前記コア領域に前記第１のＳＯＩ層を完全空乏型Ｓｉチャネルとした複数の第１のＭＯＳＦＥＴを形成し、前記インターフェース領域に前記第２のＳＯＩ層を完全空乏型Ｓｉチャネルとした複数の第２のＭＯＳＦＥＴを形成する工程とを有し、前記第１のＭＯＳＦＥＴ及び前記第２のＭＯＳＦＥＴを形成する工程において、前記コア領域に形成された前記第１のＭＯＳＦＥＴのチャネル長を前記インターフェース領域に形成された前記第２のＭＯＳＦＥＴのチャネル長より短くしたものである。
【０００９】
【発明の実施の形態】
第１の実施形態
図１から図１１までは、本発明の第１の実施形態に係るＬＳＩデバイスの製造プロセス（その１〜１１）を説明するための概略的な断面図である。
【００１０】
第１の実施形態に係るＬＳＩデバイスは、低電圧で高速動作が要求される高速演算部（コア領域）１と、コア領域１以外の領域であり電源電圧が高いデータ入出力部（インターフェース領域又はＩ／Ｏ領域）２とを有する。第１の実施形態においては、チャネル長（又はゲート長）の長いＩ／Ｏ領域２ではＳＯＩ層を厚くし、チャネル長の短いコア領１では、ＳＯＩ層を薄く形成する。図１２は、第１の実施形態に係るＭＯＳＦＥＴデバイスのコア領域１４及びＩ／Ｏ領域１５のそれぞれの電力供給配線の構造を概略的に示す平面図である。図１２に示されるように、コア領域１にはグランド配線ＧＮＤとコア電源配線１ａが備えられている。また、Ｉ／Ｏ領域２にはグランド配線ＧＮＤとＩ／Ｏ電源配線２ａが備えられている。コア領域１には、コア電源端子（又はコア電源回路）１ｂ及びコア電源配線１ａによりコア駆動電圧Ｖ_ＣＯＲＥが供給される。また、Ｉ／Ｏ領域２には、Ｉ／Ｏ電源端子（又はＩ／Ｏ電源回路）２ｂ及びＩ／Ｏ電源配線２ａによりＩ／Ｏ駆動電圧Ｖ_Ｉ／Ｏが供給される。第１の実施形態においては、コア駆動電圧Ｖ_ＣＯＲＥはＩ／Ｏ駆動電圧Ｖ_Ｉ／Ｏより低く設定されている。例えば、コア駆動電圧Ｖ_ＣＯＲＥは１．５Ｖであり、Ｉ／Ｏ駆動電圧Ｖ_Ｉ／Ｏは３．３Ｖ（又は２.５Ｖ）である。
【００１１】
第１の実施形態に係るＬＳＩデバイスは、Ｓｉ基板１２、埋め込み酸化膜（ＢＯＸ膜）１３、及びＳＯＩ層(シリコン層)１４からなるＳＯＩ基板（ＳＯＩウェハ）１１に形成される。
【００１２】
第１の実施形態に係るＬＳＩデバイスの製造に際しては、先ず、図１から図４までに示されるように、ＳＯＩ層１４の表面近傍を選択的に酸化することによって、酸化膜１６ａを形成する。酸化膜１６ａの形成プロセスは、例えば、ＳＯＩ層１４上の全域に酸化阻止マスクとしての窒化膜１５をＣＶＤ（Chemical Vapor Deposition）法等により成膜し（図１）、ホトリソグラフィ及びエッチングにより窒化膜１５の一部（コア領域１となる範囲）を除去し（図２）、窒化膜１５が除去されて露出したＳＯＩ層１４の表面近傍を酸化（例えば、「熱酸化」である。以下同じ。）して酸化膜１６ａを形成し（図３）、窒化膜１５を除去する（図４）プロセスからなる。
【００１３】
次に、図５から図８までに示されるように、ＳＯＩ層１４の表面近傍を選択的に酸化することによって、Ｉ／Ｏ領域２に酸化膜１６ｂを形成する。酸化膜１６ｂの厚さは、コア領域１の酸化膜１６ａの厚さより薄くする。酸化膜１６ｂの形成プロセスは、例えば、ＳＯＩ層１４上の全域に酸化阻止マスクとしての窒化膜１７をＣＶＤ法等により成膜し（図５）、ホトリソグラフィ及びエッチングにより窒化膜１７の一部（Ｉ／Ｏ領域２となる範囲）を除去し（図６）、窒化膜１７が除去されて露出したＳＯＩ層１４の表面近傍を酸化して酸化膜１６ｂを形成し（図７）、窒化膜１７を除去する（図８）プロセスからなる。なお、酸化膜１６ａと酸化膜１６ｂの形成順序は、上記した順序と逆であってもよい。
【００１４】
次に、図９に示されるように、酸化膜１６ａ及び１６ｂをウェットエッチング等により除去し、コア領域１に薄いＳＯＩ層１４ａを、Ｉ／Ｏ領域２にＳＯＩ層１４ａより厚いＳＯＩ層１４ｂを形成する。薄いＳＯＩ層１４ａの厚さは、例えば、３０ｎｍ以下（チャネル長が０．１μｍ程度の場合）である。また、厚いＳＯＩ層１４ｂの厚さは、例えば、５０ｎｍ程度（チャネル長が０．２μｍ以上の場合）である。ただし、ＳＯＩ層１４ａ及びＳＯＩ層１４ｂの厚さは、上記値に限定されない。
【００１５】
次に、図１０に示されるように、コア領域１とＩ／Ｏ領域２の間に、ＳＯＩ層１４ａとＳＯＩ層１４ｂとを分離する素子分離領域１８を形成する。素子分離領域１８は、例えば、ＬＯＣＯＳ（Local Oxidation of Silicon）法やシャロー・トレンチ・アイソレーション（ＳＴＩ：Shallow Trench Isolation）法等により形成される。
【００１６】
次に、通常のＭＯＳＦＥＴ形成プロセス（チャネル不純物調整プロセスを含む）により、図１１に示されるように、コア領域１に薄いＳＯＩ層１４ａを完全空乏型Ｓｉチャネルとした複数のＭＯＳＦＥＴ２０（図１１には１個のＭＯＳＦＥＴ２０のみを示す。）を形成し、Ｉ／Ｏ領域２に厚いＳＯＩ層１４ｂを完全空乏型Ｓｉチャネルとした複数のＭＯＳＦＥＴ３０（図１１には１個のＭＯＳＦＥＴ３０のみを示す。）を形成する。ＭＯＳＦＥＴ２０及びＭＯＳＦＥＴ３０の形成は、同じプロセスで同時に形成しても、異なるプロセスで順に形成してもよい。
【００１７】
図１１に示されるように、ＭＯＳＦＥＴ２０は、ゲート酸化膜２１と、ゲート電極層２２と、不純物（例えば、Ａｓ、Ｂなど）注入により形成されたソース領域２３及びドレイン領域２４と、完全空乏型Ｓｉチャネル２５（ＳＯＩ層１４ａ）と、側壁絶縁膜２６とを有する。ＭＯＳＦＥＴ２０のチャネル長は、例えば、０．１μｍであるが、チャネル長はこの値に限定されない。また、図１１に示されるように、ＭＯＳＦＥＴ３０は、ゲート酸化膜３１と、ゲート電極層３２と、不純物（例えば、Ａｓ、Ｂなど）注入により形成されたソース領域３３及びドレイン領域３４と、完全空乏型Ｓｉチャネル３５（ＳＯＩ層１４ｂ）と、側壁絶縁膜３６とを有する。ＭＯＳＦＥＴ３０のチャネル長は、例えば、０．２μｍ以上であるが、チャネル長はこの値に限定されない。
【００１８】
以上に説明したように、第１の実施形態に係るＬＳＩデバイスによれば、コア領域１のＭＯＳＦＥＴ２０のチャネル長を短くしているので、低消費電力化及び動作の高速化を実現できる。また、チャネル長が短いコア領域１ではＭＯＳＦＥＴ２０のＳｉチャネル２５となるＳＯＩ層１４ａの膜厚を薄くしているので、チャネル不純物の調整により短チャネル効果を抑制することができ、コア領域１における回路動作の安定化を実現できる。さらに、チャネル長が長いＭＯＳＦＥＴ３０が形成されるＩ／Ｏ領域２ではＭＯＳＦＥＴ３０のＳｉチャネル３５となるＳＯＩ層１４ｂの膜厚を厚くしているので、チャネル不純物の上昇を抑えることができる。このため、ＭＯＳＦＥＴ３０のＰＤ化を回避でき、Ｉ／Ｏ領域２における回路動作の安定化を実現できる。
【００１９】
また、第１の実施形態に係るＬＳＩデバイスの製造方法によれば、ＳＯＩ層１４ａ及び１４ｂの膜厚を酸化膜形成工程における酸化量（酸化膜１６ａ及び１６ｂの厚さ）によって所望の値に制御できるので、製造されるＬＳＩデバイスのＭＯＳＦＥＴのＳｉチャネルの膜厚を、チャネル長や駆動電源の電圧に応じて自由に設定できる。このため、ＬＳＩデバイスの各領域に要求される特性に応じたＳｉチャネルの膜厚を形成でき、例えば、チャネル長の長い高電圧のかかるＩ／Ｏ領域等の耐圧を保つように製造することができる。
【００２０】
第２の実施形態
図１３から図２０までは、本発明の第２の実施形態に係るＬＳＩデバイスの製造プロセス（その１〜８）を説明するための概略的な断面図である。
【００２１】
第２の実施形態に係るＬＳＩデバイスは、低電圧で高速動作が要求される高速演算部（コア領域）１と、コア領域１以外の領域であり電源電圧が高いデータ入出力部（インターフェース領域又はＩ／Ｏ領域）２とを有する。第２の実施形態においては、チャネル長（又はゲート長）の長いＩ／Ｏ領域２ではＳＯＩ層を厚く、チャネル長の短いコア領１では、ＳＯＩ層を薄く形成する。第２の実施形態に係るＭＯＳＦＥＴデバイスのコア領域１及びＩ／Ｏ領域２のそれぞれの電力供給配線の構造は、上記した第１の実施形態のものと同様である。
【００２２】
第２の実施形態に係るＬＳＩデバイスは、Ｓｉ基板４２、埋め込み酸化膜（ＢＯＸ膜）４３、及びＳＯＩ層（シリコン層）４４からなるＳＯＩ基板（ＳＯＩウェハ）４１に形成される。
【００２３】
第２の実施形態に係るＬＳＩデバイスの製造に際しては、先ず、図１３に示されるように、ＳＯＩ基板４１のＳＯＩ層４４の表面近傍を均一に酸化することによって、コア領域１及びＩ／Ｏ領域２となる範囲に酸化膜４６ｂを形成する。
【００２４】
次に、図１４から図１７までに示されるように、ＳＯＩ層４４の表面近傍を選択的に酸化することによって、コア領域１となる範囲の酸化膜の厚さを増加させ、酸化膜４６ｂより膜厚の厚い酸化膜４６ａを形成する。酸化膜４６ａの形成プロセスは、例えば、ＳＯＩ層４４の酸化膜４６ｂ上の全域に酸化阻止マスクとしての窒化膜４５をＣＶＤ法等により成膜し（図１４）、ホトリソグラフィ及びエッチングにより窒化膜４５の一部（コア領域１となる範囲）を除去し（図１５）、窒化膜４５が除去されて露出したＳＯＩ層４４の表面近傍を酸化して酸化膜４６ｂの厚さを増加させた酸化膜４６ａを形成し（図１６）、窒化膜４５を除去する（図１７）プロセスからなる。
【００２５】
次に、図１８に示されるように、酸化膜４６ａ及び４６ｂをウェットエッチング等により除去し、コア領域１に薄いＳＯＩ層４４ａを、Ｉ／Ｏ領域２にＳＯＩ層４４ａより厚いＳＯＩ層４４ｂを形成する。薄いＳＯＩ層４４ａの厚さは、例えば、３０ｎｍ以下（チャネル長が０．１μｍ程度の場合）である。また、厚いＳＯＩ層４４ｂの厚さは、例えば、５０ｎｍ程度（チャネル長が０．２μｍ以上の場合）である。ただし、ＳＯＩ層４４ａ及びＳＯＩ層４４ｂの厚さは、上記値に限定されない。
【００２６】
次に、図１９に示されるように、コア領域１とＩ／Ｏ領域２の間に、ＳＯＩ層４４ａとＳＯＩ層４４ｂとを分離する素子分離領域４８を形成する。素子分離領域４８は、例えば、ＬＯＣＯＳ法やＳＴＩ法等により形成される。
【００２７】
次に、図２０に示されるように、コア領域１に薄いＳＯＩ層４４ａを完全空乏型Ｓｉチャネルとした複数のＭＯＳＦＥＴ２０（図２０には１個のＭＯＳＦＥＴ２０のみを示す。）を形成し、Ｉ／Ｏ領域２に厚いＳＯＩ層４４ｂを完全空乏型Ｓｉチャネルとした複数のＭＯＳＦＥＴ３０（図２０には１個のＭＯＳＦＥＴ３０のみを示す。）を形成する。ＭＯＳＦＥＴ２０及びＭＯＳＦＥＴ３０の形成は、同じプロセスで同時に形成しても、異なるプロセスで順に形成してもよい。ＭＯＳＦＥＴ２０及び３０の構造は第１の実施形態のものと同じである
【００２８】
以上に説明したように、第２の実施形態に係るＬＳＩデバイスによれば、コア領域１のＭＯＳＦＥＴ２０のチャネル長を短くしているので、低消費電力化及び動作の高速化を実現できる。また、チャネル長が短いコア領域１ではＭＯＳＦＥＴ２０のＳｉチャネル２５となるＳＯＩ層４４ａの膜厚を薄くしているので、チャネル不純物の調整により短チャネル効果を抑制することができ、コア領域１における回路動作の安定化を実現できる。さらに、チャネル長が長いＭＯＳＦＥＴ３０が形成されるＩ／Ｏ領域２ではＭＯＳＦＥＴ３０のＳｉチャネル３５となるＳＯＩ層４４ｂの膜厚を厚くしているので、チャネル不純物の上昇を抑えることができる。このため、ＭＯＳＦＥＴ３０のＰＤ化を回避でき、Ｉ／Ｏ領域２における回路動作の安定化を実現できる。
【００２９】
また、第２の実施形態に係るＬＳＩデバイスの製造方法によれば、ＳＯＩ層４４ａ及び４４ｂの膜厚を酸化膜形成工程における酸化量（酸化膜４６ａ及び４６ｂの厚さ）によって所望の値に制御できるので、製造されるＬＳＩデバイスのＭＯＳＦＥＴのＳｉチャネルの膜厚を、チャネル長や駆動電源の電圧に応じて自由に設定できる。このため、ＬＳＩデバイスの各領域に要求される特性に応じたＳｉチャネルの膜厚を形成でき、例えば、チャネル長の長い高電圧のかかるＩ／Ｏ領域等の耐圧を保つように製造することができる。
【００３０】
また、第２の実施形態に係るＬＳＩデバイスの製造方法によれば、窒化膜形成工程が１回（図１４の窒化膜４５のみ）で済むので、第１の実施形態の製造方法よりも製造プロセスを簡略化できる。
【００３１】
第３の実施形態
図２１から図２９までは、本発明の第３の実施形態に係るＬＳＩデバイスの製造プロセス（その１〜９）を説明するための概略的な断面図である。
【００３２】
第３の実施形態に係るＬＳＩデバイスは、低電圧で高速動作が要求される高速演算部（コア領域）１と、コア領域１以外の領域であり電源電圧が高いデータ入出力部（インターフェース領域又はＩ／Ｏ領域）２とを有する。第３の実施形態においては、チャネル長（又はゲート長）の長いＩ／Ｏ領域２ではＳＯＩ層５４ｂを厚く、チャネル長の短いコア領１ではＳＯＩ層５４ｃ（５４ａ）を薄く形成する。第３の実施形態に係るＭＯＳＦＥＴデバイスのコア領域１及びＩ／Ｏ領域２のそれぞれの電力供給配線の構造は、上記した第１の実施形態のものと同様である。
【００３３】
第３の実施形態に係るＬＳＩデバイスは、Ｓｉ基板５２、埋め込み酸化膜（ＢＯＸ膜）５３、及びＳＯＩ層（シリコン層）５４からなるＳＯＩ基板（ＳＯＩウェハ）５１に形成される。
【００３４】
第３の実施形態に係るＬＳＩデバイスの製造に際しては、先ず、図２１に示されるように、ＳＯＩ基板５１のＳＯＩ層５４を、コア領域１となるＳＯＩ層５４ａとＩ／Ｏ領域２となるＳＯＩ層５４ｂとに分離する素子分離領域５８を形成する。素子分離領域５８は、例えば、ＬＯＣＯＳ法やＳＴＩ法等により形成される。
【００３５】
次に、図２２に示されるように、ＳＯＩ層５４ａ及びＳＯＩ層５４ｂの表面近傍を均一に酸化することによって、コア領域１及びＩ／Ｏ領域２となる範囲に酸化膜５６ａ及び５６ｂを形成する。
【００３６】
次に、図２３に示されるように、化学的機械研磨（ＣＭＰ：Chemical Mechanical Polish）法により素子分離領域５８の上部及び酸化膜５６ａ及び５６ｂを除去して、ＳＯＩ層５４ａ、ＳＯＩ層５４ｂ、及び阻止分離領域５８の上部を平坦化する。
【００３７】
次に、図２４から図２７までに示されるように、ＳＯＩ層５４ａの表面近傍を酸化することによって、コア領域１となる範囲に酸化膜５６ｃを形成する。酸化膜５６ｃの形成プロセスは、例えば、ＳＯＩ層５４ａ、素子分離領域５８、及びＳＯＩ層５４ｂ上の全域に酸化阻止マスクとしての窒化膜５５をＣＶＤ法等により成膜し（図２４）、ホトリソグラフィ及びエッチングにより窒化膜５５の一部（コア領域１となる範囲）を除去し（図２５）、窒化膜５５が除去されて露出したＳＯＩ層５４ａの表面近傍を酸化して酸化膜５６ｃを形成し（図２６）、窒化膜５５を除去する（図２７）プロセスからなる。
【００３８】
次に、図２８に示されるように、酸化膜５６ｃをウェットエッチング等により除去し、コア領域１に薄いＳＯＩ層５４ｃ（ＳＯＩ層５４ａの一部）を形成する。この時点で、Ｉ／Ｏ領域２には、ＳＯＩ層５４ｃより厚いＳＯＩ層５４ｂが形成されている。薄いＳＯＩ層５４ｃの厚さは、例えば、３０ｎｍ以下（チャネル長が０．１μｍ程度の場合）である。また、厚いＳＯＩ層５４ｂの厚さは、例えば、５０ｎｍ程度（チャネル長が０．２μｍ以上の場合）である。ただし、ＳＯＩ層５４ｃ及びＳＯＩ層５４ｂの厚さは、上記値に限定されない。
【００３９】
次に、図２９に示されるように、コア領域１に薄いＳＯＩ層５４ｃを完全空乏型Ｓｉチャネルとした複数のＭＯＳＦＥＴ２０（図２９には１個のＭＯＳＦＥＴ２０のみを示す。）を形成し、Ｉ／Ｏ領域２に厚いＳＯＩ層５４ｂを完全空乏型Ｓｉチャネルとした複数のＭＯＳＦＥＴ３０（図２９には１個のＭＯＳＦＥＴ３０のみを示す。）を形成する。ＭＯＳＦＥＴ２０及びＭＯＳＦＥＴ３０の形成は、同じプロセスで同時に形成しても、異なるプロセスで順に形成してもよい。ＭＯＳＦＥＴ２０及び３０の構造は第１の実施形態のものと同じである。
【００４０】
以上に説明したように、第３の実施形態に係るＬＳＩデバイスによれば、コア領域１のＭＯＳＦＥＴ２０のチャネル長を短くしているので、低消費電力化及び動作の高速化を実現できる。また、チャネル長が短いコア領域１ではＭＯＳＦＥＴ２０のＳｉチャネル２５となるＳＯＩ層５４ｃの膜厚を薄くしているので、チャネル不純物の調整により短チャネル効果を抑制することができ、コア領域１における回路動作の安定化を実現できる。さらに、チャネル長が長いＭＯＳＦＥＴ３０が形成されるＩ／Ｏ領域２ではＭＯＳＦＥＴ３０のＳｉチャネル３５となるＳＯＩ層５４ｂの膜厚を厚くしているので、チャネル不純物の上昇を抑えることができる。このため、ＭＯＳＦＥＴ３０のＰＤ化を回避でき、Ｉ／Ｏ領域２における回路動作の安定化を実現できる。
【００４１】
また、第３の実施形態に係るＬＳＩデバイスの製造方法によれば、ＳＯＩ層５４ｃ及び５４ｂの膜厚を酸化膜形成工程における酸化量（酸化膜５６ａ、５６ｂ、及び５６ｃの厚さ）によって所望の値に制御できるので、製造されるＬＳＩデバイスのＭＯＳＦＥＴのＳｉチャネルの膜厚を、チャネル長や駆動電源の電圧に応じて自由に設定できる。このため、ＬＳＩデバイスの各領域に要求される特性に応じたＳｉチャネルの膜厚を形成でき、例えば、チャネル長の長い高電圧のかかるＩ／Ｏ領域等の耐圧を保つように製造することができる。
【００４２】
また、第３の実施形態に係るＬＳＩデバイスの製造方法によれば、ＬＯＣＯＳ法により素子分離領域５８を形成した後にＣＭＰ法による研磨工程を設けたので、バーズビークを除去することができる。また、ＬＯＣＯＳ法により形成された素子分離領域５８によりＳＯＩ層に応力がかかりＮＭＯＳの特性劣化が起こる場合があるが、ＣＭＰ法による研磨工程を設けたので、ＳＯＩ層に生じる応力を緩和することができる。
【００４５】
【発明の効果】
本発明のＬＳＩデバイスの製造方法によれば、ＳＯＩ層の膜厚を酸化膜形成工程における酸化量によって所望の値に制御できるので、製造されるＬＳＩデバイスのＭＯＳＦＥＴのＳｉチャネルの膜厚を、チャネル長や駆動電源の電圧に応じて自由に設定できる。このため、ＬＳＩデバイスの各領域に要求される特性に応じたＳｉチャネルの膜厚を形成できる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係るＬＳＩデバイスの製造プロセス（その１）を説明するための概略的な断面図である。
【図２】本発明の第１の実施形態に係るＬＳＩデバイスの製造プロセス（その２）を説明するための概略的な断面図である。
【図３】本発明の第１の実施形態に係るＬＳＩデバイスの製造プロセス（その３）を説明するための概略的な断面図である。
【図４】本発明の第１の実施形態に係るＬＳＩデバイスの製造プロセス（その４）を説明するための概略的な断面図である。
【図５】本発明の第１の実施形態に係るＬＳＩデバイスの製造プロセス（その５）を説明するための概略的な断面図である。
【図６】本発明の第１の実施形態に係るＬＳＩデバイスの製造プロセス（その６）を説明するための概略的な断面図である。
【図７】本発明の第１の実施形態に係るＬＳＩデバイスの製造プロセス（その７）を説明するための概略的な断面図である。
【図８】本発明の第１の実施形態に係るＬＳＩデバイスの製造プロセス（その８）を説明するための概略的な断面図である。
【図９】本発明の第１の実施形態に係るＬＳＩデバイスの製造プロセス（その９）を説明するための概略的な断面図である。
【図１０】本発明の第１の実施形態に係るＬＳＩデバイスの製造プロセス（その１０）を説明するための概略的な断面図である。
【図１１】本発明の第１の実施形態に係るＬＳＩデバイスの製造プロセス（その１１）を説明するための概略的な断面図である。
【図１２】本発明の第１の実施形態に係るＬＳＩデバイスのコア領域及びＩ／Ｏ領域のそれぞれの電力供給配線の構造を概略的に示す平面図である。
【図１３】本発明の第２の実施形態に係るＬＳＩデバイスの製造プロセス（その１）を説明するための概略的な断面図である。
【図１４】本発明の第２の実施形態に係るＬＳＩデバイスの製造プロセス（その２）を説明するための概略的な断面図である。
【図１５】本発明の第２の実施形態に係るＬＳＩデバイスの製造プロセス（その３）を説明するための概略的な断面図である。
【図１６】本発明の第２の実施形態に係るＬＳＩデバイスの製造プロセス（その４）を説明するための概略的な断面図である。
【図１７】本発明の第２の実施形態に係るＬＳＩデバイスの製造プロセス（その５）を説明するための概略的な断面図である。
【図１８】本発明の第２の実施形態に係るＬＳＩデバイスの製造プロセス（その６）を説明するための概略的な断面図である。
【図１９】本発明の第２の実施形態に係るＬＳＩデバイスの製造プロセス（その７）を説明するための概略的な断面図である。
【図２０】本発明の第２の実施形態に係るＬＳＩデバイスの製造プロセス（その８）を説明するための概略的な断面図である。
【図２１】本発明の第３の実施形態に係るＬＳＩデバイスの製造プロセス（その１）を説明するための概略的な断面図である。
【図２２】本発明の第３の実施形態に係るＬＳＩデバイスの製造プロセス（その２）を説明するための概略的な断面図である。
【図２３】本発明の第３の実施形態に係るＬＳＩデバイスの製造プロセス（その３）を説明するための概略的な断面図である。
【図２４】本発明の第３の実施形態に係るＬＳＩデバイスの製造プロセス（その４）を説明するための概略的な断面図である。
【図２５】本発明の第３の実施形態に係るＬＳＩデバイスの製造プロセス（その５）を説明するための概略的な断面図である。
【図２６】本発明の第３の実施形態に係るＬＳＩデバイスの製造プロセス（その６）を説明するための概略的な断面図である。
【図２７】本発明の第３の実施形態に係るＬＳＩデバイスの製造プロセス（その７）を説明するための概略的な断面図である。
【図２８】本発明の第３の実施形態に係るＬＳＩデバイスの製造プロセス（その８）を説明するための概略的な断面図である。
【図２９】本発明の第３の実施形態に係るＬＳＩデバイスの製造プロセス（その９）を説明するための概略的な断面図である。
【符号の説明】
１コア領域、
２Ｉ／Ｏ領域、
１ａコア電源配線、
１ｂコア電源端子（又はコア電源回路）、
２ａＩ／Ｏ電源配線、
２ｂＩ／Ｏ電源端子（又はＩ／Ｏ電源回路）、
ＧＮＤグランド配線、
１１，４１，５１ＳＯＩ基板（ＳＯＩウェハ）、
１２，４２，５２Ｓｉ基板、
１３，４３，５３埋め込み酸化膜（ＢＯＸ膜）、
１４，４４，５４ＳＯＩ層、
１４ａ，４４ａ，５４ａ，５４ｃコア領域のＳＯＩ層、
１４ｂ，４４ｂ，５４ｂＩ／Ｏ領域のＳＯＩ層、
１５，１７，４５，４７，５５，５７窒化膜、
１６ａ，１６ｂ，４６ａ，４６ｂ，５６ａ，５６ｂ酸化膜、
１８，４８，５８素子分離領域、
２０，３０ＭＯＳＦＥＴ、
２１，３１ゲート酸化膜、
２２，３２ゲート電極層、
２３，３３ソース領域、
２４，３４ドレイン領域、
２５，３５Ｓｉチャネル、
２６，３６側壁絶縁膜。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to an LSI device including a fully depleted SOI (FDSOI) MOS field effect transistor (MOSFET) and a method for manufacturing the same.
[0002]
[Prior art]
Conventionally, there has been proposed a semiconductor device in which the thickness of the first semiconductor active layer provided with the P-channel MOSFET is made smaller than the thickness of the second semiconductor active layer provided with the NMOSFET (see Patent Document 1). In addition, there is a proposal that an FDSOI-MOSFET is used as a MOSFET constituting the LSI device in order to realize low power consumption and high-speed operation of the LSI device (see Patent Document 2). The FDSOI-MOSFET can realize subthreshold characteristics close to the theoretical limit, and can reduce the subthreshold leakage current by about one digit as compared with a bulk CMOS device. In addition, unlike a PD (Partly Depleted) SOI-MOSFET, the FDSOI-MOSFET does not cause a kink phenomenon due to impact ionization, and has characteristics such as frequency characteristics of delay time, pass gate leakage, and the like as compared with the PDSOI-MOSFET. Excellent stability against floating substrate effect.
[0003]
[Patent Document 1]
JP-A-1-122154 (second page, lower right column, FIG. 1)
[Patent Document 2]
JP-A-6-291265 (paragraph 0049, FIG. 15)
[0004]
As described above, the FDSOI-MOSFET can realize low power consumption and high speed operation at the same time, but has a drawback that the short channel effect is remarkable. In order to suppress the short channel effect, it is effective to reduce the thickness of the SOI layer. However, if the SOI layer is reduced in thickness, the threshold voltage of the MOSFET decreases and the operation becomes unstable. For this reason, it is necessary to adjust the threshold voltage by injecting a high concentration channel impurity into the channel region.
[0005]
[Problems to be solved by the invention]
However, in a MOSFET having a long channel length, PD is likely to occur due to an increase in channel impurities. When the MOSFET becomes a PD, a kink phenomenon occurs, the linearity of the operation of the MOSFET is lost, and the circuit operation becomes unstable, so that LSI design becomes extremely difficult.
[0006]
Therefore, the present invention has been made to solve the above-described problems of the prior art, and its object is to realize low power consumption, high speed operation, and stable circuit operation. An object is to provide an LSI device and a manufacturing method thereof.
[0008]
[Means for Solving the Problems]
An LSI device manufacturing method according to the present invention includes a core region to which a first drive voltage is supplied and an LSI device having an interface region to which a second drive voltage higher than the first drive voltage is supplied. It is. The manufacturing method includes a step of forming an element isolation region that separates an SOI layer of an SOI substrate into a first SOI layer serving as the core region and a second SOI layer serving as the interface region; A step of forming a second oxide film in a range to be the core region and the interface region by uniformly oxidizing the surface vicinity of the SOI layer and the second SOI layer; and a step of forming the element isolation region by CMP. The top and the second oxide film are removed, and the first SOI layer, the second SOI layer, and theelementA step of planarizing the surface of the isolation region, a step of forming a first oxide film by selectively oxidizing a region near the surface of the first SOI layer, and removing the first oxide film Thereby making the first SOI layer thinner than the second SOI layer; andFirstForming a plurality of first MOSFETs having one SOI layer as a fully depleted Si channel, and forming a plurality of second MOSFETs having the second SOI layer as a fully depleted Si channel in the interface region; In the step of forming the first MOSFET and the second MOSFET, the channel length of the first MOSFET formed in the core region is the second MOSFET formed in the interface region. This is shorter than the channel length.
[0009]
DETAILED DESCRIPTION OF THE INVENTION
First embodiment
1 to 11 are schematic cross-sectional views for explaining a manufacturing process (Nos. 1 to 11) of an LSI device according to the first embodiment of the present invention.
[0010]
The LSI device according to the first embodiment includes a high-speed calculation unit (core region) 1 that requires high-speed operation at a low voltage, and a data input / output unit (interface region or interface region) that is a region other than the core region 1 and has a high power supply voltage. I / O region) 2. In the first embodiment, the SOI layer is thick in the I / O region 2 having a long channel length (or gate length), and the SOI layer is thin in the core region 1 having a short channel length. FIG. 12 is a plan view schematically showing the structure of each power supply wiring in the core region 14 and the I / O region 15 of the MOSFET device according to the first embodiment. As shown in FIG. 12, the core region 1 is provided with a ground wiring GND and a core power supply wiring 1a. The I / O region 2 includes a ground wiring GND and an I / O power supply wiring 2a. The core region 1 includes a core drive voltage V by a core power supply terminal (or core power supply circuit) 1b and a core power supply wiring 1a._COREIs supplied. The I / O region 2 has an I / O drive voltage V through an I / O power supply terminal (or I / O power supply circuit) 2b and an I / O power supply wiring 2a._{I / O}Is supplied. In the first embodiment, the core drive voltage V_COREIs the I / O drive voltage V_{I / O}It is set lower. For example, the core drive voltage V_COREIs 1.5 V and the I / O drive voltage V_{I / O}Is 3.3V (or 2.5V).
[0011]
The LSI device according to the first embodiment is formed on an SOI substrate (SOI wafer) 11 including a Si substrate 12, a buried oxide film (BOX film) 13, and an SOI layer (silicon layer) 14.
[0012]
In manufacturing the LSI device according to the first embodiment, first, as shown in FIGS. 1 to 4, the oxide film 16 a is formed by selectively oxidizing the vicinity of the surface of the SOI layer 14. The oxide film 16a is formed by, for example, forming a nitride film 15 as an oxidation prevention mask over the entire area of the SOI layer 14 by a CVD (Chemical Vapor Deposition) method or the like (FIG. 1), and then performing a nitride film by photolithography and etching. A part of 15 (range that becomes the core region 1) is removed (FIG. 2), and the vicinity of the surface of the SOI layer 14 exposed by removing the nitride film 15 is oxidized (for example, “thermal oxidation”). And the oxide film 16a is formed (FIG. 3), and the nitride film 15 is removed (FIG. 4).
[0013]
Next, as shown in FIGS. 5 to 8, the oxide film 16 b is formed in the I / O region 2 by selectively oxidizing the vicinity of the surface of the SOI layer 14. The thickness of the oxide film 16 b is made thinner than the thickness of the oxide film 16 a in the core region 1. The oxide film 16b is formed by, for example, forming a nitride film 17 as an oxidation prevention mask over the entire area of the SOI layer 14 by a CVD method or the like (FIG. 5), and a part of the nitride film 17 by photolithography and etching ( The region in which the I / O region 2 is to be removed) is removed (FIG. 6), and the vicinity of the surface of the SOI layer 14 exposed by removing the nitride film 17 is oxidized to form an oxide film 16b (FIG. 7). (FIG. 8). Note that the order of forming the oxide film 16a and the oxide film 16b may be opposite to the order described above.
[0014]
Next, as shown in FIG. 9, the oxide films 16a and 16b are removed by wet etching or the like to form a thin SOI layer 14a in the core region 1 and an SOI layer 14b thicker than the SOI layer 14a in the I / O region 2. To do. The thickness of the thin SOI layer 14a is, for example, 30 nm or less (when the channel length is about 0.1 μm). Further, the thickness of the thick SOI layer 14b is, for example, about 50 nm (when the channel length is 0.2 μm or more). However, the thicknesses of the SOI layer 14a and the SOI layer 14b are not limited to the above values.
[0015]
Next, as illustrated in FIG. 10, an element isolation region 18 that separates the SOI layer 14 a and the SOI layer 14 b is formed between the core region 1 and the I / O region 2. The element isolation region 18 is formed by, for example, a LOCOS (Local Oxidation of Silicon) method, a shallow trench isolation (STI) method, or the like.
[0016]
Next, by a normal MOSFET formation process (including a channel impurity adjustment process), as shown in FIG. 11, a plurality of MOSFETs 20 having a thin SOI layer 14a in the core region 1 as fully depleted Si channels (in FIG. Only one MOSFET 20 is shown), and a plurality of MOSFETs 30 (only one MOSFET 30 is shown in FIG. 11) are formed in the I / O region 2 using the thick SOI layer 14b as a fully depleted Si channel. To do. The MOSFET 20 and the MOSFET 30 may be formed simultaneously in the same process or sequentially in different processes.
[0017]
As shown in FIG. 11, the MOSFET 20 includes a gate oxide film 21, a gate electrode layer 22, a source region 23 and a drain region 24 formed by impurity (for example, As, B, etc.) implantation, and fully depleted Si. A channel 25 (SOI layer 14a) and a sidewall insulating film 26 are provided. The channel length of the MOSFET 20 is, for example, 0.1 μm, but the channel length is not limited to this value. As shown in FIG. 11, the MOSFET 30 includes a gate oxide film 31, a gate electrode layer 32, a source region 33 and a drain region 34 formed by impurity (for example, As, B, etc.) implantation, and complete depletion. A type Si channel 35 (SOI layer 14b) and a sidewall insulating film 36 are provided. The channel length of the MOSFET 30 is, for example, 0.2 μm or more, but the channel length is not limited to this value.
[0018]
As described above, according to the LSI device according to the first embodiment, since the channel length of the MOSFET 20 in the core region 1 is shortened, low power consumption and high speed operation can be realized. Further, in the core region 1 having a short channel length, the film thickness of the SOI layer 14a serving as the Si channel 25 of the MOSFET 20 is reduced. Therefore, the short channel effect can be suppressed by adjusting the channel impurity, and the circuit in the core region 1 can be suppressed. Stabilization of operation can be realized. Further, in the I / O region 2 where the MOSFET 30 having a long channel length is formed, the SOI layer 14b serving as the Si channel 35 of the MOSFET 30 is made thick, so that an increase in channel impurities can be suppressed. For this reason, the PD of the MOSFET 30 can be avoided and the circuit operation in the I / O region 2 can be stabilized.
[0019]
Further, according to the LSI device manufacturing method of the first embodiment, the film thickness of the SOI layers 14a and 14b is controlled to a desired value by the amount of oxidation (the thickness of the oxide films 16a and 16b) in the oxide film formation step. Therefore, the film thickness of the Si channel of the MOSFET of the manufactured LSI device can be freely set according to the channel length and the voltage of the drive power supply. For this reason, the thickness of the Si channel according to the characteristics required for each region of the LSI device can be formed. For example, it can be manufactured so as to maintain the withstand voltage of a high voltage I / O region having a long channel length. it can.
[0020]
Second embodiment
13 to 20 are schematic cross-sectional views for explaining a manufacturing process (Nos. 1 to 8) of an LSI device according to the second embodiment of the present invention.
[0021]
The LSI device according to the second embodiment includes a high-speed computing unit (core region) 1 that requires high-speed operation at a low voltage, and a data input / output unit (interface region or interface region) that is a region other than the core region 1 and has a high power supply voltage. I / O region) 2. In the second embodiment, the SOI layer is thick in the I / O region 2 having a long channel length (or gate length), and the SOI layer is thin in the core region 1 having a short channel length. The structure of each power supply wiring in the core region 1 and the I / O region 2 of the MOSFET device according to the second embodiment is the same as that of the first embodiment described above.
[0022]
The LSI device according to the second embodiment is formed on an SOI substrate (SOI wafer) 41 including a Si substrate 42, a buried oxide film (BOX film) 43, and an SOI layer (silicon layer) 44.
[0023]
In manufacturing the LSI device according to the second embodiment, first, as shown in FIG. 13, the core region 1 and the I / O region are first oxidized by uniformly oxidizing the vicinity of the surface of the SOI layer 44 of the SOI substrate 41. An oxide film 46b is formed in the range of 2.
[0024]
Next, as shown in FIGS. 14 to 17, by selectively oxidizing the vicinity of the surface of the SOI layer 44, the thickness of the oxide film in the range that becomes the core region 1 is increased. A thick oxide film 46a is formed. The oxide film 46a is formed by, for example, forming a nitride film 45 as an oxidation prevention mask over the entire area of the oxide film 46b of the SOI layer 44 by a CVD method or the like (FIG. 14), and nitriding the film 45 by photolithography and etching. (A range to be the core region 1) is removed (FIG. 15), and the oxide film 46b is increased in thickness by oxidizing the vicinity of the surface of the SOI layer 44 exposed by removing the nitride film 45. 46a is formed (FIG. 16), and the nitride film 45 is removed (FIG. 17).
[0025]
Next, as shown in FIG. 18, the oxide films 46a and 46b are removed by wet etching or the like to form a thin SOI layer 44a in the core region 1 and an SOI layer 44b thicker than the SOI layer 44a in the I / O region 2. To do. The thickness of the thin SOI layer 44a is, for example, 30 nm or less (when the channel length is about 0.1 μm). Further, the thickness of the thick SOI layer 44b is, for example, about 50 nm (when the channel length is 0.2 μm or more). However, the thicknesses of the SOI layer 44a and the SOI layer 44b are not limited to the above values.
[0026]
Next, as illustrated in FIG. 19, an element isolation region 48 that separates the SOI layer 44 a and the SOI layer 44 b is formed between the core region 1 and the I / O region 2. The element isolation region 48 is formed by, for example, the LOCOS method or the STI method.
[0027]
Next, as shown in FIG. 20, a plurality of MOSFETs 20 (only one MOSFET 20 is shown in FIG. 20) having a thin SOI layer 44a as a fully depleted Si channel are formed in the core region 1, and the I / A plurality of MOSFETs 30 (only one MOSFET 30 is shown in FIG. 20) are formed in the O region 2 using the thick SOI layer 44b as a fully depleted Si channel. The MOSFET 20 and the MOSFET 30 may be formed simultaneously in the same process or sequentially in different processes. The structures of the MOSFETs 20 and 30 are the same as those in the first embodiment.
[0028]
As described above, according to the LSI device of the second embodiment, since the channel length of the MOSFET 20 in the core region 1 is shortened, low power consumption and high speed operation can be realized. Further, in the core region 1 having a short channel length, the film thickness of the SOI layer 44a serving as the Si channel 25 of the MOSFET 20 is reduced, so that the short channel effect can be suppressed by adjusting the channel impurity, and the circuit in the core region 1 can be suppressed. Stabilization of operation can be realized. In addition, in the I / O region 2 where the MOSFET 30 having a long channel length is formed, the SOI layer 44b serving as the Si channel 35 of the MOSFET 30 is made thick so that an increase in channel impurities can be suppressed. For this reason, the PD of the MOSFET 30 can be avoided and the circuit operation in the I / O region 2 can be stabilized.
[0029]
In addition, according to the LSI device manufacturing method of the second embodiment, the film thickness of the SOI layers 44a and 44b is controlled to a desired value by the amount of oxidation (the thickness of the oxide films 46a and 46b) in the oxide film formation step. Therefore, the film thickness of the Si channel of the MOSFET of the manufactured LSI device can be freely set according to the channel length and the voltage of the drive power supply. For this reason, the thickness of the Si channel according to the characteristics required for each region of the LSI device can be formed. For example, it can be manufactured so as to maintain the withstand voltage of a high voltage I / O region having a long channel length. it can.
[0030]
Further, according to the LSI device manufacturing method according to the second embodiment, the nitride film forming step is only required once (only the nitride film 45 in FIG. 14), so that the manufacturing process is more effective than the manufacturing method of the first embodiment. Can be simplified.
[0031]
Third embodiment
21 to 29 are schematic cross-sectional views for explaining a manufacturing process (Nos. 1 to 9) of an LSI device according to the third embodiment of the present invention.
[0032]
The LSI device according to the third embodiment includes a high-speed arithmetic unit (core region) 1 that requires low voltage and high-speed operation, and a data input / output unit (interface region or interface region) that is a region other than the core region 1 and has a high power supply voltage. I / O region) 2. In the third embodiment, the SOI layer 54b is thick in the I / O region 2 having a long channel length (or gate length), and the SOI layer 54c (54a) is thin in the core region 1 having a short channel length. The structure of each power supply wiring in the core region 1 and the I / O region 2 of the MOSFET device according to the third embodiment is the same as that of the first embodiment described above.
[0033]
The LSI device according to the third embodiment is formed on an SOI substrate (SOI wafer) 51 including a Si substrate 52, a buried oxide film (BOX film) 53, and an SOI layer (silicon layer) 54.
[0034]
In the manufacture of the LSI device according to the third embodiment, first, as shown in FIG. 21, the SOI layer 54 of the SOI substrate 51 is divided into an SOI layer 54a to be the core region 1 and an SOI to be the I / O region 2. An element isolation region 58 that is separated from the layer 54b is formed. The element isolation region 58 is formed by, for example, the LOCOS method or the STI method.
[0035]
Next, as shown in FIG. 22, oxide films 56 a and 56 b are formed in a range that becomes the core region 1 and the I / O region 2 by uniformly oxidizing the vicinity of the surfaces of the SOI layer 54 a and the SOI layer 54 b. .
[0036]
Next, as shown in FIG. 23, the upper part of the element isolation region 58 and the oxide films 56a and 56b are removed by a chemical mechanical polishing (CMP) method, and the SOI layer 54a, the SOI layer 54b, and The top of the blocking isolation region 58 is flattened.
[0037]
Next, as shown in FIG. 24 to FIG. 27, an oxide film 56 c is formed in a range to be the core region 1 by oxidizing the vicinity of the surface of the SOI layer 54 a. The oxide film 56c is formed by, for example, forming a nitride film 55 as an oxidation prevention mask over the entire area on the SOI layer 54a, the element isolation region 58, and the SOI layer 54b by a CVD method or the like (FIG. 24), and photolithography. Then, a part of the nitride film 55 (the range that becomes the core region 1) is removed by etching (FIG. 25), and the oxide film 56c is formed by oxidizing the vicinity of the surface of the SOI layer 54a exposed by removing the nitride film 55. (FIG. 26) The process consists of removing the nitride film 55 (FIG. 27).
[0038]
Next, as shown in FIG. 28, the oxide film 56 c is removed by wet etching or the like, and a thin SOI layer 54 c (a part of the SOI layer 54 a) is formed in the core region 1. At this point, an SOI layer 54b thicker than the SOI layer 54c is formed in the I / O region 2. The thickness of the thin SOI layer 54c is, for example, 30 nm or less (when the channel length is about 0.1 μm). The thickness of the thick SOI layer 54b is, for example, about 50 nm (when the channel length is 0.2 μm or more). However, the thicknesses of the SOI layer 54c and the SOI layer 54b are not limited to the above values.
[0039]
Next, as shown in FIG. 29, a plurality of MOSFETs 20 (only one MOSFET 20 is shown in FIG. 29) are formed in the core region 1 using the thin SOI layer 54c as a fully depleted Si channel. A plurality of MOSFETs 30 (only one MOSFET 30 is shown in FIG. 29) are formed in the O region 2 using the thick SOI layer 54b as a fully depleted Si channel. The MOSFET 20 and the MOSFET 30 may be formed simultaneously in the same process or sequentially in different processes. The structures of the MOSFETs 20 and 30 are the same as those in the first embodiment.
[0040]
As described above, according to the LSI device of the third embodiment, since the channel length of the MOSFET 20 in the core region 1 is shortened, low power consumption and high speed operation can be realized. Further, in the core region 1 having a short channel length, the film thickness of the SOI layer 54c serving as the Si channel 25 of the MOSFET 20 is reduced, so that the short channel effect can be suppressed by adjusting the channel impurity, and the circuit in the core region 1 can be suppressed. Stabilization of operation can be realized. Further, in the I / O region 2 where the MOSFET 30 having a long channel length is formed, the SOI layer 54b that becomes the Si channel 35 of the MOSFET 30 is thick, so that an increase in channel impurities can be suppressed. For this reason, the PD of the MOSFET 30 can be avoided and the circuit operation in the I / O region 2 can be stabilized.
[0041]
In addition, according to the LSI device manufacturing method of the third embodiment, the thickness of the SOI layers 54c and 54b is set to a desired value depending on the amount of oxidation (the thickness of the oxide films 56a, 56b, and 56c) in the oxide film forming step. Since the value can be controlled, the thickness of the Si channel of the MOSFET of the manufactured LSI device can be freely set according to the channel length and the voltage of the drive power supply. For this reason, the thickness of the Si channel according to the characteristics required for each region of the LSI device can be formed. For example, it can be manufactured so as to maintain the withstand voltage of a high voltage I / O region having a long channel length. it can.
[0042]
In addition, according to the LSI device manufacturing method of the third embodiment, since the polishing process by the CMP method is provided after the element isolation region 58 is formed by the LOCOS method, the bird's beak can be removed. Further, there is a case where stress is applied to the SOI layer due to the element isolation region 58 formed by the LOCOS method and the characteristics of the NMOS are deteriorated. However, since the polishing process by the CMP method is provided, the stress generated in the SOI layer can be relieved. it can.
[0045]
【The invention's effect】
BookAccording to the LSI device manufacturing method of the present invention, the film thickness of the SOI layer can be controlled to a desired value by the amount of oxidation in the oxide film forming step. And can be set freely according to the voltage of the drive power supply. For this reason, the thickness of the Si channel according to the characteristics required for each region of the LSI device can be formed.
[Brief description of the drawings]
FIG. 1 is a schematic cross-sectional view for explaining a manufacturing process (No. 1) of an LSI device according to a first embodiment of the invention.
FIG. 2 is a schematic cross-sectional view for explaining the manufacturing process (No. 2) of the LSI device according to the first embodiment of the invention.
FIG. 3 is a schematic cross-sectional view for explaining the manufacturing process (No. 3) of the LSI device according to the first embodiment of the invention.
FIG. 4 is a schematic cross-sectional view for explaining the manufacturing process (No. 4) of the LSI device according to the first embodiment of the invention.
FIG. 5 is a schematic cross-sectional view for explaining the manufacturing process (No. 5) of the LSI device according to the first embodiment of the invention.
FIG. 6 is a schematic cross-sectional view for explaining the manufacturing process (No. 6) of the LSI device according to the first embodiment of the invention.
FIG. 7 is a schematic cross-sectional view for explaining the manufacturing process (No. 7) of the LSI device according to the first embodiment of the invention.
FIG. 8 is a schematic cross-sectional view for explaining a manufacturing process (No. 8) of the LSI device according to the first embodiment of the invention.
FIG. 9 is a schematic cross-sectional view for explaining the manufacturing process (No. 9) of the LSI device according to the first embodiment of the invention.
FIG. 10 is a schematic cross-sectional view for explaining the manufacturing process (No. 10) of the LSI device according to the first embodiment of the invention.
FIG. 11 is a schematic cross-sectional view for explaining the manufacturing process (No. 11) of the LSI device according to the first embodiment of the invention.
FIG. 12 is a plan view schematically showing the structure of each power supply wiring in the core region and the I / O region of the LSI device according to the first embodiment of the present invention.
FIG. 13 is a schematic cross-sectional view for explaining the manufacturing process (No. 1) of the LSI device according to the second embodiment of the invention.
FIG. 14 is a schematic cross-sectional view for explaining a manufacturing process (No. 2) of the LSI device according to the second embodiment of the invention.
FIG. 15 is a schematic cross-sectional view for explaining the manufacturing process (No. 3) of the LSI device according to the second embodiment of the invention.
FIG. 16 is a schematic cross-sectional view for explaining a manufacturing process (No. 4) of the LSI device according to the second embodiment of the invention.
FIG. 17 is a schematic cross-sectional view for explaining the manufacturing process (No. 5) of the LSI device according to the second embodiment of the invention.
FIG. 18 is a schematic cross-sectional view for explaining a manufacturing process (No. 6) of the LSI device according to the second embodiment of the invention.
FIG. 19 is a schematic cross-sectional view for explaining a manufacturing process (No. 7) of the LSI device according to the second embodiment of the invention.
FIG. 20 is a schematic cross-sectional view for explaining a manufacturing process (No. 8) of the LSI device according to the second embodiment of the invention.
FIG. 21 is a schematic cross-sectional view for explaining the manufacturing process (No. 1) of the LSI device according to the third embodiment of the invention.
FIG. 22 is a schematic cross-sectional view for explaining a manufacturing process (No. 2) of the LSI device according to the third embodiment of the invention.
FIG. 23 is a schematic cross-sectional view for explaining the manufacturing process (No. 3) of the LSI device according to the third embodiment of the invention.
FIG. 24 is a schematic cross-sectional view for explaining a manufacturing process (No. 4) of the LSI device according to the third embodiment of the invention.
FIG. 25 is a schematic cross-sectional view for explaining a manufacturing process (No. 5) of the LSI device according to the third embodiment of the invention.
FIG. 26 is a schematic cross-sectional view for explaining a manufacturing process (No. 6) of the LSI device according to the third embodiment of the invention.
FIG. 27 is a schematic cross-sectional view for explaining the manufacturing process (No. 7) for the LSI device according to the third embodiment of the present invention;
FIG. 28 is a schematic cross-sectional view for explaining a manufacturing process (No. 8) of the LSI device according to the third embodiment of the present invention;
FIG. 29 is a schematic cross-sectional view for explaining a manufacturing process (No. 9) of the LSI device according to the third embodiment of the invention.
[Explanation of symbols]
1 core area,
2 I / O area,
1a Core power supply wiring,
1b Core power supply terminal (or core power supply circuit),
2a I / O power supply wiring,
2b I / O power supply terminal (or I / O power supply circuit),
GND ground wiring,
11, 41, 51 SOI substrate (SOI wafer),
12, 42, 52 Si substrate,
13, 43, 53 buried oxide film (BOX film),
14, 44, 54 SOI layer,
14a, 44a, 54a, 54c SOI layer of the core region,
14b, 44b, 54b I / O region SOI layer,
15, 17, 45, 47, 55, 57 nitride film,
16a, 16b, 46a, 46b, 56a, 56b oxide films,
18, 48, 58 element isolation region,
20, 30 MOSFET,
21, 31 Gate oxide film,
22, 32 gate electrode layer,
23,33 source region,
24, 34 drain region,
25, 35 Si channel,
26, 36 Side wall insulating films.

Claims

An LSI device manufacturing method comprising a core region to which a first drive voltage is supplied and an interface region to which a second drive voltage higher than the first drive voltage is supplied,
Forming an element isolation region that separates the SOI layer of the SOI substrate into a first SOI layer serving as the core region and a second SOI layer serving as the interface region;
Forming a second oxide film in a range to be the core region and the interface region by uniformly oxidizing the vicinity of the surfaces of the first SOI layer and the second SOI layer;
Removing the upper portion of the element isolation region and the second oxide film by CMP to planarize the surfaces of the first SOI layer, the second SOI layer, and the element isolation region;
Forming a first oxide film by selectively oxidizing a region near the surface of the first SOI layer;
Removing the first oxide film to make the first SOI layer thinner than the second SOI layer;
It said core said first SOI layer in the region forming a plurality of first MOSFET having a fully depleted Si channel, the plurality of second with the second SOI layer and fully depleted Si channel to the interface region Forming a MOSFET of
In the step of forming the first MOSFET and the second MOSFET, the channel length of the first MOSFET formed in the core region is shorter than the channel length of the second MOSFET formed in the interface region. An LSI device manufacturing method characterized by that.

2. The method of manufacturing an LSI device according to claim 1 , wherein the thickness of the first SOI layer is 30 nm or less.