JP4922623B2 - 半導体装置およびその製造方法 - Google Patents
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Description
図1に、本実施の形態1による互いに異なる3つの電源電圧でそれぞれ駆動する3種類のnMISの構造を示し、図2に、これらnMISの構造上の特徴等をまとめる。また、図3に、nMISの飽和状態におけるしきい値電圧とゲート長との関係を示すグラフ図を示す。
図15に、本実施の形態2による互いに異なる4つの電源電圧でそれぞれ駆動する4種類のnMISの構造を示し、図16に、これらnMISの構造上の特徴等をまとめる。
図18に、本実施の形態3による互いに異なる3つの電源電圧でそれぞれ駆動する3種類のnMISの構造を示し、図19に、これらnMISの構造上の特徴等をまとめる。
2 素子分離部
3 pウエル
4,4a,4b 酸化シリコン膜
5 レジストパターン
6 酸化シリコン膜
7 ゲート電極
8 レジストパターン
9,9a,9b n型拡張領域
10 レジストパターン
11 n型拡張領域
12 p型ハロー領域
13 サイドウォール
14 ソース・ドレイン
15 酸化シリコン膜
16 接続孔
17 プラグ
18 配線
Claims (12)
- 第1電圧で駆動する第1ゲート長の第1ゲート電極を備える第1導電型の第1電界効果トランジスタと、
前記第1電圧よりも高い第2電圧で駆動し、前記第1ゲート長よりも長い第2ゲート長の第2ゲート電極を備える第1導電型の第2電界効果トランジスタと、
前記第2電圧よりも高い第3電圧で駆動し、前記第2ゲート長よりも長い第3ゲート長の第3ゲート電極を備える第1導電型の第3電界効果トランジスタとを半導体基板の主面に有する半導体装置であって、
前記第2電界効果トランジスタのゲート絶縁膜の厚さ、ソース・ドレインの内側に伸びる一対の拡張領域の深さおよび前記ソース・ドレインの深さは、それぞれ前記第3電界効果トランジスタのゲート絶縁膜の厚さ、ソース・ドレインの内側に伸びる一対の拡張領域の深さおよび前記ソース・ドレインの深さと同じであり、
前記第1電界効果トランジスタのゲート絶縁膜の厚さは前記第2および第3電界効果トランジスタのゲート絶縁膜の厚さよりも薄く、
前記第1電界効果トランジスタのソース・ドレインの内側に伸びる一対の拡張領域の深さは前記第2および第3電界効果トランジスタのソース・ドレインの内側に伸びる一対の拡張領域の深さよりも浅く、
前記第1電界効果トランジスタのソース・ドレインの深さは前記第2および第3電界効果トランジスタのソース・ドレインの深さと同じであることを特徴とする半導体装置。 - 請求項1記載の半導体装置において、前記第1電界効果トランジスタのソース・ドレインの内側に伸びる一対の拡張領域の周囲に第1導電型とは異なる第2導電型のハロー領域が形成されていることを特徴とする半導体装置。
- 請求項2記載の半導体装置において、前記第2電界効果トランジスタのソース・ドレインの内側に伸びる一対の拡張領域の周囲に第2導電型のハロー領域が形成されていることを特徴とする半導体装置。
- 請求項1記載の半導体装置において、前記第3電圧よりも高い第4電圧で駆動し、前記第3ゲート長よりも長い第4ゲート長の第4ゲート電極を備える第1導電型の第4電界効果トランジスタを前記半導体基板の主面にさらに有し、
前記第4電界効果トランジスタのゲート絶縁膜の厚さは前記第2および第3電界効果トランジスタのゲート絶縁膜の厚さよりも厚く、
前記第4電界効果トランジスタのソース・ドレインの内側に伸びる一対の拡張領域の深さは前記第2および第3電界効果トランジスタのソース・ドレインの内側に伸びる一対の拡張領域の深さよりも深く、
前記第4電界効果トランジスタのソース・ドレインの深さは前記第2および第3電界効果トランジスタのソース・ドレインの深さと同じであることを特徴とする半導体装置。 - 請求項4記載の半導体装置において、前記第1電界効果トランジスタのソース・ドレインの内側に伸びる一対の拡張領域の周囲に第1導電型とは異なる第2導電型のハロー領域が形成されていることを特徴とする半導体装置。
- 請求項5記載の半導体装置において、前記第2および第3電界効果トランジスタのソース・ドレインの内側に伸びる一対の拡張領域の周囲に第2導電型のハロー領域が形成されていることを特徴とする半導体装置。
- 第1電圧で駆動する第1ゲート長の第1ゲート電極を備える第1導電型の第1電界効果トランジスタと、
前記第1電圧よりも高い第2電圧で駆動し、前記第1ゲート長よりも長い第2ゲート長の第2ゲート電極を備える第1導電型の第2電界効果トランジスタと、
前記第2電圧よりも高い第3電圧で駆動し、前記第2ゲート長よりも長い第3ゲート長の第3ゲート電極を備える第1導電型の第3電界効果トランジスタとを半導体基板の主面に形成する半導体装置の製造方法であって、
(a)前記半導体基板の第1領域の表面に、前記第1電界効果トランジスタの第1厚さの第1ゲート絶縁膜を形成する工程と、
(b)前記半導体基板の第2および第3領域の表面に、前記第2および第3電界効果トランジスタの前記第1厚さよりも厚い第2厚さの第2ゲート絶縁膜をそれぞれ形成する工程と、
(c)前記第1領域の前記第1ゲート絶縁膜上に前記第1電界効果トランジスタの第1ゲート電極、前記第2領域の前記第2ゲート絶縁膜上に前記第2電界効果トランジスタの第2ゲート電極および前記第3領域の前記第2ゲート絶縁膜上に前記第3電界効果トランジスタの第3ゲート電極を形成する工程と、
(d)前記第1ゲート電極をマスクとして、前記第1領域に第1導電型の不純物をイオン注入して、前記第1ゲート電極の両側の前記半導体基板に前記第1電界効果トランジスタの一対の拡張領域を形成する工程と、
(e)前記第2および第3ゲート電極をマスクとして、前記第2および第3領域に第1導電型の不純物をイオン注入して、前記第2および第3ゲート電極の両側の前記半導体基板に、前記第1領域の前記半導体基板に形成された一対の拡張領域よりも深く、前記第2および第3電界効果トランジスタの一対の拡張領域をそれぞれ形成する工程と、
(f)前記第1、第2および第3ゲート電極の側壁にサイドウォールを形成する工程と、
(g)前記第1、第2および第3ゲート電極、ならびに前記サイドウォールをマスクとして、前記第1、第2および第3領域に第1導電型の不純物をイオン注入して、前記サイドウォールの両側の前記半導体基板に、前記第1、第2および第3電界効果トランジスタのソース・ドレインを形成する工程とを有することを特徴とする半導体装置の製造方法。 - 請求項7記載の半導体装置の製造方法において、前記工程(d)の後、さらに以下の工程を含むことを特徴とする半導体装置の製造方法;
(h)前記第1ゲート電極をマスクとして、前記第1領域に第1導電型とは異なる第2導電型の不純物をイオン注入して、前記第1電界効果トランジスタの一対の拡張領域の周囲を覆うハロー領域を形成する工程。 - 請求項8記載の半導体装置の製造方法において、前記工程(e)の後、さらに以下の工程を含むことを特徴とする半導体装置の製造方法;
(i)前記第2ゲート電極をマスクとして、前記第2領域に第2導電型の不純物をイオン注入して、前記第2電界効果トランジスタの一対の拡張領域の周囲を覆うハロー領域を形成する工程。 - 第1電圧で駆動する第1ゲート長の第1ゲート電極を備える第1導電型の第1電界効果トランジスタと、
前記第1電圧よりも高い第2電圧で駆動し、前記第1ゲート長よりも長い第2ゲート長の第2ゲート電極を備える第1導電型の第2電界効果トランジスタと、
前記第2電圧よりも高い第3電圧で駆動し、前記第2ゲート長よりも長い第3ゲート長の第3ゲート電極を備える第1導電型の第3電界効果トランジスタと、
前記第3電圧よりも高い第4電圧で駆動し、前記第3ゲート長よりも長い第4ゲート長の第4ゲート電極を備える第1導電型の第4電界効果トランジスタとを半導体基板の主面に形成する半導体装置の製造方法であって、
(a)前記半導体基板の第1領域の表面に、前記第1電界効果トランジスタの第1厚さの第1ゲート絶縁膜を形成する工程と、
(b)前記半導体基板の第2および第3領域の表面に、前記第2および第3電界効果トランジスタの前記第1厚さよりも厚い第2厚さの第2ゲート絶縁膜をそれぞれ形成する工程と、
(c)前記半導体基板の第4領域の表面に、前記第4電界効果トランジスタの前記第2厚さよりも厚い第3厚さの第3ゲート絶縁膜を形成する工程と、
(d)前記第1領域の前記第1ゲート絶縁膜上に前記第1電界効果トランジスタの第1ゲート電極、前記第2領域の前記第2ゲート絶縁膜上に前記第2電界効果トランジスタの第2ゲート電極、前記第3領域の前記第2ゲート絶縁膜上に前記第3電界効果トランジスタの第3ゲート電極、および前記第4領域の前記第3ゲート絶縁膜上に前記第4電界効果トランジスタの第4ゲート電極を形成する工程と、
(e)前記第1ゲート電極をマスクとして、前記第1領域に第1導電型の不純物をイオン注入して、前記第1ゲート電極の両側の前記半導体基板に前記第1電界効果トランジスタの一対の拡張領域を形成する工程と、
(f)前記第2および第3ゲート電極をマスクとして、前記第2および第3領域に第1導電型の不純物をイオン注入して、前記第2および第3ゲート電極の両側の前記半導体基板に、前記第1領域の前記半導体基板に形成された一対の拡張領域よりも深く、前記第2および第3電界効果トランジスタの一対の拡張領域をそれぞれ形成する工程と、
(g)前記第4ゲート電極をマスクとして、前記第4領域に第1導電型の不純物をイオン注入して、前記第4ゲート電極の両側の前記半導体基板に、前記第2および第3領域の前記半導体基板に形成された一対の拡張領域よりも深く、前記第4電界効果トランジスタの一対の拡張領域を形成する工程と、
(h)前記第1、第2、第3および第4ゲート電極の側壁にサイドウォールを形成する工程と、
(i)前記第1、第2、第3および第4ゲート電極、ならびに前記サイドウォールをマスクとして、前記第1、第2、第3および第4領域に第1導電型の不純物をイオン注入して、前記サイドウォールの両側の前記半導体基板に、前記第1、第2、第3および第4電界効果トランジスタのソース・ドレインを形成する工程とを有することを特徴とする半導体装置の製造方法。 - 請求項10記載の半導体装置の製造方法において、前記工程(e)の後、さらに以下の工程を含むことを特徴とする半導体装置の製造方法;
(j)前記第1ゲート電極をマスクとして、前記第1領域に第1導電型とは異なる第2導電型の不純物をイオン注入して、前記第1電界効果トランジスタの一対の拡張領域の周囲を覆うハロー領域を形成する工程。 - 請求項11記載の半導体装置の製造方法において、前記工程(f)の後、さらに以下の工程を含むことを特徴とする半導体装置の製造方法;
(k)前記第2および第3ゲート電極をマスクとして、前記第2および第3領域に第2導電型の不純物をイオン注入して、前記第2および第3電界効果トランジスタの一対の拡張領域の周囲を覆うハロー領域をそれぞれ形成する工程。
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