CN110767551B - Ldmos器件及其制作方法及调节其电性参数的方法 - Google Patents
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Abstract
本发明涉及LDMOS器件及其制作方法及调节其电性参数的方法，涉及半导体集成电路制造工艺，在LDMOS的制作过程中，在第一阱区引入第三掺杂类型区，控制第三掺杂类型区与第一阱区和第二阱区之间的边界面的距离d的值，以调节LDMOS的电性参数，且该第三掺杂类型区的形成工艺与CMOS器件的阈值电压调节注入工艺兼容同步完成，并LDMOS的其它制作工艺与CMOS器件工艺兼容，因此在不增加光罩及额外离子注入过程，并不改变CMOS工艺的情况下满足了LDMOS对不同电性参数的需求，且不影响CMOS的电性参数，如此可增加半导体集成电路制造的灵活性，提高半导体集成电路器件参数的精度，降低制造成本。
Description
技术领域
本发明涉及半导体集成电路制造工艺，尤其涉及一种LDMOS器件及其制作方法及调节其电性参数的方法。
背景技术
LDMOS(横向双扩散金属氧化物半导体晶体管)因为具有耐高压，大电流，驱动能力强和功耗低等特点，在电路中得到广泛应用。
在逻辑工艺平台中，LDMOS往往作为寄生器件与CMOS集成于同一芯片，LDMOS的阱区和漂移区的掺杂条件与CMOS采用的工艺条件共享，但在满足本身尺寸和电性参数的要求上存在一定困难。P阱的掺杂条件由NMOS(N型金属氧化物半导体)决定，N阱的掺杂条件由PMOS(P型金属氧化物半导体)决定，针对不同尺寸的LDMOS，改变其阈值电压和导通电流等电性参数只能通过增加光罩以及额外离子注入过程来实现，必然增加逻辑工艺平台的制造成本。
且在逻辑工艺平台中，存在数字和模拟电路中各种电性参数要求不同的CMOS器件，LDMOS作为寄生器件，其掺杂注入与CMOS共用，往往难以满足LDMOS本身的器件电性参数要求，而掺杂注入又会影响CMOS器件的电性参数，图1为掺杂注入对逻辑工艺平台中不同器件的电性参数影响的示意图，如图1所示，为调整LDMOS器件参数而进行的掺杂注入工艺，使逻辑工艺平台中不同器件的电性参数很难同时兼容被调整到可接受的范围。并且，对于不同尺寸和应用电压的LDMOS，其不同电性参数所要求的掺杂注入也不尽相同，为节省工艺成本，不可能针对每种器件进行不同的掺杂注入调节。
发明内容
本发明的目的在于提供一种LDMOS器件的制作方法，以增加半导体集成电路制造的灵活性，提高半导体集成电路器件参数的精度，降低制造成本。
本发明提供的LDMOS器件的制作方法，包括：S1：提供一P型衬底，利用有源区光刻打开浅沟槽隔离区域，并在P型衬底上刻蚀形成浅沟槽隔离区，其中，在浅沟槽隔离区的形成工艺过程中同时形成CMOS的浅沟槽隔离区；S2：光刻打开掺杂注入区域，向P型衬底进行第一掺杂类型的掺杂以形成第一阱区，并向P型衬底进行第二掺杂类型的掺杂以形成第二阱区，其中第一阱区与第二阱区相邻，并在其相邻处形成边界面，其中，在第一阱区和第二阱区的形成工艺过程中同时形成CMOS器件的N阱和P阱；S3：在第一阱区上进行第三掺杂类型的掺杂以形成第三掺杂类型区，第三掺杂类型区位于浅沟槽隔离区与边界面之间，并与边界面之间具有一距离d，其中，在第三掺杂类型区的形成工艺过程中同时完成CMOS器件的阈值电压调节注入工艺；S4：生长形成栅氧化层，并在栅氧化层上淀积多晶硅，然后进行多晶硅栅刻蚀，形成LDMOS的多晶硅栅极，在LDMOS的多晶硅栅极的形成过程中形成CMOS器件的多晶硅栅极；S5：形成于多晶硅栅极两侧的隔离侧墙，在隔离侧墙的形成过程中形成CMOS器件的隔离侧墙；S6：进行源漏离子注入，形成LDMOS的源极和漏极，在源极和漏极的形成过程中形成CMOS器件的源极和漏极；以及S7：进行后段互连工艺，完成LDMOS的制作，在后段互连工艺过程中完成CMOS器件的后段互连工艺。
更进一步的，还包括在步骤S3中根据LDMOS的电性参数调整距离d的大小。
更进一步的，在步骤S3中还包括在第一阱区和第二阱区的表面形成光刻胶，根据LDMOS的电性参数控制位于第一阱区表面的光刻胶的打开范围。
更进一步的，距离d的范围为0.2um至1um。
更进一步的，多晶硅栅极与第一阱区的重叠部分的长度为0.2um与2um之间的任一值。
更进一步的，多晶硅栅极与第二阱区的重叠部分的长度为0.2um与1um之间的任一值。
更进一步的，所述第一掺杂类型的掺杂为P型杂质离子的掺杂，所述第一阱区为P阱，所述第三掺杂类型的掺杂为P型杂质离子的掺杂，所述第三掺杂类型区为P型掺杂类型区，所述第二掺杂类型的掺杂为N型杂质离子的掺杂，所述第二阱区为N阱。
更进一步的，第一阱区和第三掺杂类型区构成LDMOS的P型沟道区，第二阱区构成的LDMOS的N型漂移区。
更进一步的，所述第一掺杂类型的掺杂为N型杂质离子的掺杂，所述第一阱区为N阱，所述第三掺杂类型的掺杂为N型杂质离子的掺杂，所述第三掺杂类型区为N型掺杂类型区，所述第二掺杂类型的掺杂为P型杂质离子的掺杂，所述第二阱区为P阱。
更进一步的，第一阱区和第三掺杂类型区构成LDMOS的N型沟道区，第二阱区构成的LDMOS的P型漂移区。
本发明还提供一种LDMOS器件，包括：P型衬底，P型衬底内包括浅沟槽隔离区；形成于P型衬底上的第一阱区与第二阱区，其中浅沟槽隔离区位于第一阱区范围内，第一阱区与第二阱区相邻，并在其相邻处形成边界面；形成于第一阱区内的第三掺杂类型区，第三掺杂类型区位于浅沟槽隔离区与边界面之间，并与边界面之间具有一距离d；形成于第一阱区与第二阱区上的多晶硅栅极；形成于多晶硅栅极两侧的隔离侧墙；以及源极和漏极。
更进一步的，所述第一阱区为P阱，所述第三掺杂类型区为P型掺杂类型区，所述第二阱区为N阱，第一阱区和第三掺杂类型区构成LDMOS的P型沟道区，第二阱区构成的LDMOS的N型漂移区。
更进一步的，所述第一阱区为N阱，所述第三掺杂类型区为N型掺杂类型区，所述第二阱区为P阱，第一阱区和第三掺杂类型区构成LDMOS的N型沟道区，第二阱区构成的LDMOS的P型漂移区。
更进一步的，距离d的范围为0.2um至1um。
本发明还提供一种调节LDMOS器件电性参数的方法，包括：S11：提供一P型衬底，P型衬底上形成有浅沟槽隔离区、第一阱区和第二阱区，其中浅沟槽隔离区位于第一阱区范围内，第一阱区与第二阱区相邻，并在其相邻处形成边界面；以及S12：在第一阱区上进行第三掺杂类型的掺杂以形成第三掺杂类型区，第三掺杂类型区位于浅沟槽隔离区与边界面之间，并与边界面之间具有一距离d，其中，在第三掺杂类型区的形成工艺过程中同时完成CMOS器件的阈值电压调节注入工艺。
更进一步的，还包括在步骤S12中根据LDMOS的电性参数调整距离d的大小。
更进一步的，在步骤S12中还包括在第一阱区和第二阱区的表面形成光刻胶，根据LDMOS的电性参数控制位于第一阱区表面的光刻胶的打开范围。
更进一步的，距离d的范围为0.2um至1um。
更进一步的，所述第一阱区为P阱，所述第三掺杂类型区为P型掺杂类型区，所述第二阱区为N阱，第一阱区和第三掺杂类型区构成LDMOS的P型沟道区，第二阱区构成的LDMOS的N型漂移区。
本发明提供的LDMOS器件及其制作方法及调节其电性参数的方法，在LDMOS的制作过程中，在第一阱区引入第三掺杂类型区，控制第三掺杂类型区与第一阱区和第二阱区之间的边界面的距离d的值，以调节LDMOS的电性参数，且该第三掺杂类型区的形成工艺与CMOS器件的阈值电压调节注入工艺兼容同步完成，并LDMOS的其它制作工艺与CMOS器件工艺兼容，因此在不增加光罩及额外离子注入过程，并不改变CMOS工艺的情况下满足了LDMOS对不同电性参数的需求，且不影响CMOS的电性参数，如此可增加半导体集成电路制造的灵活性，提高半导体集成电路器件参数的精度，降低制造成本。
附图说明
图1为掺杂注入对逻辑工艺平台中不同器件的电性参数影响的示意图。
图2a-2f为本发明一实施例的LDMOS器件的制作过程示意图。
图3a为传统工艺形成的LDMOS器件击穿电压时的电场分布示意图。
图3b为本发明工艺形成的LDMOS器件击穿电压时的电场分布示意图。
图4为传统工艺与本发明工艺形成的LDMOS器件的输入输出特性曲线示意图。
图中主要元件附图标记说明如下：
101、P型衬底；103、第一阱区；104、第二阱区；105、第三掺杂类型区；102、浅沟槽隔离区；110、源极；106、栅氧化层；220、多晶硅栅极；107、多晶硅；108、隔离侧墙；210、边界面；109、漏极。
具体实施方式
下面将结合附图，对本发明中的技术方案进行清楚、完整的描述，显然，所描述的实施例是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在不做出创造性劳动的前提下所获得的所有其它实施例，都属于本发明保护的范围。
本发明一实施例中，在于提供一种LDMOS器件的制作方法。具体的，请参阅图2a-2f，图2a-2f为本发明一实施例的LDMOS器件的制作过程示意图。该LDMOS器件的制作方法，包括：
S1：提供一P型衬底，利用有源区光刻打开浅沟槽隔离区域，并在P型衬底上刻蚀形成浅沟槽隔离区，其中，在浅沟槽隔离区的形成工艺过程中同时形成CMOS的浅沟槽隔离区；
具体的，请参阅图2a，如图2a所示，提供一P型衬底(P-Sub)101，如P型硅衬底，利用有源区光刻打开浅沟槽隔离区域，并在P型衬底101上刻蚀形成浅沟槽隔离区102，并在浅沟槽隔离区102的形成工艺过程中同时形成CMOS的浅沟槽隔离区，也即浅沟槽隔离区102的形成与CMOS工艺兼容。
S2：光刻打开掺杂注入区域，向P型衬底进行第一掺杂类型的掺杂以形成第一阱区，并向P型衬底进行第二掺杂类型的掺杂以形成第二阱区，其中第一阱区与第二阱区相邻，并在其相邻处形成边界面，其中，在第一阱区和第二阱区的形成工艺过程中同时形成CMOS器件的N阱和P阱；
具体的，请参阅图2b，如图2b所示，光刻打开掺杂注入区域，向P型衬底101进行第一掺杂类型的掺杂以形成第一阱区103，并向P型衬底101进行第二掺杂类型的掺杂以形成第二阱区104，其中第一阱区103与第二阱区104相邻，并在其相邻处形成边界面210，其中，在第一阱区103和第二阱区104的形成工艺过程中同时形成CMOS的N阱和P阱，也即第一阱区103和第二阱区104的形成工艺与CMOS的N阱和P阱的形成工艺兼容。
S3：在第一阱区上进行第三掺杂类型的掺杂以形成第三掺杂类型区，第三掺杂类型区位于浅沟槽隔离区与边界面之间，并与边界面之间具有一距离d，其中，在第三掺杂类型区的形成工艺过程中同时完成CMOS器件的阈值电压调节注入工艺；
具体的，请参阅图2c，如图2c所示，在第一阱区103上进行第三掺杂类型的掺杂以形成第三掺杂类型区105，第三掺杂类型区105位于浅沟槽隔离区102与边界面210之间，并与边界面之间具有一距离d，第三掺杂类型与第一掺杂类型相同，其中，在第三掺杂类型区105的形成工艺过程中同时完成CMOS的阈值电压调节注入工艺，也即第三掺杂类型区105的形成工艺与CMOS的阈值电压调节注入工艺兼容。
在本发明一实施例中，调整距离d的大小可调节LDMOS的电性参数。也即LDMOS器件的制作方法还包括在步骤S3中根据LDMOS的电性参数调整距离d的大小，其中LDMOS的电性参数包括LDMOS的阈值电压和导通电流。具体的，在本发明一实施例中，在步骤S3中还包括在第一阱区103和第二阱区104的表面形成光刻胶，根据LDMOS的电性参数控制位于第一阱区103表面的光刻胶的打开范围。具体的，控制光刻胶的打开范围以控制形成的第三掺杂类型区105与边界面之间的距离d的值。在本发明一实施例中，距离d的范围为0.2um至1um。具体的，调整距离d可以调节器件沟道整体掺杂浓度，因此调整距离d的大小可调节LDMOS的电性参数。
S4：生长形成栅氧化层，并在栅氧化层上淀积多晶硅，然后进行多晶硅栅刻蚀，形成LDMOS的多晶硅栅极，在LDMOS的多晶硅栅极的形成过程中形成CMOS器件的多晶硅栅极；
具体的，请参阅图2d，如图2d所示，在P型衬底101上，生长形成栅氧化层106，并在栅氧化层106上淀积多晶硅107，然后进行多晶硅栅刻蚀，形成LDMOS的多晶硅栅极220，在LDMOS的多晶硅栅极220的形成过程中形成CMOS的多晶硅栅极，也即LDMOS的多晶硅栅极220的形成工艺与CMOS的多晶硅栅极的形成工艺兼容。
具体的，在本发明一实施例中，通过热氧化方法生长栅氧化层106。在本发明一实施例中，栅氧化层106的厚度为20埃米至60埃米。在本发明一实施例中，多晶硅的厚度为500埃米至2000埃米之间的任一值。在本发明一实施例中，多晶硅栅极220与第一阱区103的重叠部分的长度为0.2um与2um之间的任一值。在本发明一实施例中，多晶硅栅极220与第二阱区104的重叠部分的长度为0.2um与1um之间的任一值。
S5：形成于多晶硅栅极两侧的隔离侧墙，在隔离侧墙的形成过程中形成CMOS器件的隔离侧墙；
具体的，请参阅图2e，如图2e所示，与CMOS工艺兼容同步，淀积形成二氧化硅和氮化硅，经干法刻蚀之后，形成位于多晶硅栅极两侧的隔离侧墙108。
S6：进行源漏离子注入，形成LDMOS的源极和漏极，在源极和漏极的形成过程中形成CMOS器件的源极和漏极；
具体的，请参阅图2f，如图2f所示，与CMOS工艺同步，在隔离侧墙108形成后，在第一阱区103和第二阱区104内选择性的进行常规的源漏离子注入，分别形成漏极109和源极110。
S7：进行后段互连工艺，完成LDMOS的制作，在后段互连工艺过程中完成CMOS器件的后段互连工艺。
如上所述，在LDMOS的制作过程中，在第一阱区引入第三掺杂类型区，控制第三掺杂类型区与第一阱区和第二阱区之间的边界面的距离d的值，以调节LDMOS的电性参数，且该第三掺杂类型区的形成工艺与CMOS器件的阈值电压调节注入工艺兼容同步完成，并LDMOS的其它制作工艺与CMOS器件工艺兼容，因此在不增加光罩及额外离子注入过程，并不改变CMOS工艺的情况下满足了LDMOS对不同电性参数的需求，且不影响CMOS的电性参数，如此可增加半导体集成电路制造的灵活性，提高半导体集成电路器件参数的精度，降低制造成本。
具体的，可参阅图3a和图3b，图3a为传统工艺形成的LDMOS器件击穿电压时的电场分布示意图，图3b为本发明工艺形成的LDMOS器件击穿电压时的电场分布示意图。如图3a和图3b所示，采用本发明工艺形成的LDMOS器件与传统工艺形成的LDMOS器件相比，其在高电压下的电场分布没有受到影响，因此不会降低LDMOS的击穿电压。可参阅图4，图4为传统工艺与本发明工艺形成的LDMOS器件的输入输出特性曲线示意图，与单纯采用增加P阱掺杂浓度的传统结构相比，本发明工艺形成的LDMOS器件的输入输出特性曲线基本一致。也即本发明可以取得相同的器件特性而不需要增加额外注入。
具体的，在本发明一实施例中，所述第一掺杂类型的掺杂为P型杂质离子的掺杂，所述第一阱区103为P阱，所述第三掺杂类型的掺杂为P型杂质离子的掺杂，所述第三掺杂类型区105为P型掺杂类型区。在本发明一实施例中，所述第二掺杂类型的掺杂为N型杂质离子的掺杂，所述第二阱区104为N阱。具体的，在本发明一实施例中，第一阱区103和第三掺杂类型区105构成LDMOS的P型沟道区，第二阱区104构成的LDMOS的N型漂移区。
具体的，在本发明一实施例中，所述第一掺杂类型的掺杂为N型杂质离子的掺杂，所述第一阱区103为N阱，所述第三掺杂类型的掺杂为N型杂质离子的掺杂，所述第三掺杂类型区105为N型掺杂类型区。在本发明一实施例中，所述第二掺杂类型的掺杂为P型杂质离子的掺杂，所述第二阱区104为P阱。具体的，在本发明一实施例中，第一阱区103和第三掺杂类型区105构成LDMOS的N型沟道区，第二阱区104构成的LDMOS的P型漂移区。
本发明还提供一种LDMOS器件，具体的，请参阅图2f，该LDMOS器件包括：P型衬底101，P型衬底101内包括浅沟槽隔离区102；形成于P型衬底上的第一阱区103与第二阱区104，其中浅沟槽隔离区102位于第一阱区103范围内，第一阱区103与第二阱区104相邻，并在其相邻处形成边界面210；形成于第一阱区103内的第三掺杂类型区105，第三掺杂类型区105位于浅沟槽隔离区102与边界面210之间，并与边界面210之间具有一距离d；形成于第一阱区103与第二阱区104上的多晶硅栅极220；形成于多晶硅栅极220两侧的隔离侧墙108；以及源极110和漏极109。
如图2f所示，源极110形成于第一阱区103内，漏极109形成于第二阱区104内。
具体的，在本发明一实施例中，所述第一阱区103为P阱，所述第三掺杂类型区105为P型掺杂类型区。在本发明一实施例中，所述第二阱区104为N阱。具体的，在本发明一实施例中，第一阱区103和第三掺杂类型区105构成LDMOS的P型沟道区，第二阱区104构成的LDMOS的N型漂移区。
具体的，在本发明一实施例中，所述第一阱区103为N阱，所述第三掺杂类型区105为N型掺杂类型区。在本发明一实施例中，所述第二阱区104为P阱。具体的，在本发明一实施例中，第一阱区103和第三掺杂类型区105构成LDMOS的N型沟道区，第二阱区104构成的LDMOS的P型漂移区。
具体的，在本发明一实施例中，距离d的范围为0.2um至1um。具体的，在本发明一实施例中，第三掺杂类型区105与浅沟槽隔离区102临界，并距离d的范围为0.2um至1um。
在本发明一实施例中，多晶硅栅极220与第一阱区103的重叠部分的长度为0.2um与2um之间的任一值。在本发明一实施例中，多晶硅栅极220与第二阱区104的重叠部分的长度为0.2um与1um之间的任一值
本发明一实施例中，还提供一种调节LDMOS器件电性参数的方法，该调节LDMOS器件电性参数的方法，包括：
S11：提供一P型衬底101，P型衬底101上形成有浅沟槽隔离区102、第一阱区103和第二阱区104，其中浅沟槽隔离区102位于第一阱区103范围内，第一阱区103与第二阱区104相邻，并在其相邻处形成边界面210；以及
S12：在第一阱区103上进行第三掺杂类型的掺杂以形成第三掺杂类型区105，第三掺杂类型区105位于浅沟槽隔离区102与边界面210之间，并与边界面210之间具有一距离d，其中，在第三掺杂类型区的形成工艺过程中同时完成CMOS器件的阈值电压调节注入工艺。
具体的，在本发明一实施例中，所述第一阱区103为P阱，所述第三掺杂类型区105为P型掺杂类型区。在本发明一实施例中，所述第二阱区104为N阱。具体的，在本发明一实施例中，第一阱区103和第三掺杂类型区105构成LDMOS的P型沟道区，第二阱区104构成的LDMOS的N型漂移区。
具体的，在本发明一实施例中，所述第一阱区103为N阱，所述第三掺杂类型区105为N型掺杂类型区。在本发明一实施例中，所述第二阱区104为P阱。具体的，在本发明一实施例中，第一阱区103和第三掺杂类型区105构成LDMOS的N型沟道区，第二阱区104构成的LDMOS的P型漂移区。
具体的，在本发明一实施例中，距离d的范围为0.2um至1um。具体的，在本发明一实施例中，第三掺杂类型区105与浅沟槽隔离区102临界，并距离d的范围为0.2um至1um。
在本发明一实施例中，调整距离d的大小可调节LDMOS的电性参数，也即调节LDMOS器件电性参数的方法还包括在步骤S12中根据LDMOS的电性参数调整距离d的大小，其中LDMOS的电性参数包括LDMOS的阈值电压和导通电流。具体的，在本发明一实施例中，在步骤S12中还包括在第一阱区103和第二阱区104的表面形成光刻胶，根据LDMOS的电性参数控制位于第一阱区103表面的光刻胶的打开范围。具体的，控制光刻胶的打开范围以控制形成的第三掺杂类型区105与边界面之间的距离d的值。
综上所述，在LDMOS的制作过程中，在第一阱区引入第三掺杂类型区，控制第三掺杂类型区与第一阱区和第二阱区之间的边界面的距离d的值，以调节LDMOS的电性参数，且该第三掺杂类型区的形成工艺与CMOS器件的阈值电压调节注入工艺兼容同步完成，并LDMOS的其它制作工艺与CMOS器件工艺兼容，因此在不增加光罩及额外离子注入过程，并不改变CMOS工艺的情况下满足了LDMOS对不同电性参数的需求，且不影响CMOS的电性参数，如此可增加半导体集成电路制造的灵活性，提高半导体集成电路器件参数的精度，降低制造成本。
最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。
Claims (14)
1.一种LDMOS器件的制作方法，其特征在于，包括：
S1：提供一P型衬底，利用有源区光刻打开浅沟槽隔离区域，并在P型衬底上刻蚀形成浅沟槽隔离区，其中，在浅沟槽隔离区的形成工艺过程中同时形成CMOS的浅沟槽隔离区；
S2：光刻打开掺杂注入区域，向P型衬底进行第一掺杂类型的掺杂以形成第一阱区，并向P型衬底进行第二掺杂类型的掺杂以形成第二阱区，其中第一阱区与第二阱区相邻，并在其相邻处形成边界面，其中，在第一阱区和第二阱区的形成工艺过程中同时形成CMOS器件的N阱和P阱；
S3：在第一阱区上进行第三掺杂类型的掺杂以形成第三掺杂类型区，第三掺杂类型区位于浅沟槽隔离区与边界面之间，并与边界面之间具有一距离d，其中，在第三掺杂类型区的形成工艺过程中同时完成CMOS器件的阈值电压调节注入工艺；
S4：生长形成栅氧化层，并在栅氧化层上淀积多晶硅，然后进行多晶硅栅刻蚀，形成LDMOS 的多晶硅栅极，在LDMOS 的多晶硅栅极的形成过程中形成CMOS器件的多晶硅栅极；
S5：形成于多晶硅栅极两侧的隔离侧墙，在隔离侧墙的形成过程中形成CMOS 器件的隔离侧墙；
S6：进行源漏离子注入，形成LDMOS的源极和漏极，在源极和漏极的形成过程中形成CMOS 器件的源极和漏极；以及
S7：进行后段互连工艺，完成LDMOS的制作，在后段互连工艺过程中完成CMOS 器件的后段互连工艺。
2.根据权利要求1所述的LDMOS器件的制作方法，其特征在于，还包括在步骤S3中根据LDMOS的电性参数调整距离d的大小。
3.根据权利要求2所述的LDMOS器件的制作方法，其特征在于，在步骤S3中还包括在第一阱区和第二阱区的表面形成光刻胶，根据LDMOS的电性参数控制位于第一阱区表面的光刻胶的打开范围。
4.根据权利要求1-3任一项所述的LDMOS器件的制作方法，其特征在于，距离d的范围为0.2 um至1um。
5.根据权利要求1所述的LDMOS器件的制作方法，其特征在于，多晶硅栅极与第一阱区的重叠部分的长度为0.2 um与2um之间的任一值。
6.根据权利要求1所述的LDMOS器件的制作方法，其特征在于，多晶硅栅极与第二阱区的重叠部分的长度为0.2um与1um之间的任一值。
7.根据权利要求1所述的LDMOS器件的制作方法，其特征在于，所述第一掺杂类型的掺杂为P型杂质离子的掺杂，所述第一阱区为P阱，所述第三掺杂类型的掺杂为P型杂质离子的掺杂，所述第三掺杂类型区为P型掺杂类型区，所述第二掺杂类型的掺杂为N型杂质离子的掺杂，所述第二阱区为N阱。
8.根据权利要求7所述的LDMOS器件的制作方法，其特征在于，第一阱区和第三掺杂类型区构成LDMOS的P型沟道区，第二阱区构成的LDMOS的N型漂移区。
9.根据权利要求1所述的LDMOS器件的制作方法，其特征在于，所述第一掺杂类型的掺杂为N型杂质离子的掺杂，所述第一阱区为N阱，所述第三掺杂类型的掺杂为N型杂质离子的掺杂，所述第三掺杂类型区为N型掺杂类型区，所述第二掺杂类型的掺杂为P型杂质离子的掺杂，所述第二阱区为P阱。
10.根据权利要求9所述的LDMOS器件的制作方法，其特征在于，第一阱区和第三掺杂类型区构成LDMOS的N型沟道区，第二阱区构成的LDMOS的P型漂移区。
11.一种调节LDMOS器件电性参数的方法，其特征在于，包括：
S11：提供一P型衬底，P型衬底上形成有浅沟槽隔离区、第一阱区和第二阱区，其中浅沟槽隔离区位于第一阱区范围内，第一阱区与第二阱区相邻，并在其相邻处形成边界面；以及
S12：在第一阱区上进行第三掺杂类型的掺杂以形成第三掺杂类型区，第三掺杂类型区位于浅沟槽隔离区与边界面之间，并与边界面之间具有一距离d，距离d的大小根据LDMOS的电性参数调整；其中，在第三掺杂类型区的形成工艺过程中同时完成CMOS器件的阈值电压调节注入工艺。
12.根据权利要求11所述的调节LDMOS器件电性参数的方法，其特征在于，在步骤S12中还包括在第一阱区和第二阱区的表面形成光刻胶，根据LDMOS的电性参数控制位于第一阱区表面的光刻胶的打开范围。
13.根据权利要求11或12所述的调节LDMOS器件电性参数的方法，其特征在于，距离d的范围为0.2 um至1um。
14.根据权利要求11所述的调节LDMOS器件电性参数的方法，其特征在于，所述第一阱区为P阱，所述第三掺杂类型区为P型掺杂类型区，所述第二阱区为N阱，第一阱区和第三掺杂类型区构成LDMOS的P型沟道区，第二阱区构成的LDMOS的N型漂移区。
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