CN105448725A - 半导体器件及其形成方法 - Google Patents
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Abstract
一种半导体器件及其形成方法，所述半导体器件，包括：半导体衬底，位于所述半导体衬底中的第一浅沟槽隔离结构，所述第一浅沟槽隔离结构顶部表面高于半导体衬底的表面；位于所述半导体衬底内的漂移区，所述漂移区包围所述第一浅沟槽隔离结构，且漂移区的深度大于第一浅沟槽隔离结构的深度；位于漂移区一侧的半导体衬底内的第一体区，第一体区与漂移区的掺杂类型相反；位于半导体衬底上的第一栅极结构，所述第一栅极结构横跨覆盖部分所述体区、半导体衬底、漂移区和第一浅沟槽隔离结构的表面；位于第一栅极结构一侧的漂移区内的第一漏区，位于第一栅极结构另一侧的第一体区内的第一源区。本发明的半导体器件减小了栅漏寄生电容的大小。
Description
技术领域
本发明涉及半导体制作领域，特别涉及一种半导体器件及其形成方法。
背景技术
功率场效应管主要包括垂直双扩散场效应管(VDMOS，VerticalDouble-DiffusedMOSFET)和横向双扩散场效应管(LDMOS，LateralDouble-DiffusedMOSFET)两种类型。其中，相较于垂直双扩散场效应管(VDMOS)，横向双扩散场效应管(LDMOS)具有诸多优点，例如，后者具有更好的热稳定性和频率稳定性、更高的增益和耐久性、更低的反馈电容和热阻，以及恒定的输入阻抗和更简单的偏流电路。
现有技术中，一种常规的N型横向双扩散场效应管(LDMOS晶体管)结构如图1所示，包括：半导体衬底(图中未示出)，位于半导体衬底中的P阱100；位于P阱100内的N型漂移区101；位于N型漂移区101中的浅沟槽隔离结构104，所述浅沟槽隔离结构104用于增长横向双扩散场效应管导通的路径，以增大横向双扩散场效应管的击穿电压；位于N型漂移区101一侧的P阱100内的P型体区106；位于半导体衬底上的栅极结构105，所述栅极结构105横跨所述P型体区106和N型漂移区101，并部分位于浅沟槽隔离结构104上，所述栅极结构105包括位于半导体衬底上的栅介质层、位于栅介质层上的栅电极、位于栅介质层和栅电极两侧侧壁上的侧墙；位于栅极结构105一侧的P型体区106内的源区102，和位于栅极机构105的另一侧的N型漂移区101内的漏区103，源区102和漏区103的掺杂类型为N型。
但是现有的横向双扩散场效应管(LDMOS晶体管)的性能仍有待提高。
发明内容
本发明解决的问题是提高LDMOS器件的性能。
为解决上述问题，本发明提供一种半导体器件的形成方法，包括：提供半导体衬底，所述半导体衬底包括LDMOS区域和逻辑区域；在所述LDMOS区域的半导体衬底中形成第一浅沟槽隔离结构，所述第一浅沟槽隔离结构顶部表面高于半导体衬底的表面；在LDMOS区域的半导体衬底内形成漂移区，所述漂移区包围所述第一浅沟槽隔离结构，且漂移区的深度大于第一浅沟槽隔离结构的深度；在漂移区一侧的LDMOS区域的半导体衬底内形成第一体区，第一体区与漂移区的掺杂类型相反；在逻辑区域的半导体衬底内形成的第二体区；在LDMOS区域的半导体衬底上形成第一栅极结构，所述第一栅极结构横跨覆盖部分所述体区、半导体衬底、漂移区和第一浅沟槽隔离结构的表面；在所述第二体区的表面上形成第二栅极结构；在第一栅极结构一侧的漂移区内形成第一漏区，在第一栅极结构另一侧的第一体区内形成第一源区；在第二栅极结构一侧的第二体区内形成第二漏区，在第二栅极结构另一侧的第二体区内形成第二源区。
可选的，所述LDMOS区域的半导体衬底内还形成有第二浅沟槽隔离结构，逻辑区域的半导体衬底内还形成有第三浅沟槽隔离结构，第二浅沟槽隔离结构和第三浅沟槽隔离结构的表面与半导体衬底的表面齐平，所述第一体区包围所述第二浅沟槽隔离结构，第二体区包围所述第三浅沟槽隔离结构。
可选的，所述第一浅沟槽隔离结构、第二浅沟槽隔离结构、第三浅沟槽隔离结构的形成过程为：在所述半导体衬底上形成第一掩膜层，所述第一掩膜层中具有暴露出LDMOS区域的半导体衬底表面的第一开口和第二开口、以及暴露出逻辑区域的半导体衬底表面的第三开口；沿第一开口、第二开口和第三开口刻蚀所述半导体衬底，在半导体衬底中分别形成第一沟槽、第二沟槽和第三沟槽；在第一开口、第一沟槽、第二开口、第二沟槽、第三开口和第三沟槽中填充满隔离材料；在第一开口中的隔离材料表面上形成第二掩膜层；回刻蚀去除第二开口和第三开口中的隔离材料，在第二沟槽中形成第二浅沟槽隔离结构，在第三沟槽中形成第三浅沟槽隔离结构；去除所述第二掩膜层和第一掩膜层，在第一沟槽中形成第一浅沟槽隔离结构，第一浅沟槽隔离结构的表面高于半导体衬底的表面。
可选的，所述隔离材料为氧化硅。
可选的，所述第一源区位于第二浅沟槽隔离结构和第一栅极结构之间的第一体区内，所述第二源区位于第三浅沟槽隔离结构和第二栅极结构之间的第二体区内。
可选的，在第二浅沟槽隔离结构的远离第一源区一侧的第一体区内形成第一掺杂区，第一掺杂区的掺杂类型与第一体区的掺杂类型相同，在第三浅沟槽隔离结构的远离第二源区一侧的第二体区内形成第二掺杂区，所述第二掺杂区的掺杂类型与第二体区的掺杂类型相同。
可选的，所述第一浅沟槽隔离结构高于半导体衬底表面的部分的厚度为第一浅沟槽隔离结构的总厚度的1/3～1/2。
可选的，所述半导体衬底为P型衬底，第一体区和第二体区的掺杂类型为P型，漂移区、第一漏区、第一源区、第二源区和第二漏区的掺杂类型为N型。
可选的，所述半导体衬底为N型衬底，第一体区和第二体区的掺杂类型为N型，漂移区、第一漏区、第一源区、第二源区和第二漏区的掺杂类型为P型。
本发明还提供了一种半导体器件的形成方法，包括：提供半导体衬底，在所述半导体衬底中形成第一浅沟槽隔离结构，所述第一浅沟槽隔离结构顶部表面高于半导体衬底的表面；在半导体衬底内形成漂移区，所述漂移区包围所述第一浅沟槽隔离结构，且漂移区的深度大于第一浅沟槽隔离结构的深度；在漂移区一侧的半导体衬底内形成第一体区，第一体区与漂移区的掺杂类型相反；在半导体衬底上形成第一栅极结构，所述第一栅极结构横跨覆盖部分所述体区、半导体衬底、漂移区和第一浅沟槽隔离结构的表面；在第一栅极结构一侧的漂移区内形成第一漏区，在第一栅极结构另一侧的第一体区内形成第一源区。
可选的，所述半导体衬底内还形成有第二浅沟槽隔离结构，第二浅沟槽隔离结构和第三浅沟槽隔离结构的表面与半导体衬底的表面齐平，所述第一体区包围所述第二浅沟槽隔离结构。
可选的，所述第一浅沟槽隔离结构和第二浅沟槽隔离结构的形成过程为：在所述半导体衬底上形成第一掩膜层，所述第一掩膜层中具有暴露出半导体衬底表面的第一开口和第二开口；沿第一开口和第二开口刻蚀所述半导体衬底，分别形成第一沟槽和第二沟槽；在第一开口、第一沟槽、第二开口、第二沟槽填充满隔离材料；在第一开口中的隔离材料表面上形成第二掩膜层；回刻蚀去除第二开口中的隔离材料，在第二沟槽中形成第二浅沟槽隔离结构；去除所述第二掩膜层和第一掩膜层，在第一沟槽中形成第一浅沟槽隔离结构，第一浅沟槽隔离结构的表面高于半导体衬底的表面。
可选的，所述隔离材料为氧化硅。
可选的，所述第一浅沟槽隔离结构高于半导体衬底表面的部分的厚度为第一浅沟槽隔离结构的总厚度的1/3～1/2。
本发明还提供了一种半导体器件，包括：半导体衬底，所述半导体衬底包括LDMOS区域和逻辑区域；位于LDMOS区域的半导体衬底中的第一浅沟槽隔离结构，所述第一浅沟槽隔离结构顶部表面高于半导体衬底的表面；位于LDMOS区域的半导体衬底内的漂移区，所述漂移区包围所述第一浅沟槽隔离结构，且漂移区的深度大于第一浅沟槽隔离结构的深度；位于漂移区一侧的LDMOS区域的半导体衬底内的第一体区，第一体区与漂移区的掺杂类型相反；位于逻辑区域的半导体衬底内的第二体区；位于LDMOS区域的半导体衬底上的第一栅极结构，所述第一栅极结构横跨覆盖部分所述体区、半导体衬底、漂移区和第一浅沟槽隔离结构的表面；位于所述第二体区的表面上的第二栅极结构；位于第一栅极结构一侧的漂移区内的第一漏区，位于第一栅极结构另一侧的第一体区内的第一源区；位于第二栅极结构一侧的第二体区内的第二漏区，位于第二栅极结构另一侧的第二体区内的第二源区。
可选的，所述第一浅沟槽隔离结构高于半导体衬底表面的部分的厚度为第一浅沟槽隔离结构的总厚度的1/3～1/2。
可选的，所述第一浅沟槽隔离结构的材料为氧化硅。
可选的，所述半导体衬底为P型衬底，第一体区和第二体区的掺杂类型为P型，漂移区、第一漏区、第一源区、第二源区和第二漏区的掺杂类型为N型。
可选的，所述半导体衬底为N型衬底，第一体区和第二体区的掺杂类型为N型，漂移区、第一漏区、第一源区、第二源区和第二漏区的掺杂类型为P型。
本发明还提供了一种半导体器件，包括：半导体衬底，位于所述半导体衬底中的第一浅沟槽隔离结构，所述第一浅沟槽隔离结构顶部表面高于半导体衬底的表面；位于所述半导体衬底内的漂移区，所述漂移区包围所述第一浅沟槽隔离结构，且漂移区的深度大于第一浅沟槽隔离结构的深度；位于漂移区一侧的半导体衬底内的第一体区，第一体区与漂移区的掺杂类型相反；位于半导体衬底上的第一栅极结构，所述第一栅极结构横跨覆盖部分所述体区、半导体衬底、漂移区和第一浅沟槽隔离结构的表面；位于第一栅极结构一侧的漂移区内的第一漏区，位于第一栅极结构另一侧的第一体区内的第一源区。
与现有技术相比，本发明的技术方案具有以下优点：
本发明的半导体器件的形成方法，在所述LDMOS区域的半导体衬底中形成第一浅沟槽隔离结构，所述第一浅沟槽隔离结构顶部表面高于半导体衬底的表面；在LDMOS区域的半导体衬底内形成漂移区，所述漂移区包围所述第一浅沟槽隔离结构，且漂移区的深度大于第一浅沟槽隔离结构的深度；在漂移区一侧的LDMOS区域的半导体衬底内形成第一体区，第一体区与漂移区的掺杂类型相反；在逻辑区域的半导体衬底内形成的第二体区；在LDMOS区域的半导体衬底上形成第一栅极结构，所述第一栅极结构横跨覆盖部分所述体区、半导体衬底、漂移区和第一浅沟槽隔离结构的表面；在所述第二体区的表面上形成第二栅极结构。LDMOS区域的半导体衬底中形成顶部表面高于半导体衬底的表面的第一浅沟槽隔离结构，漂移区包围位于半导体衬底内的第一浅沟槽隔离结构，本发明实施例中由于第一浅沟槽隔离结构的顶部表面高于半导体衬底的表面，在形成横跨覆盖部分所述体区、半导体衬底、漂移区和第一浅沟槽隔离结构的表面的第一栅极结构后，部分栅极结构位于第一浅沟槽隔离结构的表面，使得第一浅沟槽隔离结构表面上的部分第一栅极结构与漂移区的距离增大，因而减小了形成的LDMOS晶体管的栅漏寄生电容，并且本发明的LDMOS晶体管的其他电学性能(比如阈值电压等)不会发生改变，另外本发明的LDMOS晶体管的制作工艺可以与逻辑晶体管的制作工艺兼容，满足不同的工艺的要求，减少了制作成本。
进一步，所述第一浅沟槽隔离结构高于半导体衬底表面的厚度W为第一浅沟槽隔离结构总厚度为1/3～1/2，使形成的LDMOS晶体管的体积不会过度增大，第一栅极结构的电学性能不会受到影响的同时，减小了第一栅极结构和后续形成的漂移区(或第一漏区)之间的寄生电容。
本发明的半导体器件，LDMOS区域的半导体衬底中形成顶部表面高于半导体衬底的表面的第一浅沟槽隔离结构，漂移区包围位于半导体衬底内的第一浅沟槽隔离结构，本发明实施例中由于第一浅沟槽隔离结构的顶部表面高于半导体衬底的表面，第一栅极结构横跨覆盖部分所述体区、半导体衬底、漂移区和第一浅沟槽隔离结构的表面，部分栅极结构位于第一浅沟槽隔离结构的表面，使得第一浅沟槽隔离结构表面上的部分第一栅极结构与漂移区的距离增大，因而减小了LDMOS晶体管的栅漏寄生电容。
附图说明
图1为现有技术横向双扩散场效应管结构示意图；
图2～图11为本发明实施例半导体器件的形成过程的结构示意图。
具体实施方式
现有的LDMOS晶体管的性能仍有待进一步提高，LDMOS晶体管的栅漏寄生电容是影响LDMOS晶体管的开关速率的主要参数，特别是将LDMOS晶体管作为高频的开关器件时，栅漏寄生电容对LDMOS晶体管开关速率的影响尤为突出。
研究发现，LDMOS晶体管的栅漏寄生电容与栅电极与漂移区的正对面积、栅电极与漂移区的距离、以及栅介质层的介电常数等参数相关，栅漏寄生电容越小，对开关速率的影响越小，通常通过增加栅电极和漂移区的正对面积、增加栅介质层的厚度(增大栅电极和漂移区的距离)、减小栅介质层的介电常数以减小栅漏寄生电容的大小，但是增加栅电极和漂移区的正对面积、增加栅介质层、增加栅介质层的厚度等方式对于LDMOS晶体管的电学性能(比如阈值电压等)会产生较大的影响。
为此，本发明提供了一种半导体器件及其形成方法，LDMOS区域的半导体衬底中形成顶部表面高于半导体衬底的表面的第一浅沟槽隔离结构，漂移区包围位于半导体衬底内的第一浅沟槽隔离结构，本发明实施例中由于第一浅沟槽隔离结构的顶部表面高于半导体衬底的表面，在形成横跨覆盖部分所述体区、半导体衬底、漂移区和第一浅沟槽隔离结构的表面的第一栅极结构后，部分栅极结构位于第一浅沟槽隔离结构的表面，使得第一浅沟槽隔离结构表面上的部分第一栅极结构与漂移区的距离增大，因而减小了LDMOS晶体管的栅漏寄生电容，并且本发明的LDMOS晶体管的其他电学性能(比如阈值电压等)不会发生改变，另外本发明的LDMOS晶体管的制作工艺可以与逻辑晶体管的制作工艺兼容，满足不同的工艺的要求，减少了制作成本。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。在详述本发明实施例时，为便于说明，示意图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明的保护范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
图2～图11为本发明实施例半导体器件的形成过程的结构示意图。
参考图2，提供半导体衬底200，所述半导体衬底200包括LDMOS区域11和逻辑区域12；在所述半导体衬底200上形成第一掩膜层。
所述半导体衬底200的材料可以为硅(Si)、锗(Ge)、或硅锗(GeSi)、碳化硅(SiC)；也可以是绝缘体上硅(SOI)，绝缘体上锗(GOI)；或者还可以为其它的材料，例如砷化镓等Ⅲ-Ⅴ族化合物。本实施中，所述半导体衬底200的材料为硅。
后续在LDMOS区域11形成LDMOS晶体管，在逻辑区域12形成逻辑晶体管，LDMOS区域11与逻辑区域12可以相邻也可以不相邻，所述半导体衬底200中根据后续形成的LDMOS晶体管和逻辑晶体管的类型可以掺杂不同类型的杂质离子。所述杂质离子可以为P型的杂质离子或N型的杂质离子，LDMOS区域11的半导体衬底200和逻辑区域12的半导体衬底200中掺杂的杂质离子的类型可以相同也可以不相同。
所述P型的杂质离子为为硼离子、铟离子、镓离子中的一种或几种，所述N型杂质离子为磷离子、砷离子、锑离子中的一种或几种。
在一实施例中，后续形成N型的LDOMOS晶体管和N型的逻辑晶体管，所述半导体衬底200中掺杂有P型的杂质离子。
在另一实施例中，后续形成P型的LDOMOS晶体管和P型的逻辑晶体管，所述半导体衬底200中掺杂有N型的杂质离子。
本实施中，以后续在LDMOS区域11形成N型的LMDOS晶体管，在逻辑区域12形成N型的逻辑晶体管作为示例，所述半导体衬底200中掺杂有P型的杂质离子，通过离子注入工艺对半导体衬底200进行掺杂。
所述第一掩膜层作为后续刻蚀半导体衬底200时的掩膜，所述第一掩膜层可以单层或多层(≥2层)堆叠结构。
本实施例中，所述第一掩膜层为双层堆叠结构，包括位于半导体衬底200上的第一子掩膜层201和位于第一子掩膜层201上的第二子掩膜层202，第一子掩膜层201与第二子掩膜层202的材料不相同。
所述第二子掩膜层202的材料与后续形成隔离材料不相同，后续以第二子掩膜层202为掩膜，回刻蚀隔离材料时，使得隔离材料相对于第二子掩膜材料具有高的刻蚀选择比，本实施例中，所述第一子掩膜层201的材料可以为氧化硅，所述第二子掩膜层202的材料可以为氮化硅。
在本发明的其他实施例中，所述第一子掩膜层201和第二子掩膜层202的材料还可以为其他合适的材料。
所述第一掩膜层的厚度决定了后续形成的第一浅沟槽隔离结构高于半导体衬底200表面部分的后续。所述第一掩膜层的厚度为1000～2000埃。
参考图3，刻蚀所述第一掩膜层，在第一掩膜层中形成第一开口203、第二开口204、第三开口205，第一开口203和第二开口204暴露出LDMOS区域11的部分半导体衬底200表面、所述第三开口205暴露出逻辑区域12的部分半导体衬底200表面。
所述第一掩膜层中还形成有暴露出相邻的LMDOS区域11和逻辑区域12交界处的半导体衬底200表面的第四开口206，以及位于第一开口203一侧暴露出LDMOS区域11的部分半导体衬底200表面的第五开口235。
在刻蚀所述第一掩膜层之前，在所述第一掩膜层上形成图形化的光刻胶层，以所述图形化的光刻胶层为掩膜，刻蚀所述第一掩膜层，在第一掩膜层中形成第一开口203、第二开口204、第三开口205、第四开口206和第五开口235。
刻蚀所述第一掩膜层采用各向异性的干法刻蚀工艺，比如等离子体刻蚀工艺，等离子刻蚀工艺采用的气体为CF4、C2F6、C4F8、CHF3或CH2F2中的一种或几种，刻蚀气体的流量为10sccm至200sccm，反应腔室压强为50毫托至200毫托，腔室温度为20度至150度，射频功率源的输出功率为100瓦至1000瓦，射频偏置功率源的输出功率为50瓦至500瓦。
参考图4，沿第一开口203、第二开口204和第三开口205刻蚀所述半导体衬底200，在半导体衬底200中分别形成第一沟槽208、第二沟槽209a和第三沟槽210。
在形成第一沟槽208、第二沟槽209a和第三沟槽210的同时，还包括：沿第四开口206刻蚀所述半导体衬底200，在所述半导体衬底200中形成第四沟槽211，沿第五开口235刻蚀所述半导体衬底200，在半导体衬底200中形成第五沟槽209b。
所述第一沟槽208和第一开口203中后续填充隔离材料形成第一浅沟槽隔离结构，所述第一浅沟槽隔离结构用于增长LDMOS晶体管的导通路径，以增大LDMOS晶体管的击穿电压。
第二沟槽209a中后续填充隔离材料形成第二浅沟槽隔离结构，所述第二浅沟槽隔离结构用于电学隔离LDMOS区域11形成的第一源区和第一掺杂区。
所述第三沟槽210中后续填充隔离材料形成第三浅沟槽隔离结构，所述第三浅沟槽隔离结构用于电学隔离逻辑区域12形成的第二源区和第二掺杂区。
所述第四沟槽211中后续填充隔离材料形成第四浅沟槽隔离结构，所述第四浅沟槽隔离结构用于电学隔离相邻的有源区。
所述第五沟槽209b中后续填充隔离材料形成第五浅沟槽隔离结构，所述第五浅沟槽隔离结构用于电学隔离第一漏区和第三掺杂区。
刻蚀所述半导体衬底200采用等离子体刻蚀，所述等离子刻蚀工艺采用的刻蚀气体包括刻蚀气体为Cl2、HBr和O2，反应腔室压强为1毫托至150毫托，刻蚀高频射频功率为150瓦至1500瓦，刻蚀低频射频功率为20瓦至500瓦，HBr流量为100sccm至1000sccm，Cl2流量为10sccm至500sccm，O2的流量为10～300sccm。
参考图5，在第一开口、第一沟槽、第二开口、第二沟槽、第三开口和第三沟槽中填充满隔离材料212。
所述隔离材料212还填充满第四开口和第四沟槽、第五开口和第五沟槽。
通过化学气相沉积工艺形成所述隔离材料212，并采用化学机械研磨工艺平坦化第一掩膜层上的隔离材料212。所述化学气相沉积工艺可以为高密度等离子体化学气相沉积工艺(HDPCVD)、等离子增强型化学气相沉积工艺(PECVD)等。
所述隔离材料212为氧化硅。
参考图6，在第一开口203(参考图4)中的隔离材料212表面上形成第二掩膜层213。
所述第二掩膜层213用于保护第一开口203中的隔离材料212，后续回刻蚀第二开口204(参考图4)、第三开口205(参考图4)、第四开口206(参考图4)和第五开口235(参考图4)中的隔离材料212时，保证第一开口203中的隔离材料212不会被刻蚀，从而使得最终形成的第一浅沟槽隔离结构的顶部表面高于半导体衬底200的表面。
所述第二掩膜层213覆盖第一开口203中的隔离材料212表面，暴露出第二开口204、第三开口205、第四开口206和第五开口235中的隔离材料212表面。
本实施例中，所述第二掩膜层213的材料为光刻胶。在本发明的其他实施例中，所述第二掩膜层213的材料可以选择其他与隔离材料不相同的材料。
参考图7，回刻蚀去除第二开口和第三开口中的隔离材料212(参考图6)，在第二沟槽中形成第二浅沟槽隔离结构215a，在第三沟槽中形成第三浅沟槽隔离结构214。
回刻蚀去除第二开口和第三开口中的隔离材料212(参考图6)的同时，回刻蚀去除第四开口和第五开口中隔离材料212，在第四沟槽中形成第四浅沟槽隔离结构207，在第五沟槽中形成第五浅沟槽隔离结构215b。
回刻蚀去除第二开口、第三开口、四开口和第五开口中隔离材料212采用湿法或干法刻蚀工艺。
所述湿法刻蚀工艺采用的刻蚀溶液为氢氟酸溶液。
所述干法刻蚀为等离子体刻蚀工艺，等离子刻蚀工艺采用的气体为CF4、C2F6、C4F8、CHF3或CH2F2中的一种或几种，刻蚀气体的流量为10sccm至200sccm，反应腔室压强为50毫托至200毫托，腔室温度为20度至150度，射频功率源的输出功率为100瓦至1000瓦，射频偏置功率源的输出功率为50瓦至500瓦。
参考图8，去除所述第二掩膜层213(参考图7)和第一掩膜层(参考图7，包括第一子掩膜层201和第二子掩膜层202)，在第一沟槽中形成第一浅沟槽隔离结构216，第一浅沟槽隔离结构216的表面高于半导体衬底200的表面。
本实施例中，去除所述第二掩膜层213采用灰化工艺，去除所述第一掩膜层采用湿法刻蚀工艺，其中去除第二子掩膜层202采用热磷酸溶液，去除第一子掩膜层201采用氢氟酸溶液。
在本发明的其他实施例中，去除所述第一掩膜层可以采用干法刻蚀工艺。
本发明实施例中，形成的第一浅沟槽隔离结构216的顶部表面高于半导体衬底200的表面，所述第一浅沟槽隔离结构216包括第一部分和第二部分，第二部分位于第一部分上，且第一部分位于半导体衬底200中，第二部分位于半导体衬底200上。
经过研究，所述第一浅沟槽隔离结构216高于半导体衬底200表面的厚度W过大的话，后续第一浅沟槽隔离结构216上的形成的第一栅极结构会过高，形成的LDMOS晶体管占据的体积会增大，形成的第一栅极结构的电学性能易受到影响；所述第一浅沟槽隔离结构216高于半导体衬底200表面的厚度W过小的话，第一栅极结构与漂移区之间的距离增大的值较小，对于第一栅极结构和漂移区之间的寄生电容减小很有限。
因而，本实施例中，所述第一浅沟槽隔离结构216高于半导体衬底200表面的厚度W为第一浅沟槽隔离结构216总厚度为1/3～1/2，具体的第一浅沟槽隔离结构216高于半导体衬底200表面的厚度W可以为1000～2000埃，使形成的LDMOS晶体管的体积不会过度增大，第一栅极结构的电学性能不会受到影响的同时，减小了第一栅极结构和后续形成的漂移区(或第一漏区)之间的寄生电容。
参考图9，在LDMOS区域11的半导体衬底200内形成漂移区219，所述漂移区219包围所述第一浅沟槽隔离结构216，且漂移区219的深度大于第一浅沟槽隔离结构216的深度；在漂移区219一侧的LDMOS区域11的半导体衬底200内形成第一体区218，第一体区218与漂移区219的掺杂类型相反；在逻辑区域12的半导体衬底200内形成的第二体区217。
本实施例中，LDMOS区域11形成的LDMOS晶体管的类型为N型，所述漂移区219的掺杂类型为N型，所述第一体区218的掺杂类型为P型，逻辑区域12形成的逻辑晶体管的类型为N型，所述第二体区的掺杂类型为P型。
本发明的其他实施例中，LDMOS区域11形成的LDMOS晶体管的类型为P型，所述漂移区219的掺杂类型为P型，所述第一体区218的掺杂类型为N型，逻辑区域12形成的逻辑晶体管的类型为P型，所述第二体区217的掺杂类型为N型。
所述漂移区219、第一体区218、第二体区217通过离子注入工艺形成。在具体的实施例中，当第一体区218、第二体区217的掺杂类型相同时，第一体区218、第二体区217可以通过同一步离子注入工艺形成。
本发明实施例形成的第一体区218包围所述第二浅沟槽隔离结构215a，且第一体区218的深度大于第二浅沟槽隔离结构215a的深度。
所述第二体区217包围所述第三浅沟槽隔离结构214，且第二体区217的深度大于第三浅沟槽隔离结构214的深度。
参考图10，在LDMOS区域11的半导体衬底200上形成第一栅极结构，所述第一栅极结构横跨覆盖部分所述第一体区218、半导体衬底200、漂移区219和第一浅沟槽隔离结构216的表面；在所述第二体区217的表面上形成第二栅极结构。
所述第一栅极结构包括第一栅介质层223、位于第一栅介质层223上的第一栅电极层225、以及位于第一栅电极层225和第一栅介质层223两侧侧壁上的第一侧墙224。所述第二栅极结构包括第二栅介质层220、位于第二栅介质层220上的第二栅电极层222、以及位于第二栅电极层222和第二栅介质层220两侧侧壁上的第二侧墙221。
本实施例中，第一栅极结构和第二栅极结构为多晶硅栅极，所述第一栅介质层223和第二栅介质层220的材料为氧化硅、所述第一栅电极层225和的第二栅电极层222的材料为多晶硅。
在本发明的其他实施例中，所述栅极结构为金属栅极，所述第一栅介质层223和第二栅介质层220的材料还可以为高K介电材料，比如HfO2、TiO2、HfZrO、HfSiNO等，所述第一栅电极层225和的第二栅电极层222的材料为金属，比如W、Cu、Al等。可以通过后栅工艺形成所述栅极结构。
所述第一侧墙224或第二侧墙221可以为单层或多层(≥2层)结构。
第一栅极结构和第二栅极结构为多晶硅栅极时，所述第一栅极结构和第二栅极结构的形成过程为：形成覆盖所述半导体衬底200、第一浅沟槽隔离结构216、第二浅沟槽隔离结构215a、第三浅沟槽隔离结构214、第四浅沟槽隔离结构207和第五浅沟槽隔离结构215b表面的栅介质材料层；在所述栅介质材料层上形成栅电极材料层；在所述栅电极材料层上形成图形化的掩膜层，所述图形化的掩膜层覆盖LDMOS区域11的部分第一体区218、漂移区219和第一浅沟槽隔离结构216上方的栅电极材料层，所述图形化的掩膜层还覆盖逻辑区域11的部分第二体区217上的栅电极材料层；以所述图形化的掩膜层为掩膜，刻蚀所述栅电极材料层和栅介质材料层，在LDMOS区域11的部分第一体区218、漂移区219和第一浅沟槽隔离结构216上形成第一栅介质层223，在第一栅介质层223上形成第一栅电极层225，在逻辑区域12的部分第二体区217上形成第二栅介质层220，在第二栅介质层220上形成第二栅电极层222；形成覆盖所述半导体衬底200、第一栅电极层225、第二栅电极层222的侧墙材料层；无掩膜刻蚀所述侧墙材料层，在所述第一栅电极层225和第一栅介质层223的侧壁形成第一侧墙224，在所述第二栅电极层222和第二栅介质层220的侧壁形成第二侧墙221。
在形成第一侧墙224和第二侧墙221之前，还包括：在第一栅极结构两侧的漂移区219和第一体区218内形成第一浅掺杂区，第一浅掺杂区的掺杂类型与漂移区的掺杂类型相同，第一浅掺杂区的深度小于漂移区219和第一体区218的深度；在第二栅极结构两侧的体区内形成第二浅掺杂区，所述第二浅掺杂区的掺杂类型与第二体区217的掺杂类型相反，第二浅掺杂区的深度小于第二体区的深度。
参考图11，在第一栅极结构一侧的漂移区219内形成第一漏区228，在第一栅极结构另一侧的第一体区218内形成第一源区226；在第二栅极结构一侧的第二体区217内形成第二漏区230，在第二栅极结构另一侧的第二体区217内形成第二源区231。
通过离子注入工艺形成所述一漏区228、第一源区226、第二源区231、第二漏区230。形成的所述第一源区226位于第二浅沟槽隔离结构215a和第一栅极结构之间的第一体区218内，第一源区226的深度小于第一体区218的深度，所述第一漏区228位于第一浅沟槽隔离结构216和第五浅沟槽隔离结构215b之间的漂移区219内，且第一漏区228的深度小于漂移区219的深度，所述第二源区231位于第三浅沟槽隔离结构214和第二栅极结构之间的第二体区217内，第二源区231的深度小于第二体区217的深度。
还包括，在第二浅沟槽隔离结构215a的远离第一源区226一侧的第一体区218内形成第一掺杂区227，第一掺杂区227的掺杂类型与第一体区218的掺杂类型相同，在第三浅沟槽隔离结构214的远离第二源区231一侧的第二体区217内形成第二掺杂区232，所述第二掺杂区232的掺杂类型与第二体区217的掺杂类型相同，在第五浅沟槽隔离结构215b远离第一漏区228一侧的半导体衬底200内形成第三掺杂区229，第三掺杂区229的掺杂类型与LMDOS区域11的半导体衬底200的掺杂类型相同。
本实施例中，形成的LDMOS晶体管为N型的LDMOS晶体管，所述第一漏区228和第一源区226的掺杂类型为N型；形成的逻辑晶体管为N型的逻辑晶体管，所述第二源区231和第二漏区230的掺杂类型为N型。
在本发明的其他实施例中，形成的LDMOS晶体管为P型的LDMOS晶体管，所述第一漏区228和第一源区226的掺杂类型为P型；形成的逻辑晶体管为P型的逻辑晶体管，所述第二源区231和第二漏区230的掺杂类型为P型。
本实施例中，由于第一浅沟槽隔离结构216的顶部表面高于半导体衬底200的表面，形成的第一栅极结构部分位于第一浅沟槽隔离结构216的上，因而使得第一栅极结构与漂移区219(或第一漏区228)之间的距离增大，第一栅极结构和漂移区219(或第一漏区228)之间的寄生电容减小，提高了LDMOS晶体管的开关速率，并且本发明的方法不会对形成的LDMOS晶体管其他电学性能(比如阈值电压、击穿电压等)产生影响。
本发明实施例中还提供了一种半导体器件，请参考图11，包括：
半导体衬底200，所述半导体衬底200包括LDMOS区域11和逻辑区域12；
位于LDMOS区域11的半导体衬底200中的第一浅沟槽隔离结构216，所述第一浅沟槽隔离结构216顶部表面高于半导体衬底200的表面；
位于LDMOS区域11的半导体衬底200内的漂移区219，所述漂移区219包围所述第一浅沟槽隔离结构216，且漂移区219的深度大于第一浅沟槽隔离结构216的深度；
位于漂移区219一侧的LDMOS区域11的半导体衬底200内的第一体区218，第一体区218与漂移区219的掺杂类型相反；
位于逻辑区域12的半导体衬底200内的第二体区217；
位于LDMOS区域11的半导体衬底200上的第一栅极结构，所述第一栅极结构横跨覆盖部分所述第一体区218、半导体衬底200、漂移区219和第一浅沟槽隔离结构216的表面，第一栅极结构包括第一栅介质层223、位于第一栅介质层223上的第一栅电极层225、以及位于第一栅电极层225和第一栅介质层223两侧侧壁上的第一侧墙224；
位于所述第二体区217的表面上的第二栅极结构，所述第二栅极结构包括第二栅介质层220、位于第二栅介质层220上的第二栅电极层222、以及位于第二栅电极层222和第二栅介质层220两侧侧壁上的第二侧墙221；
位于第一栅极结构一侧的漂移区219内的第一漏区228，位于第一栅极结构另一侧的第一体区218内的第一源区226；
位于第二栅极结构一侧的第二体区217内的第二漏区230，位于第二栅极结构另一侧的第二体区217内的第二源区231。
所述第一浅沟槽隔离结构216高于半导体衬底200表面的部分的厚度为第一浅沟槽隔离结构216总厚度的1/3～1/2，具体的所述第一浅沟槽隔离结构216高于半导体衬底200表面的部分的厚度为1000～2000埃。
所述第一浅沟槽隔离结构216的材料为氧化硅。
在一实施例中，所述半导体衬底200为P型衬底，第一体区218和第二体区217的掺杂类型为P型，漂移区219、第一漏区228、第一源区226、第二源区231和第二漏区230的掺杂类型为N型。
在另一实施例中，所述半导体衬底200为N型衬底，第一体区218和第二体区217的掺杂类型为N型，漂移区219、第一漏区228、第一源区226、第二源区231和第二漏区230的掺杂类型为P型。
需要说明的是，关于上述半导体器件的其他限定和描述请参考前述实施例半导体器件的形成过程的相关部分的限定和描述，在此不再赘述。
本发明另一实施例还提供了一种半导体器件的形成方法，包括：提供半导体衬底，在所述半导体衬底中形成第一浅沟槽隔离结构，所述第一浅沟槽隔离结构顶部表面高于半导体衬底的表面；在半导体衬底内形成漂移区，所述漂移区包围所述第一浅沟槽隔离结构，且漂移区的深度大于第一浅沟槽隔离结构的深度；在漂移区一侧的半导体衬底内形成第一体区，第一体区与漂移区的掺杂类型相反；在半导体衬底上形成第一栅极结构，所述第一栅极结构横跨覆盖部分所述体区、半导体衬底、漂移区和第一浅沟槽隔离结构的表面；在第一栅极结构一侧的漂移区内形成第一漏区，在第一栅极结构另一侧的第一体区内形成第一源区。
所述半导体衬底内还形成有第二浅沟槽隔离结构，第二浅沟槽隔离结构和第三浅沟槽隔离结构的表面与半导体衬底的表面齐平，所述第一体区包围所述第二浅沟槽隔离结构。
所述第一浅沟槽隔离结构和第二浅沟槽隔离结构的形成过程为：在所述半导体衬底上形成第一掩膜层，所述第一掩膜层中具有暴露出半导体衬底表面的第一开口和第二开口；沿第一开口和第二开口刻蚀所述半导体衬底，分别形成第一沟槽和第二沟槽；在第一开口、第一沟槽、第二开口、第二沟槽填充满隔离材料；在第一开口中的隔离材料表面上形成第二掩膜层；回刻蚀去除第二开口中的隔离材料，在第二沟槽中形成第二浅沟槽隔离结构；去除所述第二掩膜层和第一掩膜层，在第一沟槽中形成第一浅沟槽隔离结构，第一浅沟槽隔离结构的表面高于半导体衬底的表面。
所述隔离材料为氧化硅。
所述第一浅沟槽隔离结构高于半导体衬底表面的部分的厚度为第一浅沟槽隔离结构的总厚度的1/3～1/2。
本发明还提供了一种半导体器件，包括：半导体衬底，位于所述半导体衬底中的第一浅沟槽隔离结构，所述第一浅沟槽隔离结构顶部表面高于半导体衬底的表面；位于所述半导体衬底内的漂移区，所述漂移区包围所述第一浅沟槽隔离结构，且漂移区的深度大于第一浅沟槽隔离结构的深度；位于漂移区一侧的半导体衬底内的第一体区，第一体区与漂移区的掺杂类型相反；位于半导体衬底上的第一栅极结构，所述第一栅极结构横跨覆盖部分所述体区、半导体衬底、漂移区和第一浅沟槽隔离结构的表面；位于第一栅极结构一侧的漂移区内的第一漏区，位于第一栅极结构另一侧的第一体区内的第一源区。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (20)
1.一种半导体器件的形成方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底包括LDMOS区域和逻辑区域；
在所述LDMOS区域的半导体衬底中形成第一浅沟槽隔离结构，所述第一浅沟槽隔离结构顶部表面高于半导体衬底的表面；
在LDMOS区域的半导体衬底内形成漂移区，所述漂移区包围所述第一浅沟槽隔离结构，且漂移区的深度大于第一浅沟槽隔离结构的深度；
在漂移区一侧的LDMOS区域的半导体衬底内形成第一体区，第一体区与漂移区的掺杂类型相反；
在逻辑区域的半导体衬底内形成的第二体区；
在LDMOS区域的半导体衬底上形成第一栅极结构，所述第一栅极结构横跨覆盖部分所述体区、半导体衬底、漂移区和第一浅沟槽隔离结构的表面；
在所述第二体区的表面上形成第二栅极结构；
在第一栅极结构一侧的漂移区内形成第一漏区，在第一栅极结构另一侧的第一体区内形成第一源区；
在第二栅极结构一侧的第二体区内形成第二漏区，在第二栅极结构另一侧的第二体区内形成第二源区。
2.如权利要求1所述的半导体器件的形成方法，其特征在于，所述LDMOS区域的半导体衬底内还形成有第二浅沟槽隔离结构，逻辑区域的半导体衬底内还形成有第三浅沟槽隔离结构，第二浅沟槽隔离结构和第三浅沟槽隔离结构的表面与半导体衬底的表面齐平，所述第一体区包围所述第二浅沟槽隔离结构，第二体区包围所述第三浅沟槽隔离结构。
3.如权利要求2所述的半导体器件的形成方法，其特征在于，所述第一浅沟槽隔离结构、第二浅沟槽隔离结构、第三浅沟槽隔离结构的形成过程为：在所述半导体衬底上形成第一掩膜层，所述第一掩膜层中具有暴露出LDMOS区域的半导体衬底表面的第一开口和第二开口、以及暴露出逻辑区域的半导体衬底表面的第三开口；沿第一开口、第二开口和第三开口刻蚀所述半导体衬底，在半导体衬底中分别形成第一沟槽、第二沟槽和第三沟槽；在第一开口、第一沟槽、第二开口、第二沟槽、第三开口和第三沟槽中填充满隔离材料；在第一开口中的隔离材料表面上形成第二掩膜层；回刻蚀去除第二开口和第三开口中的隔离材料，在第二沟槽中形成第二浅沟槽隔离结构，在第三沟槽中形成第三浅沟槽隔离结构；去除所述第二掩膜层和第一掩膜层，在第一沟槽中形成第一浅沟槽隔离结构，第一浅沟槽隔离结构的表面高于半导体衬底的表面。
4.如权利要求3所述的半导体器件的形成方法，其特征在于，所述隔离材料为氧化硅。
5.如权利要求2所述的半导体器件的形成方法，其特征在于，所述第一源区位于第二浅沟槽隔离结构和第一栅极结构之间的第一体区内，所述第二源区位于第三浅沟槽隔离结构和第二栅极结构之间的第二体区内。
6.如权利要求5所述的半导体器件的形成方法，其特征在于，在第二浅沟槽隔离结构的远离第一源区一侧的第一体区内形成第一掺杂区，第一掺杂区的掺杂类型与第一体区的掺杂类型相同，在第三浅沟槽隔离结构的远离第二源区一侧的第二体区内形成第二掺杂区，所述第二掺杂区的掺杂类型与第二体区的掺杂类型相同。
7.如权利要求1所述的半导体器件的形成方法，其特征在于，所述第一浅沟槽隔离结构高于半导体衬底表面的部分的厚度为第一浅沟槽隔离结构的总厚度的1/3～1/2。
8.如权利要求1所述的半导体器件的形成方法，其特征在于，所述半导体衬底为P型衬底，第一体区和第二体区的掺杂类型为P型，漂移区、第一漏区、第一源区、第二源区和第二漏区的掺杂类型为N型。
9.如权利要求1所述的半导体器件的形成方法，其特征在于，所述半导体衬底为N型衬底，第一体区和第二体区的掺杂类型为N型，漂移区、第一漏区、第一源区、第二源区和第二漏区的掺杂类型为P型。
10.一种半导体器件的形成方法，其特征在于，包括：
提供半导体衬底，在所述半导体衬底中形成第一浅沟槽隔离结构，所述第一浅沟槽隔离结构顶部表面高于半导体衬底的表面；
在半导体衬底内形成漂移区，所述漂移区包围所述第一浅沟槽隔离结构，且漂移区的深度大于第一浅沟槽隔离结构的深度；
在漂移区一侧的半导体衬底内形成第一体区，第一体区与漂移区的掺杂类型相反；
在半导体衬底上形成第一栅极结构，所述第一栅极结构横跨覆盖部分所述体区、半导体衬底、漂移区和第一浅沟槽隔离结构的表面；
在第一栅极结构一侧的漂移区内形成第一漏区，在第一栅极结构另一侧的第一体区内形成第一源区。
11.如权利要求10所述的半导体器件的形成方法，其特征在于，所述半导体衬底内还形成有第二浅沟槽隔离结构，第二浅沟槽隔离结构和第三浅沟槽隔离结构的表面与半导体衬底的表面齐平，所述第一体区包围所述第二浅沟槽隔离结构。
12.如权利要求11所述的半导体器件的形成方法，其特征在于，所述第一浅沟槽隔离结构和第二浅沟槽隔离结构的形成过程为：在所述半导体衬底上形成第一掩膜层，所述第一掩膜层中具有暴露出半导体衬底表面的第一开口和第二开口；沿第一开口和第二开口刻蚀所述半导体衬底，分别形成第一沟槽和第二沟槽；在第一开口、第一沟槽、第二开口、第二沟槽填充满隔离材料；在第一开口中的隔离材料表面上形成第二掩膜层；回刻蚀去除第二开口中的隔离材料，在第二沟槽中形成第二浅沟槽隔离结构；去除所述第二掩膜层和第一掩膜层，在第一沟槽中形成第一浅沟槽隔离结构，第一浅沟槽隔离结构的表面高于半导体衬底的表面。
13.如权利要求12所述的半导体器件的形成方法，其特征在于，所述隔离材料为氧化硅。
14.如权利要求10所述的半导体器件的形成方法，其特征在于，所述第一浅沟槽隔离结构高于半导体衬底表面的部分的厚度为第一浅沟槽隔离结构的总厚度的1/3～1/2。
15.一种半导体器件，其特征在于，包括：
半导体衬底，所述半导体衬底包括LDMOS区域和逻辑区域；
位于LDMOS区域的半导体衬底中的第一浅沟槽隔离结构，所述第一浅沟槽隔离结构顶部表面高于半导体衬底的表面；
位于LDMOS区域的半导体衬底内的漂移区，所述漂移区包围所述第一浅沟槽隔离结构，且漂移区的深度大于第一浅沟槽隔离结构的深度；
位于漂移区一侧的LDMOS区域的半导体衬底内的第一体区，第一体区与漂移区的掺杂类型相反；
位于逻辑区域的半导体衬底内的第二体区；
位于LDMOS区域的半导体衬底上的第一栅极结构，所述第一栅极结构横跨覆盖部分所述体区、半导体衬底、漂移区和第一浅沟槽隔离结构的表面；
位于所述第二体区的表面上的第二栅极结构；
位于第一栅极结构一侧的漂移区内的第一漏区，位于第一栅极结构另一侧的第一体区内的第一源区；
位于第二栅极结构一侧的第二体区内的第二漏区，位于第二栅极结构另一侧的第二体区内的第二源区。
16.如权利要求15所述的半导体器件，其特征在于，所述第一浅沟槽隔离结构高于半导体衬底表面的部分的厚度为第一浅沟槽隔离结构的总厚度的1/3～1/2。
17.如权利要求15所述的半导体器件，其特征在于，所述第一浅沟槽隔离结构的材料为氧化硅。
18.如权利要求15所述的半导体器件，其特征在于，所述半导体衬底为P型衬底，第一体区和第二体区的掺杂类型为P型，漂移区、第一漏区、第一源区、第二源区和第二漏区的掺杂类型为N型。
19.如权利要求15所述的半导体器件，其特征在于，所述半导体衬底为N型衬底，第一体区和第二体区的掺杂类型为N型，漂移区、第一漏区、第一源区、第二源区和第二漏区的掺杂类型为P型。
20.一种半导体器件，其特征在于，包括：
半导体衬底，位于所述半导体衬底中的第一浅沟槽隔离结构，所述第一浅沟槽隔离结构顶部表面高于半导体衬底的表面；
位于所述半导体衬底内的漂移区，所述漂移区包围所述第一浅沟槽隔离结构，且漂移区的深度大于第一浅沟槽隔离结构的深度；
位于漂移区一侧的半导体衬底内的第一体区，第一体区与漂移区的掺杂类型相反；
位于半导体衬底上的第一栅极结构，所述第一栅极结构横跨覆盖部分所述体区、半导体衬底、漂移区和第一浅沟槽隔离结构的表面；
位于第一栅极结构一侧的漂移区内的第一漏区，位于第一栅极结构另一侧的第一体区内的第一源区。
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