KR20210125064A - 반도체 디바이스, 그 제조 방법 및 상기 반도체 디바이스를 포함하는 전자 기기 - Google Patents

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KR20210125064A
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gate stack
active layer
substrate
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휘롱 주
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인스티튜트 오브 마이크로일렉트로닉스, 차이니즈 아카데미 오브 사이언시스
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Abstract

본 발명은 반도체 디바이스, 그 제조 방법 및 이러한 반도체 디바이스를 포함하는 전자 기기를 개시한다. 실시예에 따르면, 반도체 디바이스는 채널부, 채널부의 마주하는 양측에서 채널부와 접하는 소스/드레인부 및 채널부와 교차되는 게이트 스택을 포함할 수 있다. 채널부는 기판에 대한 세로 방향으로 연장되는 제1부분 및 제1부분으로부터 기판에 대한 가로 방향으로 연장되는 제2부분을 포함한다.

Description

반도체 디바이스, 그 제조 방법 및 상기 반도체 디바이스를 포함하는 전자 기기
본 발명은 반도체 분야에 관한 것으로, 더 구체적으로는, 빗살 모양(shape of teeth of a comb 혹은 ridge shape)의 채널 구조를 갖는 반도체 디바이스, 그 제조 방법 및 이러한 반도체 디바이스를 포함하는 전자 기기에 관한 것이다.
<관련 출원의 상호 참조>
본 출원은 2019년 11월 29일자로 출원되고, 발명의 명칭이 "반도체 디바이스, 그 제조 방법 및 상기 반도체 디바이스를 포함하는 전자 기기(SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF, ELECTRONIC APPARATUS COMPRISING THE SEMICONDUCTOR DEVICE)"이며, 출원번호가 201911210061.X 인 중국 특허 출원의 우선권을 주장하며, 그 내용은 모두 본 출원에 도입되어 참조로 사용된다.
반도체 디바이스를 더 소형화시키는 도전을 대응하기 위해 핀 전계 효과 트랜지스터(FinFET) 및 멀티 브리지 채널 전계 효과 트랜지스터(MBCFET)와 같은 서로 다른 다양한 구조가 제시되어 있다. FinFET의 경우, 면적을 절약함과 동시에 충분한 구동 전류를 획득할 수 있도록, 그의 한층 더 가는 축소에 따라 핀의 높이는 점점 높아질 수 있다. 하지만, 핀의 높이가 너무 높으면, 핀 붕괴, 간극 필링, 식각 모폴로지 제어 등 많은 문제를 초래한다. MBCFET의 경우, 게이트 금속 필링의 목적으로, 그중에 포함된 나노시트 사이의 간격을 더 이상 축소할 수 없고, 자기 가열(self-heating) 문제가 심각해진다. 또한, FinFET와 달리, MBCFET의 높이는 디바이스의 성능을 향상시키는데 사용할 수 없다.
상술한 내용을 고려하여, 본 발명의 목적은 적어도 부분적으로 반도체 디바이스, 그 제조 방법 및 이러한 반도체 디바이스를 포함하는 전자 기기를 제공하여, 디바이스를 더 축소할 경우 신뢰성 있는 성능을 획득하도록 하는 것이다.
본 발명의 일 측면에 의하면, 채널부, 채널부의 마주하는 양측에서 채널부와 접하는 소스/드레인부 및 채널부와 교차되는 게이트 스택;을 포함하는 반도체 디바이스를 제공한다. 채널부는 기판에 대한 세로 방향으로 연장되는 제1부분 및 제1부분으로부터 기판에 대한 가로 방향으로 연장되는 제2부분을 포함한다.
본 발명의 다른 일 측면에 의하면, 제1격리부에 사용되는 제1희생층을 기판 위에 설치하는 단계; 게이트 스택에 사용되는 적어도 하나의 제2희생층과 적어도 하나의 제1활성층의 교대적인 적층을 제1희생층 위에 설치하는 단계; 제1희생층 및 상기 적층을 기판 위에서 제1방향으로 연장되는 능선 모양 구조로 패터닝하는 단계; 제1방향과 교차되는 제2방향에서의 능선 모양 구조의 일측 측벽에 제1활성층과 접하는 제2활성층을 형성하는 단계; 능선 모양 구조의 주변에 있는 기판 위의 부분에 제2격리부를 형성하는 단계; 제2희생층을 제거하는 단계; 제2방향으로 연장되어 제1활성층 및 제2활성층과 교차되는 게이트 스택을 제2격리부 위에 형성하는 단계; 제1활성층과 제2활성층의 게이트 스택에 의해 노출된 부분을 제거하여, 제1희생층을 노출시키는 단계; 상기 제1희생층을 제거하는 단계; 상기 제1희생층의 제거로 인해 게이트 스택의 바로 하측에 남겨진 공간에서 제1격리부를 형성하는 단계; 및 게이트 스택의 제1방향에서의 양측에 있는 기판 위의 부분에 제1활성층 및 제2활성층과 접하는 소스/드레인부를 형성하는 단계;를 포함하는 반도체 디바이스를 제조하는 방법을 제공한다.
본 발명의 다른 일 측면에 의하면, 상기 반도체 디바이스를 포함하는 전자 기기를 제공한다.
본 발명의 실시예에 따르면, 채널부는 빗살 모양의 구조일 수 있다. 채널부의 제1부분은 핀 전계 효과 트랜지스터(FinFET) 중의 핀과 유사할 수 있는 한편, 채널부의 제2부분은 나노시트 전계 효과 트랜지스터(FET) 또는 멀티 브리지 채널 전계 효과 트랜지스터(MBCFET) 중의 나노시트와 유사할 수 있다. 따라서, 본 발명의 실시예에 따른 반도체 디바이스는 FinFET와 나노시트 FET 또는 MBCFET 양자의 장점을 가질 수 있다. 상기 반도체 디바이스에서는 채널부의 제1부분과 제2부분에 의해 동시에 전류 구동 능력을 제공할 수 있으므로 디바이스의 성능을 개선할 수 있고, 면적을 절약할 수 있다. 그리고, 제1부분과 제2부분이 상호 커플링되어 있으므로, 제조 단계에서 기계적 안정성이 비교적 우수하며, 예를 들면, 일반 MBCFET 보다 우수하다.
아래 도면을 참조하여 본 발명의 실시예에 대한 설명을 통해, 본 발명의 상기 목적 및 기타 목적, 특징과 장점이 더 명확하게 될 것이다. 도면에서:
도 1 내지 도 22(b)는 본 발명의 실시예에 따른 반도체 디바이스를 제조하는 흐름 중의 부분 단계를 나타내는 예시도이며, 여기서, 도 1 내지 도 9, 10(b), 14(a), 15(a), 16(a), 19(a), 20(a), 21(a), 22(a)는 AA'선을 따른 단면도이고, 도 10(a), 12(a), 17(a)는 평면도이며, 도 10(c), 11(a), 12(b), 13(a), 15(b), 16(b), 19(b), 20(b), 21(b)는 BB'선을 따른 단면도이고, 도 10(d), 11(b), 12(c), 13(b), 14(b), 15(c), 17(b), 17(c), 18, 19(c), 20(c), 21(c)는 CC'을 따른 단면도이고, 도 19(d), 20(d), 21(d), 22(b)는 DD'을 따른 단면도이다.
도면 전체에 걸쳐, 동일하거나 유사한 도면 부호는 동일하거나 유사한 부품을 표시한다.
아래, 도면을 참조하여 본 발명의 실시예를 설명한다. 하지만, 상기 설명은 예시적인 것일 뿐, 본 발명의 범위를 제한하려는 것은 아님을 이해해야 한다. 또한, 아래 설명에서 본 발명의 개념을 불필요하게 헷갈리게 하는 것을 피하기 위해 공지의 구조와 기술에 대한 설명은 생략하였다.
도면에는 본 발명의 실시예에 따른 다양한 구조 예시도를 도시한다. 상기 도면은 축척에 맞게 제작된 것은 아니며, 여기서 명확한 표현을 위해 일부 세부사항은 확대되고 일부 세부사항은 생략될 수 있다. 도면에 도시된 다양한 영역, 층의 형태 및 이들 사이의 상대적인 크기, 위치관계는 예시적인 것일 뿐, 실제로는 제조 공차 또는 기술적인 제한으로 인해 편차가 있을 수 있으며, 당업자는 실제 수요에 따라 다른 형태, 크기, 상대적 위치를 갖는 영역/층을 별도로 설계할 수 있다.
본 발명의 콘텍스트에서, 하나의 층/소자를 다른 하나의 층/소자 "위"에 위치한다고 할 경우, 상기 층/소자는 직접 상기 다른 하나의 층/소자 위에 위치할 수 있거나, 또는 이들 사이에 중간 층/소자가 존재할 수 있다. 또한, 만약 어느 한 방향에서 하나의 층/소자가 다른 하나의 층/소자 "위"에 위치한다고 할 경우, 방향을 돌릴때, 상기 층/소자는 상기 다른 하나의 층/소자의 "아래"에 위치할 수 있다.
본 발명의 실시예에 따라, 빗살 모양의 채널 구조를 갖는 반도체 디바이스를 제공한다. 예를 들면, 상기 반도체 디바이스의 채널부는 기판에 대한 세로 방향(예를 들면, 기판 표면에 대략 수직되는 방향)으로 연장되는 제1부분과 제1부분으로부터 기판에 대한 가로 방향(예를 들면, 기판 표면에 대략 평행되는 방향)으로 연장되는 제2부분을 포함할 수 있다. 제2부분은 기판에서 이격될 수 있다. 이러한 제2부분은 복수개 존재하고, 상기 복수개의 제2부분들 사이는 세로 방향에서 이격될 수 있다. (각) 제2부분은 제1부분으로부터 제1부분의 (동)일측을 향해 예를 들어 기판에 대한 가로 방향으로 연장될 수 있다. 따라서, 채널부는 전체적으로 빗살 모양으로 형성될 수 있다. 제1부분의 상단면은 최상측 제2부분의 상단면 보다 높을 수 있다. 채널부의 제1부분은 핀 전계 효과 트랜지스터(FinFET)의 핀과 유사할 수 있고, 채널부의 제2부분은 나노시트 전계 효과 트랜지스터(FET) 또는 멀티 브리지 채널 전계 효과 트랜지스터(MBCFET)의 나노시트와 유사할 수 있다.
따라서, 본 발명의 실시예에 따른 반도체 디바이스는 FinFET와 나노시트 FET 또는 MBCFET 양자의 장점을 가질 수 있다. 상기 반도체 디바이스에서는 채널부의 제1부분과 제2부분에 의해 동시에 전류 구동 능력을 제공할 수 있으므로, 디바이스의 성능을 개선할 수 있고, 면적을 절약할 수 있다. 그리고, 제1부분과 제2부분이 상호 커플링되어 있으므로, 제조 단계에서 기계적 안정성이 비교적 우수하며, 예를 들면, 일반 MBCFET 보다 우수하다.
상기 반도체 디바이스는 채널부의 마주하는 양측에 설치되어, 채널부와 접하여 상기 반도체 디바이스의 활성 영역을 구성하는 소스/드레인부를 더 포함할 수 있다. 활성 영역의 종 방향은 제1방향을 따를 수 있다. 소스/드레인부는 채널부와 동일한 재료를 포함할 수 있으며, 채널부와 다른 재료를 포함할 수도 있어, 이로써 예를 들면, 채널부에 응력을 인가하여 디바이스의 성능을 향상시킨다. 소스/드레인부는 하측의 기판 및/또는 채널부의 측벽으로부터 성장하여 형성될 수 있다. 소스/드레인부의 상단면은 채널부의 상단면 보다 높을 수 있다.
채널부의 제1부분 및/또는 제2부분은 단결정 반도체 재료를 포함하여, 디바이스의 성능을 개선하도록 할 수 있다. 예를 들면, 채널부의 제1부분 및/또는 제2부분은 에피택시 성장을 통해 형성될 수 있으므로, 이들의 두께는 더욱 잘 제어될 수 있다. 물론, 소스/드레인부도 단결정 반도체 재료를 포함할 수 있다. 각자 성장되는 적어도 일부분 반도체층 사이에는 결정 계면이 존재할 수 있다. 예를 들면, 채널부의 제1부분과 소스/드레인부 사이, 채널부의 제2부분과 소스/드레인부 사이 및 채널부의 제1부분과 제2부분 사이 중의 적어도 하나에 관찰 가능한 결정 계면이 존재할 수 있다.
상기 반도체 디바이스는 채널부와 교차되는 게이트 스택을 더 포함할 수 있다. 게이트 스택은 제1방향과 교차(예를 들면, 수직)되는 제2방향으로 연장되며, 채널부의 일측으로부터 채널부를 넘어 타측까지 연장될 수 있다. 게이트 스택은 채널부의 각 제2부분(제2부분이 복수개 존재하는 경우) 사이의 간극 및 최하측의 제2부분과 기판 사이의 간극에 진입할 수 있다. 이로써, 게이트 스택은 채널부의 제1부분의 마주하는 측벽과 상단면, (각) 제2부분의 상하면 및 제1부분의 일측에서 멀리 떨어진 측벽과 서로 접촉되며, 그중에서 채널 영역을 한정한다.
게이트 스택은, 제1방향에서의 마주하는 양측의 측벽에 격벽이 형성될 수 있다. 게이트 스택은 격벽을 통해 소스/드레인부와 간격을 형성할 수 있다. 각 소스/드레인부를 향하는 격벽의 측벽은 세로 방향에서 실질적으로 동일 평면에 있을 수 있다. 격벽은 채널부의 양측 및 채널부의 최상측의 제2부분에 연장되는 제1부분과 채널부의 각 제2부분 사이(복수개의 제2부분이 존재할 경우) 및 채널부의 최하측의 제2부분과 기판 사이에 연장되는 제2부분을 포함할 수 있다. 격벽의 제1부분과 제2부분은 서로 다른 재료를 포함할 수 있다. 격벽의 제1부분과 제2부분은 거의 동일한 두께를 가질 수 있다.
채널부와 기판 사이에는 제1격리부가 설치될 수 있으며, 게이트 스택 특히 채널부 최하측의 제2부분의 하면에서 연장된 게이트 스택의 부분은 제1격리부에 형성될 수 있다. 하기와 같이, 제1격리부는 게이트 스택에 자기 정렬하는 방식으로 채널부의 하측에 형성될 수 있다. 제1격리부는 제1방향에서 소스/드레인부 사이에 개재될 수 있다. 또한, 기판 위에는 제2격리부가 더 설치될 수 있으며, 게이트 스택 특히 채널부 양측에서 연장된 게이트 스택의 부분은 제2격리부 위에 형성될 수 있다.
채널부의 제1부분 아래, 특히 제1격리부와 제2격리부 사이에는 펀치 스루 스토퍼부(Punch-Through Stopper, PTS)가 설치되어, 소스/드레인부 사이에 제1부분 아래의 영역을 통과하는 전류 누설을 억제하거나 방지하도록 할 수 있다. PTS는 기판과 접하는 반도체층일 수 있으며, 적절하게 도핑될 수 있다. 기판에 접하는 이러한 반도체층은 디바이스의 방열 성능을 개선할 수 있다. 또는, 제1격리부가 채널부의 제1부분 아래까지 연장되어, 소스/드레인부 사이의 전류 누설을 억제하거나 방지하도록 할 수 있다. 제1격리부는 제2격리부와 접하기까지 제2방향으로 연장될 수 있다.
예를 들면, 이러한 반도체 디바이스는 아래와 같이 제조될 수 있다.
먼저, 기판 위에 빗살 모양의 채널부를 설치할 수 있다.
예를 들면, 기판 위에 제1희생층을 형성할 수 있고, 제1희생층은 제1격리부의 위치를 한정할 수 있다. 제1희생층 위에 적어도 하나의 제2희생층과 제1활성층의 적어도 하나의 교대적인 적층을 형성할 수 있다. 이러한 층은 에피택시 성장을 통해 형성될 수 있다. 제1활성층은 채널부의 제2부분을 형성하기 위해 사용될 수 있고, 제2희생층은 제2부분과 제1격리부 사이 및 각 제2부분(복수개의 제2부분이 존재할 경우) 사이의 간극(여기서, 이후 게이트 스택이 형성될 수 있음)을 제한하기 위해 사용될 수 있다. 이후 형성될 제2활성층과 각 제1활성층 특히 최상측의 제1활성층 사이의 접촉을 확보하도록 상기 적층의 최상층은 제2희생층일 수 있다. 제1희생층 및 상기 적층은 제1방향으로 연장되는 능선 모양 구조로 패터닝될 수 있다. 이렇게 하여, 상기 적층 중 제1활성층은 나노시트로 형성될 수 있다.
능선 모양 구조의 일측 예를 들면, 제1방향과 교차(예를 들면, 수직)되는 제2방향에서의 일측의 측벽에 제1활성층과 접하는 제2활성층을 형성할 수 있다. 제2활성층은 능선 모양 구조의 측벽에서 세로 방향으로 연장되어 핀으로 형성될 수 있다. 예를 들면, 반도체층을 기판 및 능선 모양 구조의 표면으로부터 에피택시 성장시켜 이 반도체층을 패터닝하여 제2활성층을 형성할 수 있다. 그후에 위에 게이트 스택을 형성하기 위해, 능선 모양 구조(측벽 위에 제2활성층이 형성됨)의 주변에 있는 기판 위의 부분에 제2격리부를 형성할 수 있다. 제2희생층은 제거될 수 있다. 이렇게 하여, 제1활성층과 제2활성층은 빗살 모양 구조(ridge structure)를 형성한다.
얻은 빗살 모양 구조를 기초로 하여 반도체 디바이스에 대한 제조를 계속하여 완성할 수 있다.
상술한 바와 같이, 빗살 모양 구조는 채널부로 이용된다. 채널부의 한정과 게이트 스택의 형성은 결합하여 진행할 수 있다. 예를 들면, 기판 위에 특히 제2격리부 위에, 제2방향으로 연장되어 제1활성층 및 제2활성층과 교차되도록 하는 게이트 스택을 형성할 수 있다. 게이트 스택을 마스크로 하여 빗살 모양 구조에 대해 패터닝을 진행하고, 이를 게이트 스택 하측에 남아 있게 함으로써 채널부를 형성할 수 있으며, 양측에 노출된 게이트 스택의 부분은 제거될 수 있다.
빗살 모양 구조의 패터닝으로 인해, 제1희생층은 게이트 스택 양측에 노출될 수 있다. 제1희생층은 제거될 수 있으며, 이렇게 하면 채널부의 하측에 틈이 남아 있다. 상기 틈에 제1격리부를 형성할 수 있다. 제1격리부를 형성할 때, 게이트 스택을 마스크로 하여 패터닝을 진행함으로써, 제1격리부가 게이트 스택에 자기 정렬되도록 할 수 있다.
기판 위에, 게이트 스택은 제1방향 양측에, 예를 들면, 에피택시 성장을 통해, 제1활성층 및 제2활성층에 접하는 소스/드레인부가 형성될 수 있다.
상기와 같이 형성된 게이트 스택은 희생 게이트 스택일 수 있다. 게이트 교체 공정을 통해, 희생 게이트 스택을 진정한 게이트 스택으로 교체할 수 있다.
본 발명은 다양한 형태로 나타낼 수 있으며, 아래에서는 그중의 일부 예시에 대해 설명할 것이다. 아래의 설명에는 다양한 재료의 선택이 언급된다. 재료의 선택은 그 기능(예를 들면, 반도체 재료는 활성 영역 형성에 사용되고, 유전체 재료는 갈바닉 절연의 형성에 사용된다)을 고려하는 외에, 식각 선택성도 고려한다. 아래의 설명에서, 필요한 식각 선택성에 대해 제시하였을 수도 있고 제시하지 않았을 수도 있다. 당업자가 명백하게 알아야 할 것은, 아래 어떤 재료층에 대한 식각을 언급할 경우, 만약 다른 층도 식각되었음을 언급하지 않았거나 또는 다른 층도 식각되었음을 도면에 도시하지 않았다면, 이러한 식각은 선택성일 수 있으며, 상기 재료층은 동일한 식각 배합에 노출되는 다른 층에 대해 식각 선택성을 구비할 수 있다.
도 1 내지 도 22(b)는 본 발명의 실시예에 따른 수직 반도체 디바이스를 제조하는 흐름 중의 일부 단계를 나타내는 예시도이다.
도 1에 도시된 바와 같이, 기판(1001)을 제공한다. 상기 기판(1001)은 다양한 형태의 기판일 수 있으며, 벌크 Si 기판과 같은 벌크 반도체 재료의 기판, 절연체 상의 반도체(SOI) 기판, SiGe 기판과 같은 화합물 반도체 기판 등을 포함하지만 이에 제한되지 않는다. 아래 설명에서는 설명의 편리를 위해, 벌크 Si 기판을 예로 설명을 진행한다.
기판(1001)에 웰(well) 영역(미도시)을 형성할 수 있다. 만약 p형 디바이스를 형성하려면, 웰 영역은 n형 웰일 수 있고, 만약 n형 디바이스를 형성하려면, 웰 영역은 p형 웰일 수 있다. 예를 들면, 웰 영역은 대응되는 도전 유형의 도펀트(B 또는 In과 같은 p형 도펀트 혹은 As 또는 P와 같은 n형 도펀트)를 기판(1001)에 주입하고 이어서 어닐링처리시키는 것을 통해 형성될 수 있다. 해당 기술분야에는 이러한 웰 영역을 설치하기 위한 여러 가지 방식이 존재하며, 여기서 반복하여 설명하지 않는다.
예를 들면, 에피택시 성장을 통해 기판(1001) 위에 제1희생층(1003)을 형성할 수 있다. 제1희생층(1003)은 이후에 제1격리부를 한정하는데 사용되며, 예를 들면, 두께는 약 10nm~30nm일 수 있다. 또한, 식각 제어를 더 잘 진행하기 위해, 예를 들면, 에피택시 성장을 통해 제1희생층(1003) 위에 식각 정지층(1005)을 형성할 수 있다. 식각 정지층(1005)은 비교적 얇을 수 있으며, 예를 들면, 두께는 약 2nm~5nm일 수 있다. 예를 들면, 에피택시 성장을 통해 식각 정지층(1005) 위에 제2희생층(1007, 1011, 1015)과 제1활성층(1009, 1013)의 교대적인 적층을 형성할 수 있다. 제1활성층(1009, 1013)에는 이후에 채널부의 나노시트를 형성할 수 있으며, 예를 들면, 두께는 약 5nm~15nm일 수 있다. 제1활성층(1009, 1013)을 생성할 때, 디바이스의 임계값을 조절하기 위해 실시간 도핑을 진행할 수 있다. 제2희생층(1007, 1011)은 나노시트 사이의 간극을 한정할 수 있으며, 예를 들면, 두께는 약 10nm~25nm일 수 있다. 최상측의 제2희생층(1015)은 조금 얇을 수 있으며, 예를 들면, 두께는 약 10nm~20nm일 수 있다. 상기 교대적인 적층 중의 제2희생층과 제1활성층의 수량은 디바이스의 설계에 따라 변경될 수 있으며, 예를 들면, 더 많거나 더 적을 수 있다.
기판(1001) 및 그 위에 형성된 상기 각 층 중 인접한 층은 서로에 대해 식각 선택성을 가질 수 있다. 예를 들면, 제1희생층(1003) 및 제2희생층(1007, 1011, 1015)은 SiGe(예를 들면, Ge 원자 백분율은 약 10%~30%임)를 포함할 수 있으며, 식각 정지층(1005) 및 제1활성층(1009, 1013)은 Si를 포함할 수 있다.
예를 들면, 증착을 통해 상기 적층 위에 하드 마스크층(1017)을 형성할 수 있다. 예를 들면, 하드 마스크층(1017)은 질화물(예를 들면, 질화규소)을 포함할 수 있으며, 두께는 약 30nm~150nm일 수 있다. 예를 들면, 질화물의 하드 마스크층(1017)을 증착하기 전에, 예를 들면 증착을 통해 예를 들면 산화물(예를 들면, 산화규소) 또는 다른 재료의 얇은 식각 정지층 또는 보호층(미도시)을 더 형성할 수 있다. 또는, 하드 마스크층(1017)은 산화물 또는 SiC 등을 포함할 수도 있다.
도 2에 도시된 바와 같이, 제1희생층(1003) 및 그 위의 상기 적층을 능선 모양 구조로 패터닝하는 것을 통해 활성 영역을 한정할 수 있다. 예를 들면, 하드 마스크층(1017) 위에 포토레지스트(미도시)를 형성하고, 포토리소그래피를 통해 이를 제1방향(도면에서 지면으로 진입하는 방향)에 따라 연장되는 스트립 모양으로 패터닝할 수 있다. 다음, 포토레지스트를 식각 마스크로 하고, 예를 들면, 반응성 이온 식각(RIE)을 통해 순차적으로 각 층에 대해 선택적 식각을 진행하며, 포토레지스트의 패턴을 하측 층으로 이동할 수 있다. 식각은 기판(1001)에서 정지될 수 있다. 이리하여, 제1희생층(1003), 식각 정지층(1005) 및 제2희생층(1007, 1011, 1015)과 제1활성층(1009, 1013)의 적층은 제1방향으로 연장되는 능선 모양 구조를 형성할 수 있다. 형성하고자 하는 능선 모양 구조의 사이즈는 형성하고자 하는 반도체 디바이스 중 나노시트의 사이즈에 따라 결정될 수 있다.
도 3에 도시된 바와 같이, 예를 들면, 선택성 에피택시 성장을 통해, 능선 모양 구조의 측벽에 제2활성층(1019)을 형성할 수 있다. 선택성 에피택시 성장으로 인해, 제2활성층(1019)은 능선 모양 구조의 세로 측벽 및 기판(1001)의 표면에 형성될 수 있다. 제2활성층(1019)은 이후에 채널부의 핀을 형성할 수 있으며, 예를 들면, 두께는 약 5nm~15nm일 수 있다. 일반 FinFET에서 핀의 두께가 통상적으로 식각 공정에 의해 결정되는 것과는 다르게, 본 발명의 실시예에 따른 제2활성층(1019)(이후에 핀으로 사용됨)의 두께는 에피택시 성장 공정을 통해 결정될 수 있으므로, 핀의 두께를 더 잘 제어할 수 있다.
상기 예시에서, 제1활성층과 제2활성층은 동일한 재료(Si)를 포함할 수 있다. 하지만, 본 발명은 이에 제한되지 않는다. 예를 들면, 제1활성층과 제2활성층은 서로 다른 반도체 재료를 포함할 수 있으며, 이로써 얻은 채널부의 제1부분과 제2부분 각자의 전압 임계값을 조절하여, 이들을 서로 매칭되게 할 수 있다. 추가적으로 또는 선택적으로, 얻은 채널부의 제1부분과 제2부분 각자의 전압 임계값을 조절하기 위해, 제1활성층과 제2활성층은 서로 다른 도핑 농도 및/또는 도핑 불순물(예를 들면, 서로 다른 도전 유형의 불순물)을 포함할 수 있다. 이는, 만약 구조상의 역학 안정성을 고려하면, 제1활성층과 제2활성층은 서로 다른 두께를 가질 수 있음으로 인하여, 채널부의 제1부분과 제2부분 사이의 전압 임계값이 다르게 되거나 또는 매칭되지 않은 것을 초래하기 때문이다. 또한, 제1부분과 제2부분으로 형성되는 T형 구조도 전계 분포에도 영향을 미쳐 전압 임계값에 영향을 미칠 수 있다.
도 4에 도시된 바와 같이, 활성 영역 주위에 격리층(1021)(상기의 제2격리부)을 형성할 수 있다. 격리층(1021)은 활성 영역을 한정하는 얇은 트렌치 격리(STI)일 수 있다. 예를 들면, 증착하여 기판(1001) 위에 능선 모양 구조를 완전히 커버하는 산화물층을 형성하고, 산화물층을 에치백(Etch-back)함으로써 격리층(1021)을 형성할 수 있다. 에치백하기 전에, 증착된 산화물층에 대해 화학적기계연마(CMP)와 같은 평탄화를 진행할 수 있고, CMP는 하드 마스크층(1017)에서 정지될 수 있다. 에치백된 후, 격리층(1021)의 상단면은 최하측의 제1활성층(1009)의 저면보다 낮고 제1희생층(1003)의 상단면보다 높으며, 예를 들면, 최하측의 제2희생층(1007)의 상단면과 저면 사이에 위치할 수 있다.
또한, 전류 누설을 억제하기 위해, 제2활성층(1019) 특히 상기 격리층(1021)의 상단면 하측에 위치한 제2활성층(1019)의 부분(즉, 제2활성층(1019)에서 채널로 사용되는 부분 아래의 부분)에 펀치 스루 스토퍼부(PTS) (도 8에 도시된 1023을 참조)를 형성할 수 있다. PTS의 형성은 격리층(1021)에 의해 진행될 수 있다. 도 5에 도시된 바와 같이, 격리층(1021)에 향하여 이온 주입을 진행할 수 있다. 격리층(1021)에 주입된 이온은 산란되어 격리층(1021)과 인접한 제2활성층(1019)의 부분에 진입할 수 있다. 주입된 이온은 형성될 디바이스의 도전 유형과 반대되는 도전 유형을 가질 수 있다. 예를 들면, n형 디바이스일 경우, B 또는 In과 같은 p형 도펀트를 주입할 수 있고, p형 디바이스일 경우, As 또는 P와 같은 n형 도펀트를 주입할 수 있다. 주입 용량은 약 1E17~1E19cm-3일 수 있다. 주입된 도펀트가 활성화되도록 약 750~1050℃의 온도로 어닐링을 진행할 수 있다.
이후 형성될 게이트 스택이 제1활성층(1009)과 제1활성층(1013) 사이의 공간 및 최하측의 제1활성층(1009) 하측의 공간에 진입할 수 있도록 하기 위하여, 제1방향과 교차되는 제2방향(예를 들면, 도 5에서 지면의 수평 방향)에서의 능선 모양 구조의 일측(예를 들면, 도면에서 좌측) 측벽에 있는 제2활성층(1019)의 부분을 제거할 수 있다. 예를 들면, 도 6에 도시된 바와 같이, 포토레지스트(미도시)를 통해 제2방향에서 능선 모양 구조의 타측(예를 들면, 도면에서 우측)의 측벽에 있는 제2활성층(1019)의 부분을 가리고, RIE와 같은 선택적 식각을 통해 제2활성층(1019)의 노출 부분을 제거할 수 있다. 다음, 포토레지스트를 제거할 수 있다. 또한, 남아 있는 제2활성층(1019)을 보호하기 위해, 그 표면에 보호층(예를 들면, 얇은 산화물층)을 형성할 수 있다.
상기 실시예에서, 먼저 PTS 주입을 진행하고, 다음 제2활성층(1019)을 패터닝한다. 하지만 본 발명은 이에 제한되지 않는다. 예를 들면, 도 7에 도시된 바와 같이, 먼저 제2활성층(1019)을 패터닝하고, 다음 PTS 주입을 진행할 수 있다.
도 8에 도시된 바와 같이, 핫 인산을 사용한 습식 식각과 같은 선택적 식각을 통해, 하드 마스크층(1017)을 제거할 수 있다. 또한, Si의 제1활성층(1009, 1013), 제2활성층(1019)과 식각 정지층(1005)에 대하여, SiGe의 제2희생층(1007, 1011, 1015)을 선택적 식각하여 제거할 수 있다. 이리하여, 빗살 모양 구조를 얻는다. 도 8에 도시된 바와 같이, 상기 빗살 모양 구조는 세로 방향으로 연장되는 제1부분(1019) 및 제1부분(1019)으로부터 가로 방향으로 연장되는 제2부분(1009, 1013)을 포함한다. 상기 예시에는, 두 개의 제2부분이 존재한다. 하지만 본 발명은 이에 제한되지 않으며, 제2부분의 수량은 더 많거나 또는 더 적을 수 있으며, 예를 들면, 3개 이상 또는 1개 일 수 있다.
이 실시예에서, 식각 정지층(1005)은 이후 형성될 게이트 스택의 하면의 위치 또는 제1격리부의 상면의 위치를 한정하는 것을 도울 수 있다. 하지만, 본 발명은 이에 제한되지 않는다. 만약 제1희생층(1003)이 제2희생층(1007, 1011, 1015)에 대해 식각 선택성을 갖는 재료를 포함한다면, 이러한 식각 정지층(1005)을 생략할 수 있다.
도 9에 도시된 바와 같이, 격리층(1021) 위에 희생 게이트 스택을 형성할 수 있다. 희생 게이트 스택은 희생 게이트 유전층(1025)과 희생 게이트 도체층(1027)을 포함할 수 있다. 희생 게이트 유전층(1025)은, 예를 들면, 증착 또는 열 산화를 통해 형성된 산화물을 포함할 수 있다. 희생 게이트 도체층(1027)은, 예를 들면, 증착 후 CMP와 같은 평탄화를 통해 형성된 다결정 SiGe(Ge 원자 백분율이 약 10%~40%임)를 포함할 수 있다. 제2희생층의 제거에 인하여 형성된 희생 게이트 스택은 각 제1활성층(1009, 1013)과 격리층(1021) 상단면 상측에 있는 제2활성층(1019)의 부분을 둘러쌀 수 있다. 상기 예시에서, 희생 게이트 유전층(1025)과 격리층(1021)은 모두 산화물을 포함하므로, 이들은 일체로 보일 수 있다.
도 10(a) 내지 도 10(d)에 도시된 바와 같이, 희생 게이트 스택을 제2방향으로 연장되는 스트립 모양으로 패터닝할 수 있다. 구체적으로, 희생 게이트 스택 위에 하드 마스크층(1029)을 형성할 수 있다. 하드 마스크층(1029)은 질화물을 포함할 수 있으며, 예를 들면, 두께는 약 15nm~150nm일 수 있다. 하드 마스크층(1029) 위에 포토레지스트(미도시)를 형성하고, 포토리소그래피를 통해 이를 제2방향으로 연장되는 스트립 모양(도 10(a)의 평면도를 참조)으로 패터닝할 수 있다. 다음, 포토레지스트를 식각 마스크로 하고, 예를 들면, RIE를 통해 순차적으로 하드 마스크층(1029)과 희생 게이트 도체층(1027)에 대해 선택적 식각을 진행할 수 있다. 선택적 식각은 산화물의 희생 게이트 유전층(1025)에서 정지될 수 있다.
도 10(c)을 참조하면, 제2방향으로 연장되는 스트립 모양 하드 마스크층(1029)의 제1방향에서의 마주하는 양측(즉, 도 10(a)의 평면도에 있는 스트립 모양 하드 마스크층(1029)의 상하 양측)에는, 제1활성층의 존재로 인하여, 각 제1활성층 하측에 위치하는 희생 게이트 도체층(1027)의 부분이 남을 수 있다.
도 11(a) 및 도 11(b)에 도시된 바와 같이, 제1격벽(spacer)(1031)은 희생 게이트 스택의 측벽에 형성될 수 있다. 예를 들면, 대체적 등각의 방식으로 약 1nm~3nm의 한층의 질화물을 증착한 후, 증착된 질화물층에 대해 세로 방향으로 이방성 식각을 진행하여, 가로로 연장된 부분을 제거하고 세로 연장된 부분을 남기도록 함으로써, 제1격벽(1031)을 얻을 수 있다. 질화물층을 증착하기 전에, 예를 들면, 증착을 통해 하나의 식각 정지층을 형성할 수도 있으며, 질화물층에 대한 식각은 상기 식각 정지층에서 정지될 수 있다. 도 11(a)에 도시된 바와 같이, 능선 모양 구조(현재 제1활성층, 제2활성층 및 남아 있는 희생 게이트 스택을 포함함)에도 세로 측벽이 존재하므로, 제1격벽은 능선 모양 구조의 측벽에 형성될 수도 있다.
도 12(a) 내지 12(c)에 도시된 바와 같이, 스트립 모양 하드 마스크층(1029) 및 그 측벽에 있는 제1격벽(1031) 양측에 위치한 제1활성층과 제2활성층의 부분을 제거할 수 있다. 예를 들면, 도 10(c)와 도 12(b)를 참조하면, 예를 들면 RIE를 통해 순차적으로 희생 게이트 유전층, 제1활성층(1013), 희생 게이트 유전층, 희생 게이트 도체층, 희생 게이트 유전층, 제1활성층(1009), 희생 게이트 유전층, 희생 게이트 도체층 및 희생 게이트 유전층에 대해 선택적 식각을 진행할 수 있다. 이로써, 희생 게이트 스택은 하드 마스크층(1029)과 서로 대응되게 제2방향으로 연장되는 스트립 모양으로 형성될 수 있다. 상기 처리를 통해, 능선 모양 구조는 희생 게이트 스택 및 그 측벽에 형성된 제1격벽 하측에 남은 부분 외에는, 대체로 제거(양단을 제외하고 제1희생층(1003)의 일부분도 남음)되므로, 여기에서 질화물인 제1격벽에 대해 별도의 식각 공정이 실행되지 않더라도, 그 측벽에 있는 제1격벽은 지지를 잃어 식각 공정에서 남지 않게 된다. 또한, 상기 빗살 모양 구조는 희생 게이트 스택 및 그 측벽에 형성된 제1격벽 하측에도 남아, 빗살 모양의 채널부를 형성한다. 채널부 중 제2부분, 즉 각 제1활성층은 기본적으로 동일한 형태를 가질 수 있으며, 세로 방향에서 기본적으로 정렬될 수 있다. 또한, 예를 들면, RIE를 통해 식각 정지층(1005)에 대해 선택적 식각을 진행하여, 그 아래의 제1희생층(1003)이 노출되도록 할 수도 있다. 도 12(c)에 도시된 바와 같이, 이후 형성될 보호층(도 13(a)와 도 13(b)에 도시된 1033을 참조)이 채널부와 희생 게이트 스택의 측벽을 완전히 커버할 수 있도록, 노출된 제1희생층(1003)에 대해 부분 식각을 진행할 수 있다.
도 12(c)에 도시된 바와 같이, 현재 빗살 모양 채널부의 제1방향에서의 측벽은 외부에 노출되어 있다. 도 13(a)와 도 13(b)에 도시된 바와 같이, 채널부를 보호하기 위해(특히 아래 격리부를 형성하는 과정에서), 외부에 노출된 채널부의 측벽에 보호층(1033)을 형성할 수 있다. 예를 들면, 보호층(1033)은 SiC를 포함할 수 있다. 보호층(1033)은 격벽 공정을 통해 형성될 수 있으므로, 각 세로 측벽에 존재할 수 있다. 여기에서 제시해야 할 것은, 만약 채널부가 하기 그 중에 노출되는 식각 배합에 의해 기본적으로 식각되지 않을 수 있다면(즉, 식각 선택성을 가짐), 이러한 보호층(1033)은 생략할 수도 있다.
도 14(a)와 도 14(b)에 도시된 바와 같이, Si의 식각 정지층(1005)과 기판(1001)(및 SiC의 보호층(1033))에 대하여, 제1희생층(1003)을 선택적 식각하여, 이를 제거할 수 있다. 이리하면, 격리층(1021)에 의해 둘러싸인 활성 영역에 틈이 형성되고, 상기 틈에 기판(1001)의 표면이 노출된다.
도 15(a) 내지 도 15(c)에 도시된 바와 같이, 상기 틈에 격리부(1035)(상기의 제1격리부)를 형성할 수 있다. 식각 정지층(1005)이 형성된 경우, 이후 형성될 게이트 도전체와 기판(1001) 사이의 커패시턴스를 감소하기 위해, 선택적 식각을 통해 상기 식각 정지층(1005)을 제거할 수 있다. 이 예시에서, 식각 정지층(1005)과 제2활성층(1009) 및 기판(1001)은 모두 Si를 포함하므로, 식각 정지층(1005)에 대해 선택적 식각을 진행할 경우, 제2활성층(1009) 및 기판(1001)도 식각될 수 있다. 도 15(a) 내지 도 15(c)에 도시된 예시에서, 상기 틈 양측의 제2활성층(1009)은 완전히 제거되지 않고 일부분이 남아 있게 된다. 격리부(1035)는 SiC와 같은 유전체 재료를 증착한 후, 이에 대해 에치백하여 형성될 수 있다. 증착된 유전체 재료가 에치백될 때, 하드 마스크층(1029) 및 그 측벽에 있는 제1격벽(1031)으로 인해, 격리부(1035)는 희생 게이트 스택(및 그 측벽에 있는 제1격벽)에 자기 정렬될 수 있다. 또한, 에치백으로 인해, 이전에 형성된 SiC의 보호층(1033)은 제거될 수 있어, 이리하여 채널부의 측벽은 다시 노출될 수 있다. 도 15(a)를 참조하면, 채널부의 제1부분 하측에는 격리부(1035) 및 PTS 양자가 존재한다.
도 16(a)와 도 16(b)에 도시된 바와 같이, 본 발명의 다른 실시예에 따라, 식각 정지층(1005)을 제거할 때, 상기 틈 양측의 제2활성층(1009)은 완전히 식각될 수 있다. 이리하여, 도 16(a)를 참조하면, 형성된 격리부(1035')는 제2방향(도면에서 수평 방향)에서의 마주하는 양측에서 격리층(1021)과 접할 수 있다. 이러한 경우, 격리부(1035')도 마찬가지로 전류 누설을 억제하는 작용을 할 수 있으므로, 상기 PTS의 형성 공정을 생략할 수 있다.
다음, 희생 게이트 스택(및 그 측벽에 있는 제1격벽) 양측 및 상기 틈에, 노출된 채널부의 측벽과 서로 연결되는 소스/드레인부를 형성할 수 있다.
이후 형성될 게이트 스택과 소스/드레인부 사이의 커패시턴스를 감소하기 위해, 게이트 스택과 소스/드레인부 사이에 유전체를 더 삽입할 수 있다. 이를 위해, 도 17(a) 내지 도 17(c)에 도시된 바와 같이, 희생 게이트 도체층(1027)이 상대적으로 오목하게 들어가도록, 희생 게이트 도체층(1027)에 대해 선택적 식각(여기서, 등방성 식각일 수 있음)을 진행할 수 있다. 여기에서, 식각의 깊이를 잘 제어하기 위해, 원자층 식각(ALE)을 적용할 수 있다. 희생 게이트 도체층(1027) 각 부위에서의 오목하게 들어간 정도는 대체적으로 동일할 수 있다. 다음, 도 18에 도시된 바와 같이, 상대적으로 오목하게 들어간 희생 게이트 도체층(1027)의 측벽에 제2격벽(1037)을 형성할 수 있다. 제2격벽(1037)은 증착한 후 에치백하는 공정을 통해 형성될 수 있다. 따라서, 제2격벽(1037)의 외측벽은 제1격벽(1031)의 외측벽과 기본적으로 자리 정렬될 수 있다. 예를 들면, 제2격벽(1037)은 SiC와 같은 저-k(low-k) 유전체 재료를 포함할 수 있다. 본 발명의 실시예에 따라, 형성된 제2격벽(1037)의 두께가 제1격벽(1031)의 두께와 기본적으로 동일하도록, 희생 게이트 도체층(1027)에 대한 식각 깊이를 제어함으로써, 제1활성층 상하측의 희생 게이트 스택(및 이후 이로 의해 형성될 게이트 스택)은 기본적으로 동일한 게이트 길이를 가지게 할 수 있다.
도 19(a) 내지 도 19(d)에 도시된 바와 같이, 예를 들면, 에피택시 성장을 통해 소스/드레인부(1039)를 형성할 수 있다. 소스/드레인부(1039)는 노출된 기판(1001)의 표면 및 각 제1활성층과 제2활성층의 표면으로부터 성장될 수 있다. 소스/드레인부(1039)는 성장 시, 형성하고자 하는 디바이스에 대응하는 도전 유형으로, 예를 들면, n형 디바이스의 경우는 n형 도전 유형으로, p형 디바이스의 경우는 p형 도전 유형으로 실시간 도핑될 수 있다. 성장된 소스/드레인부(1039)는 채널부에 응력을 인가하기 쉽게 하기 위하여, 채널부와 다른 재료(예를 들면, 다른 격자 상수를 가짐)를 가질 수 있다. 예를 들면, n형 디바이스의 경우, 소스/드레인부(1039)는 Si:C(예를 들면, C 원자 백분율은 약 0.5%~3%임)를 포함할 수 있고, p형 디바이스의 경우, 소스/드레인부(1039)는 SiGe(예를 들면, Ge 원자 백분율은 약 10%~75%임)를 포함할 수 있다.
소스/드레인부(1039)는 희생 게이트 스택의 마주하는 양측에 일체로 형성된다. 도 19(c)에 도시된 바와 같이, MBCFET와 유사하게, 나노시트 형태의 각 제1활성층은 마주하는 양측의 소스/드레인부 사이에 연결되어, 채널부의 제2부분을 형성한다. 또한, 도 19(d)에 도시된 바와 같이, FinFET와 유사하게, 제2활성층(1019)은 마주하는 양측의 소스/드레인부(1039) 사이에 연결되어, 채널부의 제2부분을 형성한다.
이어서, 게이트 교체 공정을 진행하여, 디바이스의 제조를 완성할 수 있다.
도 20(a) 내지 도 20(d)에 도시된 바와 같이, 기판(1001) 위에서, 예를 들면, 산화물과 같은 유전체 재료를 증착하는 것을 통해, 층간 유전체층(1041)을 형성하여, 희생 게이트 스택, 소스/드레인부(1039) 및 격리층(1021)을 커버할 수 있다. 층간 유전체층(1041)에 대해 CMP와 같은 평탄화 처리를 진행하여, 희생 게이트 도체층(1027)을 노출시킬 수 있다.
도 21(a) 내지 도 21(d)에 도시된 바와 같이, 선택적 식각을 통해 희생 게이트 도체층(1027)과 희생 게이트 유전층(1025)을 제거함으로써, 제1격벽(1031)과 제2격벽(1037) 내측에 공간을 형성할 수 있으며, 이 공간에서 게이트 스택을 형성할 수 있다. 예를 들면, 증착한 후 CMP와 같은 평탄화하는 공정을 통해, 게이트 유전층(1043)과 게이트 도체층(1045)을 순차적으로 형성할 수 있다. 게이트 유전층(1043)은 대체적 등각의 방식으로 형성될 수 있고, 예를 들면, 두께는 약 2nm~5nm일 수 있으며, HfO2와 같은 고-k(high-k) 게이트 유전체를 포함할 수 있다. 고-k 게이트 유전체를 형성하기 전에, 채널부의 표면에 계면층을 더 형성할 수 있으며, 예를 들면, 상기 계면층은 산화 공정 또는 원자층 증착(ALD)과 같은 증착을 통해 형성된 산화물이며, 두께는 약 0.2nm~2nm이다. 게이트 도체층(1045)은 TiN, TaN 등과 같은 일함수 조절 금속과 W 등과 같은 게이트 도전 금속을 포함할 수 있다.
도 22(a)와 도 22(b)는 격리부(1035')가 양측의 격리층(1021)과 접하는 실시예를 나타낸다. 상기 실시예의 다른 측면은 도 21(a) 내지 도 22(d)에 도시된 것과 동일할 수 있다.
본 발명의 실시예에 따른 반도체 디바이스는 다양한 전자 기기에 적용될 수 있다. 예를 들면, 이러한 반도체 디바이스에 기반하여 집적 회로(IC)를 형성하여, 이에 의해 전자 기기를 구성할 수 있다. 따라서, 본 발명은 상기 반도체 디바이스를 포함하는 전자 기기를 더 제공한다. 전자 기기는 집적 회로와 배합되는 디스플레이 스크린 및 집적 회로와 배합되는 무선 송수신기 등 부품을 더 포함할 수 있다. 이러한 전자 기기는, 예를 들면, 스마트 폰, 컴퓨터, 태블릿 컴퓨터(PC), 웨어러블 스마트 디바이스, 보조 배터리 등을 포함한다.
본 발명의 실시예에 따라, 시스템 온 칩(SoC)의 제조 방법을 더 제공한다. 이 방법은 상기한 방법을 포함할 수 있다. 구체적으로, 칩에 다양한 디바이스를 집적할 수 있으며, 그중 적어도 일부분은 본 발명의 방법에 따라 제조한 것이다.
상기 설명에서, 각 층에 대한 패터닝, 식각 등 기술적 세부사항에 대한 상세한 설명은 진행하지 않았다. 하지만 다양한 기술적 수단을 통해, 필요한 형태의 층, 영역 등을 형성할 수 있음을 당업자는 이해해야 한다. 또한, 동일한 구조를 형성하기 위해, 당업자는 상기 설명된 방법과 완전히 동일하지 않은 방법을 설계할 수도 있다. 또한, 상기 각 실시예에 대해 각각 설명을 진행하였지만, 이는 각 실시예 중의 조치가 유리하게 결합되어 사용될 수 없음을 의미하는 것은 아니다.
이상, 본 발명의 실시예에 대해 설명하였다. 하지만, 이러한 실시예는 단지 설명을 위한 것이며, 본 발명의 범위를 제한하기 위한 것은 아니다. 본 발명의 범위는 첨부된 청구항 및 그 균등물에 의해 한정된다. 당업자라면 본 발명의 범위를 벗어나지 않는 상황에서 다양한 대체와 수정을 진행할 수 있으며, 이러한 대체와 수정은 모두 본 발명의 범위에 속해야 할 것이다.

Claims (38)

  1. 기판에 대해 세로 방향으로 연장되는 제1부분 및 상기 제1부분으로부터 상기 기판에 대해 가로 방향으로 연장되는 제2부분을 포함하는 채널부;
    상기 채널부의 마주하는 양측에서 상기 채널부와 연결되는 소스/드레인부; 및
    상기 채널부와 교차되는 게이트 스택(gate stack);을 포함하는,
    반도체 디바이스.
  2. 제1항에 있어서,
    상기 채널부는 복수개의 상기 제2부분을 포함하고,
    상기 각 제2부분은 상기 세로 방향에서 서로 이격되는,
    반도체 디바이스.
  3. 제1항 또는 제2항에 있어서,
    상기 채널부는 단결정 반도체 재료를 포함하는,
    반도체 디바이스.
  4. 제1항 또는 제2항에 있어서,
    상기 채널부의 상기 제1부분과 상기 소스/드레인부 사이, 채널부의 제2부분과 소스/드레인부 사이 및 채널부의 제1부분과 제2부분 사이 중의 적어도 하나에 결정 입계가 존재하는 반도체 디바이스.
  5. 제1항 또는 제2항에 있어서,
    상기 제1부분은 핀(fin)의 형태로 형성되고,
    상기 제2부분은 나노시트(nanosheet)의 형태로 형성되는,
    반도체 디바이스.
  6. 제1항 또는 제2항에 있어서,
    상기 제2부분은 상기 제1부분으로부터 상기 제1부분의 동일측으로, 실질적으로 상기 기판에 대해 상기 가로 방향으로 연장되는 반도체 디바이스.
  7. 제6항에 있어서,
    복수개의 상기 제2부분은 실질적으로 동일한 형태를 가지며, 상기 세로 방향에서 실질적으로 정렬되는,
    반도체 디바이스.
  8. 제1항 또는 제2항에 있어서,
    상기 게이트 스택의 측벽에 형성되는 격벽을 더 포함하며,
    각 소스/드레인부를 향하는 상기 격벽의 측벽은 상기 세로 방향에서 실질적으로 동일 평면에 있는,
    반도체 디바이스.
  9. 제8항에 있어서,
    상기 격벽은,
    상기 채널부의 양측 및 상기 채널부의 최상측의 제2부분 위에서 연장되는 제1부분; 및
    상기 채널부의 각 제2부분 사이 및 상기 채널부의 최하측의 제2부분과 상기 기판 사이에서 연장되는 제2부분;을 포함하며,
    여기서, 상기 격벽의 제1부분과 제2부분은 서로 다른 재료를 포함하는 반도체 디바이스.
  10. 제1항 또는 제2항에 있어서,
    상기 게이트 스택은 각 제2부분의 상면 및 하면에서 연장되며, 각 제2부분의 상기 상면에서 연장되는 게이트 스택의 부분의 측벽은 상응하는 제2부분의 상기 하면에서 연장되는 게이트 스택의 부분의 측벽과 상기 세로 방향에서 실질적으로 정렬되는,
    반도체 디바이스.
  11. 제1항 또는 제2항에 있어서,
    상기 채널부의 제2부분과 교차되는 상기 게이트 스택의 부분의 측벽과 상기 채널부의 제1부분과 교차되는 상기 게이트 스택의 부분의 측벽은 실질적으로 정렬되는,
    반도체 디바이스.
  12. 제1항 또는 제2항에 있어서,
    상기 채널부의 제1부분의 상단면은 최상측의 제2부분의 상단면 보다 높은,
    반도체 디바이스.
  13. 제1항 또는 제2항에 있어서,
    상기 채널부와 상기 기판 사이에 설치된 제1격리부를 더 포함하는,
    반도체 디바이스.
  14. 제13항에 있어서,
    상기 기판 위에 형성된 제2격리부를 더 포함하며,
    여기서, 상기 게이트 스택은 상기 제1격리부와 상기 제2격리부 위에 형성되는,
    반도체 디바이스.
  15. 제14항에 있어서,
    상기 채널부의 제1부분 아래 및 상기 제1격리부와 상기 제2격리부 사이에 있는 펀치 스루 스토퍼부(Punch-Through Stopper, PTS)를 더 포함하는,
    반도체 디바이스.
  16. 제15항에 있어서,
    상기 펀치 스루 스토퍼부는 상기 기판에 접하는 반도체인,
    반도체 디바이스.
  17. 제16항에 있어서,
    상기 반도체 디바이스는 n형 디바이스이고, 상기 펀치 스루 스토퍼부의 반도체는 p형 도핑이며; 또는
    상기 반도체 디바이스는 p형 디바이스이고, 상기 펀치 스루 스토퍼부의 반도체는 n형 도핑인 반도체 디바이스.
  18. 제14항에 있어서,
    상기 제1격리부와 상기 제2격리부는 상기 게이트 스택의 종방향으로 연장되는 방향에서 접하는,
    반도체 디바이스.
  19. 제13항에 있어서,
    상기 채널부의 제1부분은 상기 제1격리부를 통해 상기 기판에서 격리되는,
    반도체 디바이스.
  20. 제13항에 있어서,
    상기 제1격리부는 상기 채널부의 제1부분 아래 및 상기 소스/드레인부 사이에 위치하는,
    반도체 디바이스.
  21. 제13항 또는 제20항에 있어서,
    각 소스/드레인부를 향하는 제1격리부의 측벽과 상기 게이트 스택의 상응하는 측벽은 실질적으로 평행되는,
    반도체 디바이스.
  22. 제1항 또는 제2항에 있어서,
    상기 채널부의 상기 제1부분과 상기 제2부분은 서로 다른 반도체 재료를 포함하는,
    반도체 디바이스.
  23. 제1항 또는 제2항에 있어서,
    상기 채널부의 상기 제1부분과 상기 제2부분은 서로 다른 도핑 농도 및 도핑 불순물 중의 적어도 하나를 가지는,
    반도체 디바이스.
  24. 제1격리부에 사용될 제1희생층을 기판 위에 제공하는 단계;
    게이트 스택(gate stack)에 사용될 적어도 하나의 제2희생층과 적어도 하나의 제1활성층의 교대적인 적층을 상기 제1희생층 위에 형성하는 단계;
    상기 제1희생층 및 상기 적층을 상기 기판 위에서 제1방향으로 연장되는 능선 모양 구조(ridge structure)로 패터닝하는 단계;
    상기 제1방향과 교차되는 제2방향에서의 능선 모양 구조의 일측 측벽에 상기 제1활성층과 접하는 제2활성층을 형성하는 단계;
    상기 능선 모양 구조의 주변에 있는 상기 기판 위의 부분에 제2격리부를 형성하는 단계;
    상기 제2희생층을 제거하는 단계;
    상기 제2방향으로 연장되어, 상기 제1활성층 및 상기 제2활성층과 교차되는 게이트 스택(gate stack)을 상기제2격리부 위에 형성하는 단계;
    상기 게이트 스택에 의해 노출된 상기 제1활성층과 상기 제2활성층의 부분을 제거하여, 상기 제1희생층을 노출시키는 단계;
    상기 제1희생층을 제거하는 단계;
    상기 제1희생층의 제거로 인해 게이트 스택의 바로 하측에 남겨진 공간에서 상기 제1격리부를 형성하는 단계; 및
    상기 게이트 스택의 상기 제1방향에서의 양측에 있는 상기 기판 위의 부분에 상기 제1활성층 및 상기 제2활성층과 접하는 소스/드레인부를 형성하는 단계;
    를 포함하는,
    반도체 디바이스를 제조하는 방법.
  25. 제24항에 있어서,
    상기 제1희생층 위에 식각 정지층을 형성하는 단계를 더 포함하며,
    여기서, 상기 적층은 상기 식각 정지층 위에 형성되는,
    반도체 디바이스를 제조하는 방법.
  26. 제25항에 있어서,
    상기 제1희생층, 상기 제2희생층, 상기 제1활성층, 상기 제2활성층 및 상기 식각 정지층은 모두 에피택시 성장(epitaxial growth)을 통해 제공되는,
    반도체 디바이스를 제조하는 방법.
  27. 제25항에 있어서,
    상기 제1희생층을 제거하는 단계는 상기 기판과 상기 식각 정지층에 대하여 상기 제1희생층을 선택적으로 식각하는 단계를 포함하며,
    상기 방법은: 상기 식각 정지층을 추가로 식각하여 제거하는 단계를 더 포함하는,
    반도체 디바이스를 제조하는 방법.
  28. 제24항에 있어서,
    상기 제2격리부의 상단면은 최하측의 상기 제2희생층의 저면 보다 높고, 상기 제2희생층의 상단면 보다 낮은,
    반도체 디바이스를 제조하는 방법.
  29. 제28항에 있어서,
    상기 제2활성층을 형성하는 단계는,
    상기 제2격리부를 형성하기 전에, 상기 기판 및 상기 능선 모양 구조 위에 반도체층을 에피택시 성장시키는 단계; 및
    상기 제2격리부를 형성한 후에, 상기 능선 모양 구조의 상단부 및 상기 제2방향에서의 타측의 측벽에 위치하는 상기 반도체층의 부분을 제거하는 단계;를 포함하는,
    반도체 디바이스를 제조하는 방법.
  30. 제29항에 있어서,
    상기 제2격리부는 상기 제2방향에서 상기 제1격리부와 접하거나 또는 양자 사이에 상기 반도체층이 개재되도록 형성되는,
    반도체 디바이스를 제조하는 방법.
  31. 제29항에 있어서,
    상기 제2격리부에 향해 이온 주입 처리를 진행하고, 주입된 이온은 산란을 통해 상기 반도체층에 진입하여 펀치 스루 스토퍼부(Punch-Through Stopper, PTS)를 형성하는 단계를 더 포함하는,
    반도체 디바이스를 제조하는 방법.
  32. 제24항에 있어서,
    상기 게이트 스택을 형성하는 단계는,
    상기 기판 위에 게이트 유전층과 게이트 도체층을 순차적으로 형성하는 단계;
    상기 게이트 도체층 위에 상기 제2방향으로 연장되는 하드 마스크층을 형성하는 단계;
    상기 하드 마스크층을 이용하여 상기 게이트 도체층에 대해 선택적 식각을 진행하는 단계; 및
    상기 게이트 도체층의 측벽에 제1격벽을 형성하는 단계;를 포함하는,
    반도체 디바이스를 제조하는 방법.
  33. 제32항에 있어서,
    상기 게이트 스택에 의해 노출된 제1활성층과 제2활성층의 부분을 제거하는 단계는,
    상기 하드 마스크층과 상기 제1격벽을 마스크로 하여, 상기 제1활성층과 제2활성층 및 이들의 표면에 존재하는 상기 게이트 유전층과 게이트 도체층에 대해 선택적 식각을 진행하는 단계를 포함하는,
    반도체 디바이스를 제조하는 방법.
  34. 제33항에 있어서,
    상기 제1희생층까지 상기 선택적 식각을 진행함으로써, 상기 제1희생층을 노출하여 제거하는,
    반도체 디바이스를 제조하는 방법.
  35. 제33항에 있어서,
    상기 제1활성층과 제2활성층의 상기 제1방향에서의 마주하는 양측 측벽에 보호층을 형성하는 단계를 더 포함하는,
    반도체 디바이스를 제조하는 방법.
  36. 제33항에 있어서,
    인접한 제1활성층 사이에 개재된 게이트 스택의 부분 및 최하층의 상기 제1활성층과 상기 제1격리부 사이에 개재된 상기 게이트 스택의 부분의 상기 제1방향에서 마주하는 단부가 오목하게 들어가도록 하는 단계; 및
    상기 단부에 제2격벽을 형성하는 단계;를 더 포함하는,
    반도체 디바이스를 제조하는 방법.
  37. 제1항 내지 제23항 중 어느 한 항에 따른 반도체 디바이스를 포함하는,
    전자 기기.
  38. 제37항에 있어서,
    상기 전자 기기는 스마트 폰, 컴퓨터, 태블릿 PC, 인공지능 기기, 웨어러블 디바이스 또는 보조 배터리를 포함하는,
    전자 기기.
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