CN1841744A - 具有稳定静电放电保护能力的半导体器件 - Google Patents

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Abstract

本发明公开了一种具有稳定的ESD保护能力的半导体器件，所述器件引入晶体管和保护性二极管以形成功率控制IC。所述半导体器件包括：第一导电类型的半导体衬底；形成在半导体衬底中的第二导电类型的阱区；形成在阱区中的晶体管；形成在阱区周边之内的半导体衬底的表面上并且在空间上与阱区的边界分开的第二导电类型的保护环区，保护环区具有比阱区更高的杂质浓度；形成在与阱区和半导体衬底接触的阱区的周边的第一导电类型的衬底拾取区，衬底拾取区具有比半导体衬底更高的杂质浓度；以及，形成在保护环区与衬底拾取区之间的半导体衬底表面上的厚氧化物膜。保护性二极管形成，其包括阱区、保护环区和衬底拾取区。

Description

具有稳定静电放电保护能力的半导体器件
技术领域
本发明总体上涉及半导体器件，更具体而言，涉及一种具有稳定的ESD保护能力的半导体器件，其包括形成在阱区内部的晶体管以及形成在阱区周边的保护性二极管。
这样的半导体器件用于所谓的电源和控制集成电路(power control IC，功率控制IC)，其适用于调压器、电压检测器、用于驱动LCD(液晶显示器)装置的DC/DC转换器、以及用于提供高电压功率的驱动器IC。
背景技术
随着功率控制IC的使用变得越发广泛并且其趋势从比如调压器和电压检测器的单一功能IC器件朝向比如大规模IC的集成器件发展，关于器件需求已经遇到了各种问题。
也就是说，除了以高电压和大电流驱动并控制电路的常规能力之外，功率控制IC不得不在一个单一基板上的板上包含各种部件，比如VLSI(超大规模集成)逻辑电路、存储器和CPU(中央处理器)。
为了用于正确地处理高电压和大电流，DMOS(双扩散金属氧化物半导体)晶体管是最重要的驱动器器件之一，并且已知特别是LDMOS(横向DMOS)晶体管非常适于与VLSI电路结合的板上安装。
LDMOS(横向DMOS)晶体管的主要特点在于其品质因数，比如晶体管耐受电压和导通电阻。
晶体管耐受电压是功率控制IC的使用中的首要因素。与耐受电压一致，晶体管的基本结构在很大程度上取决于以下方面：例如，(1)设置在结区中的杂质的浓度和深度，以及(2)栅极氧化物膜的厚度。
导通电阻是表示每单位面积驱动电流能力的参数，并且对于LDMOS晶体管而言，优选的是其值尽可能小。
与集成度和高电压能力增大的上述趋势同时发生的是，所述器件的应用已经拓宽到板上(onboard)电子设备的领域。在该应用领域，必须满足严格的器件需要，尤其是在用于控制ESD(静电放电)和噪声的苛刻的电学环境中。
在静态充电的人体或物体与静电放电敏感器件接触的情况下，存在静电放电通过器件中的敏感电路泄放的可能性。如果所述静电放电具有足够的能量，则会由于局部过热而在器件中造成损坏。通常，具有较精细结构的器件更易于由于ESD而损坏。
因此，集成电路在某种程度上对ESD敏感。用于保护电路的一种方法是在内部元器件与输出端子之间引入保护性电阻器，以降低电势。
然而，这种方法对于本质上具有低导通电阻的上述LDMOS晶体管并不利，因此，之前已经使用保护性二极管来保护包含在功率IC中的元件。
由于保护性二极管所需的高耐受电压，通过寄生二极管不能实现足够的ESD保护能力，而是必须形成具有高耐受电压的特定的二极管。这通常迫使在用于形成二极管的器件上留出相对大的面积，这有可能导致器件成本的增大。
关于保护性二极管的器件特性，所希望的是其击穿电压等于或高于二极管的额定电压并且等于或低于高耐受电压器件的击穿电压。同时希望二极管结构能够在抽取电荷期间防止结击穿。
为了确保这样的特性，先前已经形成了具有杂质扩散层的保护性二极管，所述杂质扩散层具有为所述二极管特别设计的杂质浓度。
结果，工艺变得更加复杂并且工艺步骤的数目增大。而且，二极管占据了半导体器件的相对大部分的面积，这导致芯片尺寸不利的增大。
已经公开了用于克服上述困难的一种方法，以下将对其简要地描述。
根据该公开，在P型半导体衬底上形成N型高电压区，在N型阱区周边附近半导体衬底的表面上形成N型保护环区，并且也在半导体衬底的表面上与所述保护环区相对地形成P型衬底拾取区(pickup region)。
保护性二极管由这样形成的N型保护环区、N型高电压区、P型半导体衬底和P型衬底拾取区组成，由此形成了保护性二极管。此外，可以通过改变保护环区与衬底拾取区之间的距离来调整该保护性二极管的击穿电压(例如，日本特开专利申请No.2003-17694)。
图20是示出已知的保护性二极管的剖面图，其中形成了在P型半导体衬底(Psub)102上的N型阱区(NW)104，在N型阱区(NW)104内部的半导体衬底102表面上的N型保护环区(N+)167，以及在半导体衬底102的表面上与保护环区167相对的P型衬底拾取区(P+)169。
然而，在申请No.2003-17694所公开的方法中，这种所尝试的器件结构的缺点在于，由在保护环区167和阱区104上执行的掩模定位所致的位置变化显著影响了所得的保护性二极管击穿电压的变化，并且耐受电压很难以稳定的(或者可再现的)方式达到特别是40V或更低。
虽然保护环区167和衬底拾取区169两者都利用使用LOCOS氧化物膜的自对准技术稳定地形成，但阱区104的位置易通过掩模定位的工艺步骤而变化。
由于保护环区167与阱区104之间的交叠程度对保护性二极管的击穿电压具有相当大的影响，所以尽管在申请No.2003-17694中所公开的器件结构，通过掩模定位的变化所引起的ESD耐受性(ESD tolerance)的波动仍是尚待解决的难点。
由于对于保护性二极管而言，不能容许低于额定电压的击穿电压，所以在考虑通过掩模定位所致的阱区2位置的变化时，实际上必须将击穿电压设定得更高。而这又使保护性二极管的击穿电压高于高耐受电压器件的击穿电压。因此，进一步的困难导致要确保适当的ESD耐受性。
发明内容
因此，本发明的一个目的是提供一种半导体器件，其具有如果不是全部起码是大部分的类似使用的器件的优点和特征，同时减少或消除了许多上述的缺点。
另一目的是提供一种具有稳定的ESD保护能力的半导体器件，所述器件引入晶体管和保护性二极管以形成功率控制IC，所述半导体器件适用于电压产生器、电压检测器、用于驱动LCD装置的DC/DC转换器以及用于提供高电压功率的驱动器IC。
以下的描述仅为所选取的本公开的特征和特性的提要。在以下名为“具体实施方式”的部分中，将对其进行更完整的描述。
通过提供一种半导体器件来实现本发明的以上和其他目的。
所述半导体器件包括：
第一导电类型的半导体衬底；
形成在所述半导体衬底中的与所述第一导电类型相反的第二导电类型的阱区；
形成在所述阱区中的晶体管；
形成在所述阱区周边之内的所述半导体衬底的表面上并且在空间上与所述阱区的边界分开的所述第二导电类型的保护环区，所述保护环区具有比所述阱区更高的杂质浓度；
形成在与所述阱区和所述半导体衬底接触的所述阱区的周边的所述第一导电类型的衬底拾取区，所述衬底拾取区具有比所述半导体衬底更高的杂质浓度；
形成在所述保护环区与所述衬底拾取区之间的所述半导体衬底的表面上的厚氧化物膜；以及
由所述阱区、所述保护环区和所述衬底拾取区形成的保护性二极管。
此外，所述晶体管是LDMOS晶体管，其包括：所述第一导电类型的沟道扩散层，该沟道扩散层形成在所述阱区中，所述阱区用作漏极；以及，形成在所述沟道扩散层中的所述第二导电类型的源极，其中直接在栅电极下方的所述半导体衬底表面上的沟道扩散层部分用作沟道区。
此外，所述保护性二极管形成为使得所述保护环区和所述衬底拾取区在空间上彼此分开，所述保护性二极管具有高于其标称额定电压的额定电压以及低于所述晶体管击穿电压的击穿电压。
在本发明的另一方面中，提供了另外的一种半导体器件，其具有与上述半导体器件类似的器件结构，除了在与所述阱区和所述半导体衬底接触的所述阱区的周边形成杂质浓度高于所述阱区的所述第二导电类型的保护环区；并且，在所述阱区周边之外的所述半导体衬底的表面上并且在空间上与所述阱区分开地形成杂质浓度高于所述半导体衬底的所述第一导电类型的衬底拾取区。
此外，上述半导体器件的每个所述阱区可以电连接到装置的源端子，所述装置用于向外围电路提供源电压。因此，本发明的晶体管和保护性二极管适用于恒定电压产生电路，其能够以改善的精度提供功率输出。
从结合附图所提供的对于本发明的以下详细描述中，将更清楚的了解本发明的这些和其他特征和优点。
附图说明
在以下的附图中，相同的附图标记将用于指示相同的元件，其中：
图1A和1B示出了根据本发明第一实施例的半导体器件，其中图1A是剖面图而图1B是半导体器件的顶视图；
图2A至2E是剖面图，示出了根据本发明第一实施例的在制造过程中不同阶段的半导体器件；
图3绘制了图1的保护性二极管的纵轴上的耐受电压与横轴上的LOCOS氧化物层的尺寸A，该LOCOS氧化物层位于N型保护环区与P型高浓度扩散层之间；
图4A是示出对于图1A和1B所示的第一实施例的第一修改例的顶视图；
图4B是示出对于图1A和1B所示的第一实施例的第二修改例的顶视图；
图5A和5B是示出对于图1A和1B所示的第一实施例的第三修改例的图，其中图5A是剖面图而图5B是半导体器件的顶视图；
图6A和6B是示出对于图1A和1B所示的第一实施例的第四修改例的图；其中图6A是剖面图而图6B是半导体器件的顶视图；
图7是示出对于图1A和1B所示的第一实施例的第五修改例的剖面图；
图8是示出对于图1A和1B所示的第一实施例的第六修改例的剖面图；
图9A至9E是剖面图，示出了根据图8所示的第六修改例的制造过程中不同阶段的半导体器件；
图10是示出对于图1A和1B所示的第一实施例的第七修改例的剖面图；
图11A至11E是剖面图，示出了根据图10所示的第七修改例的制造过程中不同阶段的半导体器件；
图12A是示出半导体器件的剖面图，其中在图8的晶体管中引入了掩蔽LDD(mask LDD)结构；
图12B是示出另一半导体器件的剖面图，其中在图8的晶体管中引入了一侧LOCOS偏移型结构；
图12C是示出又一半导体器件的剖面图，其中在图8的晶体管中引入了一侧掩蔽LDD结构；
图13是示出对于图1A和1B所示的第一实施例的第八修改例的剖面图；
图14是示出对于图1A和1B所示的第一实施例的第九修改例的剖面图；
图15A和15B示出了根据本发明第二实施例的半导体器件，其中图15A是剖面图而图15B是半导体器件的顶视图；
图16是示出对于图15A和15B所示的第二实施例的第一修改例的剖面图；
图17是示出对于图15A和15B所示的第二实施例的第二修改例的剖面图；
图18是示出对于图15A和15B所示的第二实施例的第三修改例的剖面图；
图19是示出应用了恒定电压产生电路的半导体装置的概略性电路图，所述恒定电压产生电路引入了本发明的晶体管和二极管，其中所述恒定电压产生电路用于从DC电源向负载提供稳定的功率；以及
图20是示出已知保护性二极管的剖面图。
具体实施方式
在以下的详细说明中，对于具有稳定的ESD保护能力的半导体器件描述了特定的实施例，该器件引入形成在阱区内部的晶体管以及形成在阱区周边的保护性二极管。
然而，应理解的是，本公开不限于这些实施例。例如，应理解的是，该半导体器件及其结构也可适用于各种器件。本领域技术人员在阅读以下说明时，其他实施例对其而言也是明显的。
此外，为清楚起见，在许多情况下使用了遵循特定术语的说明。然而，本专利说明书的公开并非意于受限于所选择的特定术语，应理解的是，每个特定元件包括以类似方式运行的所有技术等同物。
根据本发明的第一实施例，半导体器件至少包括半导体衬底、阱区、晶体管、保护环区、衬底拾取区、厚氧化物膜以及保护性二极管。
在第一导电类型的半导体衬底中，用与所述第一导电类型相反的第二导电类型形成所述阱区；所述晶体管形成在所述阱区中；所述第二导电类型的保护环区形成在所述阱区周边之内的所述半导体衬底的表面上并且在空间上与所述阱区的边界分开，所述保护环区具有比所述阱区更高的杂质浓度；所述第一导电类型的所述衬底拾取区形成在与所述阱区和所述半导体衬底接触的所述阱区的周边，所述衬底拾取区具有比所述半导体衬底更高的杂质浓度；所述厚氧化物膜形成在所述保护环区与所述衬底拾取区之间的所述半导体衬底的表面上；并且，形成所述保护性二极管，其包括所述阱区、所述保护环区和所述衬底拾取区。
所述衬底拾取区由第一双扩散层形成，该第一双扩散层包括第一导电类型的低浓度扩散层和第一导电类型的高浓度扩散层，所述低浓度扩散层利用厚氧化物膜作为掩模以自对准方式形成且具有比所述半导体衬底更高的杂质浓度，所述高浓度扩散层具有比所述低浓度扩散层更高的另一杂质浓度。
所述晶体管是LDMOS晶体管，其至少包括：所述第一导电类型的沟道扩散层，该沟道扩散层形成在所述阱区中，所述阱区用作漏极；以及，所述第二导电类型的源极，其形成在所述沟道扩散层中并且其直接在栅电极下方的半导体衬底表面上的部分适于用作沟道区，所述沟道区与所述低浓度扩散层同时形成。
所述晶体管可选择地可以为LDMOS晶体管，其至少包括沟道扩散层和源极，其中该LDMOS晶体管还包括第二导电类型的漏极接触扩散层，其形成在与保护环区邻接形成的阱区中。
所述保护环区利用所述厚氧化物膜作为掩模以自对准方式由第二双扩散层形成。所述第二双扩散层包括杂质浓度高于所述阱区的第二导电类型的低浓度扩散层以及具有比所述低浓度扩散层更高的另一杂质浓度的第二导电类型的高浓度扩散层。
所述保护性二极管形成为具有高于标称额定电压的额定电压以及低于所述晶体管击穿电压的击穿电压。
所述保护环区和所述衬底拾取区形成为在空间上彼此分开。
此外，所述晶体管设置有与上述厚氧化物膜同时形成的第二厚氧化物膜，从而形成栅电极使其延伸覆盖所述第二厚氧化物膜的至少一部分。在本发明中，所述第二厚氧化物膜由LOCOS氧化物形成。
可以可选择地形成第二厚氧化物膜，使其不嵌入到半导体衬底中，并在从厚度方向观看时具有近似梯形形状的截面。
所述阱区电连接到装置的源端子，所述装置用于向外围电路提供源电压。
因此，本发明的晶体管和保护性二极管适用于恒定电压产生电路，其能够以改善的精度提供功率输出。
可注意到的是，在图20的上述已知的半导体器件中，P型衬底拾取区169直接形成在半导体衬底的表面上，在抽取电荷期间，该结构相对容易地遇到结击穿的困难。在这种情况下，P型衬底拾取区169形成在扩散层中，所述扩散层与晶体管的源极和漏极区(未示出)同时设置。
这一困难被认为是由于以下事实引起，即，随着周边区域中其他晶体管的小型化的增加，以具有相对浅且浓密的杂质分布的结形成了源极和漏极区的扩散层，并且包围阱区4的半导体衬底2部分形成有低的杂质浓度(即，高电阻)。
相反，在根据本发明第一实施例的半导体器件中(图1A)，衬底拾取区如此形成使其包括第一双扩散层，该第一双扩散层包括第一导电类型的低浓度扩散层和第一导电类型的高浓度扩散层，所述低浓度扩散层利用厚氧化物膜作为掩模以自对准方式形成且具有比所述半导体衬底更高的杂质浓度，所述高浓度扩散层具有比所述低浓度扩散层更高的另一杂质浓度。
此外，在所述晶体管是LDMOS晶体管的情况下，所述LDMOS晶体管至少包括：所述第一导电类型的沟道扩散层，该沟道扩散层形成在所述阱区中，所述阱区用作漏极；以及，所述第二导电类型的源极，其形成在所述沟道扩散层中并且其直接在栅电极下方的半导体衬底表面上的部分适于用作沟道区；并且，所述沟道区优选与所述低浓度扩散层同时形成。
所述晶体管可选择地可以为LDMOS晶体管，其至少包括沟道扩散层和源极，其中该LDMOS晶体管还包括第二导电类型的漏极接触扩散层，其形成在与保护环区邻接形成的阱区中。
此外，所述保护环区可以形成为包括另一双扩散层，该双扩散层利用所述厚氧化物膜作为掩模以自对准方式形成，并包括杂质浓度高于所述阱区的第二导电类型的低浓度扩散层以及具有比所述低浓度扩散层更高的另一杂质浓度的第二导电类型的高浓度扩散层。
根据本发明的第二实施例，提供另一半导体器件使其具有与根据第一实施例的前面提到的半导体器件类似的器件结构，除了在与阱区和半导体衬底接触的阱区的周边形成杂质浓度高于所述阱区的第二导电类型的保护环区；并且，杂质浓度高于所述半导体衬底的第一导电类型的衬底拾取区形成在所述阱区周边之外的所述半导体衬底的表面上并且在空间上与所述阱区分开。
此外，所述晶体管是LDMOS晶体管，其至少包括：第二导电类型的沟道扩散层，该沟道扩散层形成在所述阱区中并且其直接在栅电极下方的半导体衬底表面上的部分适于用作沟道区；第一导电类型的低杂质浓度漏极，其形成在与所述沟道扩散层接触的所述半导体衬底表面上的阱区中；第一导电类型的源极，其形成在所述沟道扩散层中；以及，第一导电类型的漏极接触扩散层，其形成在所述低杂质浓度漏极中，其中所述沟道区与所述保护环区同时形成。
已经大体上描述了本公开，以下将参照图1至18描述根据本发明的半导体器件的几个优选实施例。
图1A和1B示出了根据本发明第一实施例的半导体器件，其中图1A是剖面图而图1B是半导体器件的顶视图。
尽管在图1A和1B中仅示出了用于形成N沟道型LDMOS(横向扩散MOS)晶体管和保护性二极管的区域，但应注意的是，在该装置中也可以包括其他元器件，包括CMOS(互补MOS)晶体管和其他元件。
参照图1A和1B，在P型半导体衬底(Psub)2上形成用于形成LDMOS的N型阱区(NW)4。在衬底上除N阱区之外的区域中，形成P型阱区(PW)6。本实施例中的N阱区4构成了LDMOS晶体管的漏极。
在N阱区4中，P型沟道扩散层(Pbody)8和N型漏极(N+)10形成为在空间上彼此分开。
此外，在P沟道扩散层8中，形成有N型源极(N+)12和P型沟道扩散拾取区(P+)14，P型沟道扩散拾取区(P+)14位于关于N源极12与N漏极10相对的区域中。
栅电极18与下层的栅极氧化物层16一起形成在半导体衬底2上N源极12与N漏极10之间。
如此形成该栅电极18，使其覆盖在栅极氧化物层16之上并延伸覆盖LOCOS(硅的局部氧化)氧化物层20a的一部分，所述LOCOS氧化物层20a形成在P沟道扩散层8和在空间上与扩散层8分开的N型漏极10之间的N阱区4上。
此外，通过LOCOS氧化物层20a的插入部分，面对N漏极10的栅电极18的侧面之一形成为在空间上与N漏极10分开。
P沟道扩散层8和N源极12均相对于面对N源极12的栅电极18的侧面以自对准的方式形成。
在如此构造的LDMOS晶体管中，直接在栅电极18下方的P沟道扩散层8的表面区域构成了沟道区域。
包围LDMOS晶体管形成区域，在N阱区4的周边之内并且在空间上与N阱区4的边界分开地以框架的形状形成N型保护环区22。
N型保护环区22具有比N阱区4更高的N型杂质浓度。
在N型保护环区22与N型漏极10之间的N型阱区4上形成另一LOCOS氧化物层20b。利用LOCOS氧化物层20b和20c作为掩模，形成N型保护环区22。
包围N型保护环区22，在N阱区4的周边以框架的形状形成P型低浓度扩散层(Pbody)24，使其与N阱区4和P阱区6两者接触。该P型低浓度扩散层24具有比P阱区6更高的杂质浓度。
此外，在P型低浓度扩散层24中形成框架形状的P型高浓度扩散层(P+)26。P型高浓度扩散层26具有比P型低浓度扩散层24更高的杂质浓度。
P型低浓度扩散层24和P型高浓度扩散层26构成了第一实施例的半导体器件中的衬底拾取区。
上述LOCOS氧化物层20c形成在N型保护环区22与N阱区4表面区域上的P型高浓度扩散层26和P型低浓度扩散层24之间。
LOCOS氧化物层20d形成在关于P型高浓度扩散层26与N型保护环区22相对的P阱区6和P型低浓度扩散层24的表面区域上。
利用LOCOS氧化物层20c和20d作为掩模，形成P型低浓度扩散层24和P型高浓度扩散层26。
包围N沟道LDMOS形成区域，形成保护性二极管，其由N型保护环区22、N阱区4、P型低浓度扩散层24和P型高浓度扩散层26形成。
图2A至2E是剖面图，示出了根据本发明第一实施例的在制造过程中不同阶段的半导体器件。该制造过程主要涉及与额定在30V的LDMOS晶体管结合的35V保护性二极管的形成。
尽管除了LDMOS晶体管之外，在用于外围电路的工艺期间也形成了CMOS晶体管，但为了清楚起见，在此省略了对于CMOS工艺的描述。
以下参照图1A至2E描述制造过程。
(1)在厚度约为25nm的P型半导体衬底2的表面上通过热氧化形成氧化硅膜。
然后通过光刻方法形成第一抗蚀剂膜，以暴露将要形成N阱的区域。利用如此制备的第一抗蚀剂膜作为掩模，在约30keV的加速电压和(2.0～4.0)×1013cm-2的剂量条件下注入作为N型杂质的磷离子。
在去除第一抗蚀剂膜之后，形成第二抗蚀剂膜以暴露P阱形成区域。利用第二抗蚀剂膜作为掩模，在约30keV的加速电压和1.0×1013cm-2的剂量条件下注入作为P型杂质的硼离子。
在去除第二抗蚀剂膜之后，所得结构在约1150℃下经受热扩散工艺，以形成具有(4.0～8.0)×1015磷离子/cm-3的表面杂质浓度和(4～6)μm深度的N阱区4，以及P阱区6。
根据将要形成的LDMOS晶体管的耐受电压，适当地优化N阱区4的表面杂质浓度和扩散深度。此外，根据将被组合加载的外围Nch晶体管的特性，优化作为除N阱区4之外的部分的P阱区6的表面杂质浓度(图2A)。
(2)在从半导体衬底2的表面去除氧化硅膜之后，通过热氧化形成厚度约为25nm的另一氧化硅膜。
此外，通过LP-CVD(低压化学气相沉积)法在其上设置氮化硅膜，并且利用光刻和蚀刻技术使所得结构经受构图工艺使得仅留下覆盖有源区的氮化硅膜部分未被去除。
在执行用于防止寄生MOS沟道导通的注入之后，在约1000℃下生长相对厚的氧化物膜，使其厚度在600至800nm的范围内，由此形成LOCOS氧化物膜20a、20b、20c和20d。
之后，去除氮化硅膜和下层的氧化硅膜两者(图2B)。
(3)在通过热氧化将栅极氧化物层16生长至约25nm的厚度之后，通过CVD方法在其上形成多晶硅膜，将作为N型杂质的磷离子扩散到所述多晶硅膜中至相对高的浓度以形成N+多晶硅膜，并且利用光刻和蚀刻技术使所得结构经受构图工艺以形成预定形状，由此形成栅电极18、18(图2C)。
(4)通过利用栅电极18、18作为掩模注入作为P型杂质的硼离子并通过执行热扩散工艺，形成用作LDMOS晶体管沟道的P沟道扩散层。
根据要形成的LDMOS晶体管的耐受电压和阈值电压，优化所述离子的注入量和热扩散。
在本实施例中，通过注入约3.5×1013cm-2的离子并在约1100℃下热扩散约120分钟，来形成P沟道扩散层8。
同时，利用LOCOS氧化物层20c和20d作为掩模以自对准方式在要形成保护性二极管的区域中形成P型低浓度扩散层24。
在N阱区4的周边上形成P型低浓度扩散层24，其杂质浓度约等于衬底拾取区8中双扩散层中的低浓度部分的杂质浓度(图2D)。
(5)N型漏极10、N型源极12和N型保护环区22与形成包括在外围电路中的CMOS晶体管的源极和漏极同时形成。这通过利用抗蚀剂层和LOCOS氧化物膜20a、20b和20c作为掩模将作为N型杂质的砷离子注入至高浓度并使所得结构在约950℃下经受热处理来进行。
利用LOCOS氧化物层20a和20b形成N型漏极10；N型源极12相对于栅电极18以自对准的方式形成；并且，利用LOCOS氧化物层20b和20c作为掩模形成N型保护环区22(图2E)。
(6)之后，通过利用抗蚀剂层和LOCOS氧化物膜20c和20d作为掩模将用于产生P型杂质的BF2注入至相对高的浓度并使所得结构在约900℃下经受热处理，形成P沟道扩散层8中的P型沟道扩散拾取区(P+)14以及P型低浓度扩散层24中的P型高浓度扩散层26(图1)。
上述热处理可以与BPSG(硼磷硅酸盐玻璃)膜的回流工艺结合进行，所述回流工艺在形成层间绝缘体之后进行。
为完成器件的制造，之后进行常规的CMOS工艺步骤(未示出)，比如形成BPSG膜的层间绝缘体、用于电连接和布线的接触孔以及钝化膜的工艺。
在图1A和1B所示的第一实施例的半导体器件的结构中，P阱区6、作为衬底拾取区的P型低浓度扩散层24和N阱区4之间的结位于P型低浓度扩散层24(衬底拾取区)之下。
结果，能够减小由掩模定位所致的N阱区4的位置变化引起的保护性二极管的阈值电压的分散，并且通过改变N型保护环区22与包括P型低浓度扩散层24和P型高浓度扩散层26的衬底拾取区之间的距离，能够适当地调整阈值电压的值。
此外，由于N型保护环区22、P型低浓度扩散层24和P型高浓度扩散层26均利用LOCOS氧化物层20c作为掩模来形成，所以N型保护环区22与P型低浓度扩散层24或者与P型高浓度扩散层26之间的距离如预定的那样形成，而不受到掩模定位所导致的位置偏差的较大影响，由此能够形成具有稳定的或可再现的耐受电压的保护性二极管。
图3对于根据本发明第一实施例形成的保护性二极管(图1)，绘制了纵轴上的耐受电压(V)与横轴上的LOCOS氧化物层22c的尺寸A(μm)，该LOCOS氧化物层位于N型保护环区与P型高浓度扩散层之间。
由于LDMOS的耐受电压通常约为46V，所以通过将其耐受电压在包括质量分散的30至46V的范围内调整得尽可能低，具有30V产品额定值(product rating)的保护性二极管能够被适当地结合使用。
从图3所示的结果中(以虚线表示)，通过在N型保护环区与P型高浓度扩散层之间将LOCOS氧化物层22c的尺寸A优选地设定成2.3μm，能够获得保护性二极管的该耐受电压。
也就是说，通过将尺寸A设定为包括制造过程中的分散的(2.3±0.2)μm，能够形成击穿电压在32～39V范围内的保护性二极管。
结果，由于在确保所述30V的产品额定值低于LDMOS晶体管的耐受电压的同时，能够调整保护性二极管的击穿电压，所以通过ESD(静电放电)或电噪声积累在LDMOS晶体管漏极中的电荷能够被有效地去除，由此能够防止对于LDMOS晶体管和连接到其上的其他器件的损坏。
在额定电压或LDMOS耐受电压改变的情况下，能够通过修改进行优化而不添加特定的工艺步骤，设计出用于形成具有预期击穿电压的保护性二极管的方法。
此外，在本实施例中将LOCOS氧化物膜用作厚氧化物膜，并且用于形成所述LOCOS膜的工艺具有极佳的尺寸可控性。结果，能够减小保护性二极管的阈值电压的分散。
另外，由于LDMOS晶体管中的LOCOS氧化物层20a设置在栅电极18的漏极侧之下，所以能够提高LDMOS晶体管的漏极耐受电压。
此外，衬底拾取区由包括P型低浓度扩散层24和P型高浓度扩散层26的双扩散层形成，所述P型低浓度扩散层24具有比P型半导体衬底2更高的P型杂质浓度，所述P型高浓度扩散层26具有比P型低浓度扩散层24更高的P型杂质浓度。
结果，能够在抽取电荷期间防止结击穿。例如，由于通过上述方法形成P型低浓度扩散层24，使其具有300至700(Ω/□)范围内的薄层电阻和1.0至1.5μm范围内的杂质深度，所以能够防止抽取电荷期间的结击穿。
此外，由于P型低浓度扩散层24与P沟道扩散层8同时形成，所以能够形成前者而不增大工艺步骤的数目。
而且，由于在本实施例中，保护性二极管形成在LDMOS晶体管形成区域的整个周边上，所以为了形成所述保护性二极管，不需要另外还需具有相对大的面积的特定区域。
与以上提到的结构相反，保护性二极管可以不必形成于LDMOS晶体管形成区域的整个周边上，而是可以可选地如以下那样形成。
例如，相对于形成保护性二极管的对于第一实施例的第一和第二修改例，分别示于图4A和4B中。
参照图4A，根据对于第一实施例的第一修改例的保护性二极管可以这样形成，使得作为衬底拾取区的组成层的P型低浓度扩散层24和P型高浓度扩散层26的部分对应于四边形N阱区4的四条边设置。
可选择地，如图4B所示，根据第二修改例的保护性二极管可以这样形成，使得P型低浓度扩散层24和P型高浓度扩散层26的部分对应于四边形N阱区4的两条对边设置。
此外，可以可选地形成保护性二极管，使得P型低浓度扩散层24和P型高浓度扩散层26的一个部分对应于N阱区4的一条边设置。
因此，用于在半导体器件中设置保护性二极管的位置可以任意选择，例如，在LDMOS晶体管形成区域的部分外围。
N型漏极10形成在上述结构中并在空间上与N型保护环区22分开。可选择地，如图5A和5B中所示，可以根据第三修改例形成保护性二极管使得N型漏极10和N型保护环区22在沟道长度方向上彼此连接从而形成单一的N型扩散层(N+)28。
此外，可以根据第四修改例可选地形成保护性二极管，使得N型漏极10和N型保护环区22连接以形成一另外的N型扩散层(N+)30，如图6A和6B所示。
如上所述，通过利用连接的N型漏极和N型保护环区形成LDMOS，由LDMOS晶体管和保护性晶体管所占据的面积减小，而这又减小了半导体器件的芯片面积。
并且在上述结构中，形成LOCOS氧化物膜20a、20b、20c和20d以用于厚氧化物膜。
可选择地，如图7所示，根据第五修改例的半导体器件的结构可以这样形成，使得设置厚氧化物膜32a、32b、32c和32d以代替LOCOS氧化物膜20a、20b、20c和20d，所述厚氧化物膜32a、32b、32c和32d中的每一个在从厚度方向观察时都呈梯形形状并且未嵌入到半导体衬底2中。
通过在半导体衬底2的整个表面上设置厚度为300至500nm的氧化物膜并通过光刻和蚀刻技术执行构图工艺以形成预定形状，来形成厚氧化物膜32a、32b、32c和32d。
通过在根据本结构的LDMOS晶体管中利用厚氧化物膜32a、32b、32c和32d，与LOCOS氧化物膜的情况相比，能够形成晶体管使其具有减小的导通电阻。
图8是示出根据对于本发明第一实施例的第六修改例的半导体器件的剖面图。
尽管在图8中仅示出了用于形成P沟道型LDMOS晶体管和保护性二极管的区域，但应注意的是，在该装置中还包括其他元器件，包括CMOS晶体管和其他元件。
用相同的数字表示符来示出图8的半导体器件中与之前参照图1A描述的器件的部件类似的部件。
参照图8，在P型半导体衬底(Psub)2上形成N型阱区(NW)4和P型阱区(PW)6。
在N阱区4中，N型沟道扩散层(Nbody)34和P型低浓度漏极(P-)36形成为彼此相邻。
在P型低浓度漏极(P-)36中形成P型漏极(P+)38。
此外，在N型沟道扩散层34中，形成有P型源极(P+)40和N型沟道扩散拾取区(N+)42，N型沟道扩散拾取区(N+)42位于关于P型源极40与P漏极38相对的区域中。
栅电极18与下层的栅极氧化物层16一起形成在半导体衬底2上P源极40与P漏极38之间。
如此形成该栅电极18，使其覆盖在栅极氧化物层16之上并延伸覆盖LOCOS氧化物层20a的一部分，所述LOCOS氧化物层20a形成在P型低浓度漏极36的表面上，所述P型低浓度漏极36在N沟道扩散层34和在空间上与扩散层34分开的P型漏极38之间。
面对P漏极38的栅电极18的侧面之一形成为在空间上通过LOCOS氧化物层20a的插入部分与P漏极38分开。
N沟道扩散层34和P源极40均相对于面对P源极40的栅电极18的侧面以自对准的方式形成。
在由此构造的LDMOS晶体管中，直接在栅电极18下方的N沟道扩散层34的表面区域构成了沟道区域。
包围LDMOS晶体管形成区域，在N阱区4的周边之内并且在空间上与N阱区4的边界分开地以框架的形状形成N型保护环区22。
在N型保护环区22与P漏极38之间的N阱区4上形成另一LOCOS氧化物层20b。
包围N型保护环区22，在N阱区4的周边以框架的形状形成P型低浓度扩散层(Pbody)24，使其与N阱区4和P阱区6两者接触。
此外，在P型低浓度扩散层24中形成框架形状的P型高浓度扩散层(P+)26。
LOCOS氧化物层20c形成在N阱区4和P型低浓度扩散层24表面区域上的N型保护环区22与P型高浓度扩散层26之间。
另一LOCOS氧化物层20d形成在关于P型高浓度扩散层26与N型保护环区22相对的P阱区6和P型低浓度扩散层24的表面区域上。
包围P沟道LDMOS形成区域，形成保护性二极管，保护性二极管由N型保护环区22、N阱区4、P型低浓度扩散层24和P型高浓度扩散层26形成。
图9A至9E是剖面图，示出了根据对于本发明第一实施例的第六修改例的在制造过程中不同阶段的半导体器件。该制造过程主要涉及与额定在50V的LDMOS晶体管结合的58V保护性二极管的形成。
尽管除了LDMOS晶体管之外，在用于外围电路的工艺期间也形成了CMOS晶体管，但为了清楚起见，在此省略了对于CMOS工艺的描述。
以下参照图8至9E描述制造过程。
(1)在厚度约为25nm的P型半导体衬底2的表面上通过热氧化形成氧化硅膜。
然后通过光刻方法形成第一抗蚀剂膜，以暴露将要形成N阱的区域。利用如此制备的第一抗蚀剂膜作为掩模，在约150keV的加速电压和(2.0～4.0)×1012cm-2的剂量条件下注入作为N型杂质的磷离子。
在去除第一抗蚀剂膜之后，形成第二抗蚀剂膜以遮掩N阱形成区域。利用第二抗蚀剂膜作为掩模，在约30keV的加速电压和约1.0×1013cm-2的剂量条件下注入作为P型杂质的硼离子。
在去除第二抗蚀剂膜之后，所得结构在约1180℃下经受热处理，以形成具有(3.0～7.0)×1015磷离子/cm-3的表面杂质浓度和(9～13)μm深度的N阱区4，以及P阱区6。
根据要形成的LDMOS晶体管的耐受电压，适当地优化N阱区4的表面杂质浓度和扩散深度。此外，根据将被组合加载的外围Nch晶体管的特性，优化作为除N阱区4之外的部分的P阱区6的表面杂质浓度。
在从半导体衬底2的表面去除氧化硅膜之后，通过热氧化形成厚度约为25nm的另一氧化硅膜。
在约30keV的加速电压和(4.0～6.0)×1013cm-2的剂量条件下用硼离子向LDMOS晶体管形成区域中进行另一离子注入，之后在约1100℃下进行热处理以形成P型低浓度漏极36。(图9A)
(2)通过LP-CVD方法设置氮化硅膜并且利用光刻和蚀刻技术使其经受构图工艺，使得仅留下覆盖有源区的氮化硅膜部分未被去除。
在执行用于防止寄生MOS沟道导通的另一注入之后，在约1000℃下生长相对厚的氧化物膜，使其厚度在600至800nm的范围内，由此形成LOCOS氧化物膜20a、20b、20c和20d。
之后，去除氮化硅膜和下层的氧化硅膜两者(图9B)。
(3)去除用于形成LOCOS氧化物膜的氮化硅膜和下层的氧化硅膜两者；通过热氧化将栅极氧化物层16形成至约40nm的厚度；通过CVD方法在其上形成多晶硅膜；以及利用光刻和蚀刻技术使所得结构经受构图工艺以形成预定形状，由此形成栅电极18、18(图9C)。
(4)为形成用作LDMOS晶体管沟道的N沟道扩散层，在目前的工艺过程中以3.5×1013cm-2的剂量利用栅电极18、18作为掩模注入作为N型杂质的磷离子。
之后，利用LOCOS氧化物膜20c和20d作为掩模，以约1×1013cm-2的剂量向用于形成保护性晶体管的区域中进行利用硼离子的另一注入。
之后，通过使所得结构在约1100℃下经受热扩散工艺约120分钟，在N阱区4中形成N沟道扩散层34，并在要形成保护性二极管的N阱区4的周边形成P型低浓度扩散层24。
根据要形成的LDMOS晶体管的耐受电压和阈值电压，优化所述离子的注入量和热扩散(图9D)。
(5)P型低浓度扩散层24和N型保护环区22与形成包括在外围电路中的CMOS晶体管的源极和漏极时同时形成。这通过利用抗蚀剂层和LOCOS氧化物膜20b和20c作为掩模将作为N型杂质的砷离子注入至高浓度并使所得结构在约950℃下经受热处理来进行。
利用LOCOS氧化物层20b和20c作为掩模，形成N型保护环区22(图9E)。
(6)之后，通过利用抗蚀剂层和LOCOS氧化物膜20a、20b、20c和20d作为掩模将用于产生P型杂质的BF2注入至相对高的浓度并使所得结构在约900℃下经受热处理，相对于栅电极18以自对准的方式形成N沟道扩散层34中的P源极40，并利用LOCOS氧化物膜20c和20d作为掩模形成P型低浓度扩散层24中的P型高浓度扩散层26(图8)。
上述热处理可以与BPSG膜的回流工艺结合进行，所述回流工艺在形成层间绝缘体之后进行。
为完成器件的制造，之后进行常规的CMOS工艺步骤(未示出)，比如形成BPSG膜的层间绝缘体、用于电连接和布线的接触孔以及钝化膜的工艺。
除了P型低浓度扩散层24与晶体管形成区域同时形成之外，根据对于本发明第一实施例的第六修改例的半导体器件(图8)能够提供与第一实施例的器件(图1)类似的优点。此外，通过将P型低浓度扩散层24与P型漏极36同时形成，能够形成层24而不添加另外的工艺步骤。
图10是示出根据对于本发明第一实施例的第七修改例的半导体器件的剖面图。
尽管在图10中仅示出了用于形成P沟道型LDCOS偏移晶体管(offsettransistor)和保护性二极管的区域，但应注意的是，在该装置中还包括其他元器件，包括N沟道型LOCOS偏移晶体管和其他元件。
用相同的数字表示符来示出图10的半导体器件中与之前参照图1A描述的器件的部件类似的部件。
参照图10，在P型半导体衬底(Psub)2上形成N型阱区(NW)4和P型阱区(PW)6。
在N阱区4中，在空间上彼此分开地形成两个P型低浓度扩散层(P-)44、44。
在每个扩散层44中形成P型高浓度扩散层46。P型低浓度扩散层44和P型高浓度扩散层46构成了源极或漏极。
在P型高浓度扩散层46、46之间的P型低浓度扩散层44的表面上形成LOCOS氧化物层20a。
栅电极18与下层的栅极氧化物层16一起，形成在P型低浓度扩散层44和N型阱区4表面上的P型高浓度扩散层46、46之间。
如此形成该栅电极18，使其覆盖在栅极氧化物层16之上并延伸覆盖LOCOS氧化物层20a，20a的一部分。栅电极18的每个侧面设置成在空间上通过LOCOS氧化物层20a的插入部分与P型高浓度扩散层46分开。
包围LOCOS偏移晶体管形成区域，在N阱区4的周边之内并且在空间上与N阱区4的边界分开地以框架的形状形成N型保护环区22。
在N型保护环区22与P漏极46之间的N阱区4的表面上形成另一LOCOS氧化物层20b。
包围N型保护环区22，在N阱区4的周边以框架的形状形成P型低浓度扩散层(Pbody)24，使其与N阱区4和P阱区6两者接触。
此外，在P型低浓度扩散层24中形成框架形状的P型高浓度扩散层(P+)26。
LOCOS氧化物层20c形成在N阱区4和P型低浓度扩散层24表面区域上的N型保护环区22与P型高浓度扩散层26之间。
LOCOS氧化物层20d形成在关于P型高浓度扩散层26与N型保护环区22相对的P阱区6和P型低浓度扩散层24的表面区域上。
包围P沟道LDMOS形成区域，形成保护性二极管，保护性二极管由N型保护环区22、N阱区4、P型低浓度扩散层24和P型高浓度扩散层26形成。
图11A至11E是剖面图，示出了根据对于本发明第一实施例的第七修改例的在制造过程中不同阶段的半导体器件。该制造过程主要涉及与额定在30V的P沟道LOCOS偏移晶体管结合的35V保护性二极管的形成。
尽管除了P沟道LOCOS偏移晶体管之外，在工艺期间也形成了N沟道LOCOS偏移晶体管，但为了清楚起见，在此省略了对于N沟道LOCOS偏移晶体管的描述。
以下参照图10至11E描述制造过程。
(1)在厚度约为25nm的P型半导体衬底2的表面上通过热氧化形成氧化硅膜。
然后通过光刻方法形成第一抗蚀剂膜，以暴露将要形成N阱的区域。利用由此制备的第一抗蚀剂膜作为掩模，在约150keV的加速电压和(5.0～8.0)×1012cm-2的剂量条件下注入作为N型杂质的磷离子。
在去除第一抗蚀剂膜之后，形成第二抗蚀剂膜以遮掩N阱形成区域。利用第二抗蚀剂膜作为掩模，在约30keV的加速电压和约(2.0～5.0)×1013cm-2的剂量条件下注入作为P型杂质的硼离子。
在去除第二抗蚀剂膜之后，所得结构在约1150℃下经受热处理，以形成具有(5.0～10.0)×1015磷离子/cm-3的表面杂质浓度和(6～8)μm深度的N阱区4，以及P阱区6。
根据要形成的LOCOS偏移晶体管的耐受电压，适当地优化N阱区4的表面杂质浓度和扩散深度。此外，根据将被组合加载的外围Nch晶体管的特性，优化作为除N阱区4之外的部分的P阱区6的表面杂质浓度。
在从半导体衬底2的表面去除氧化硅膜之后，通过热氧化形成厚度约为25nm的另一氧化硅膜。
在约30keV的加速电压和(1.0～3.0)×1013cm-2的剂量条件下用硼离子向用于形成LOCOS偏移晶体管的源极和漏极的区域中进行另一离子注入，之后在约1100℃下进行热处理以形成P型低浓度层44、44(图11A)。
(2)通过LP-CVD方法设置氮化硅膜并且利用光刻和蚀刻技术使其经受构图工艺，使得仅留下覆盖有源区的氮化硅膜部分未被去除。
在执行用于防止寄生MOS沟道导电的另一注入之后，在约1000℃下生长相对厚的氧化物膜，使其厚度在600至800nm的范围内，由此形成LOCOS氧化物膜20a、20b、20c和20d。
之后，去除氮化硅膜和下层的氧化硅膜两者(图11B)。
(3)去除用于形成LOCOS氧化物膜的氮化硅膜和下层的氧化硅膜两者，通过热氧化将栅极氧化物层16形成至约80nm的厚度。
之后，利用LOCOS氧化物膜20c和20d作为掩模，以约1×1013cm-2的剂量向用于形成保护性晶体管的区域中进行利用硼离子的另一注入。
之后，通过使所得结构在约1100℃下经受热扩散工艺，在N阱区4中形成N沟道扩散层34，并在要形成保护性二极管的N阱区4的周边形成P型低浓度扩散层24(图11C)。
通过CVD方法形成用于形成栅电极的多晶硅膜，并利用光刻和蚀刻技术使所得结构经受构图工艺以形成预定形状，由此形成栅电极18、18(图11D)。
通过利用抗蚀剂层和LOCOS氧化物膜20b和20c作为掩模将作为N型杂质的砷离子注入至高浓度并在约950℃下进行热处理，来形成N型保护环区22(图11E)。
(6)通过利用抗蚀剂层和LOCOS氧化物膜20a、20b、20c和20d作为掩模将用于产生P型杂质的BF2注入至相对高的浓度并在约900℃下进行热处理，在P型低浓度扩散层44中形成P型高浓度扩散层46，并利用LOCOS氧化物膜20c和20d作为掩模，在P型低浓度扩散层24中形成P型高浓度扩散层26(图10)。
上述热处理可以与BPSG膜的回流工艺结合进行，所述回流工艺在形成层间绝缘体之后进行。
为完成器件的制造，之后进行常规的CMOS工艺步骤(未示出)，比如形成BPSG膜的层间绝缘体、用于电连接和布线的接触孔以及钝化膜的工艺。
除了P型低浓度扩散层24与晶体管形成区域同时形成之外，根据对于本发明第一实施例的第七修改例的半导体器件(图10)能够提供与第一实施例的器件(图1A)类似的优点。
尽管在以上实施例和修改例中已经示出了比如N沟道型LDMOS晶体管(1A)、P沟道型LDMOS晶体管(图8)和P沟道型LOCOS偏移晶体管(图10)的晶体管，但本发明并非受限于这些晶体管。
例如，可以可选地利用数种类似的晶体管，比如图12A所示的具有掩蔽LDD(轻掺杂漏极)结构的晶体管，图12B的一侧LOCOS偏移型，或者图12C的一侧遮掩LDD结构。
可选择地，可以在单一的半导体衬底上组合加载多个晶体管，每个晶体管具有不同的类型或结构。
此外，保护环区的结构可以可选地由双扩散层形成，所述双扩散层利用厚氧化物层作为掩模以自对准的方式设置并包括具有比第一导电类型的阱区更高的第二导电类型杂质浓度的低浓度扩散层以及具有比所述低浓度扩散层更高的第二导电类型杂质浓度的高浓度扩散层。
图13是示出根据对于本发明第一实施例的第八修改例的半导体器件的剖面图。
尽管在图13中仅示出了用于形成N沟道型LDMOS晶体管和保护性二极管的区域，但应注意的是，在该装置中还包括其他元器件，包括CMOS晶体管和其他元件。
用相同的数字表示符来示出图13的半导体器件中与之前参照图1A描述的器件的部件类似的部件，并在此处省略对其的详细描述。
除了保护环区由N型保护环区22和形成为包裹N型保护环区22的N型低浓度扩散层(Nbody)48构成之外，根据对于第一实施例的第八修改例的半导体器件具有与图1A的第一实施例类似的构造。
相对于LOCOS氧化物层20b和20c以自对准的方式形成该N型低浓度扩散层48。
所述N型低浓度扩散层48具有比N阱区4高且比N型保护环区22低的N型杂质浓度。
图14是示出根据对于本发明第一实施例的第九修改例的半导体器件的剖面图。
尽管在图14中仅示出了用于形成P沟道型LDMOS晶体管和保护性二极管的区域，但应注意的是，在该装置中还包括其他元器件，包括CMOS晶体管和其他元件。
用相同的数字表示符来示出图14的半导体器件中与之前参照图1A和8描述的器件的部件类似的部件，并在此处省略对其的详细描述。
除了保护环区由N型保护环区22和形成为包裹N型保护环区22的N型低浓度扩散层(Nbody)48构成之外，根据第九修改例的半导体器件具有与上述图8的第六实施例类似的构造。
与N型沟道扩散层34同时，相对于LOCOS氧化物层20b和20c以自对准的方式形成该N型低浓度扩散层48。
所述N型低浓度扩散层48具有比N阱区4高且比N型保护环区22低的N型杂质浓度。
此外，通过与N型沟道扩散层34同时形成N型低浓度扩散层48，可以形成N型低浓度扩散层48而不添加另外的工艺步骤。
顺便提及，补充说明的是，N型低浓度扩散层48并非总是与N型沟道扩散层34一起形成。
在分别示于图13和14中的第八和第九修改例中，通过改变包括P型低浓度扩散层24和P型高浓度扩散层26的衬底拾取区与包括N型保护环区22和N型低浓度扩散层48的保护环区之间的距离，能够适当地调整保护性晶体管的阈值电压的值。
此外，由于N型保护环区22、N型低浓度扩散层48、P型低浓度扩散层24和P型高浓度扩散层26均利用LOCOS氧化物层20c作为掩模来形成，所以P型低浓度扩散层24或P型高浓度扩散层26与N型保护环区22或N型低浓度扩散层48之间的距离如预定的那样形成，而不受到掩模定位所导致的位置偏差的较大影响，由此能够形成具有稳定或可再现的耐受电压值的保护性二极管。
无需补充说明的是，由N型保护环区22和形成为包裹N型保护环区22的N型低浓度扩散层48所构成的保护环区的上述结构，也可适用于参照图4A至8、10、12A、12B和12C所说明的半导体器件。
如上所述，根据第一实施例及其修改例的半导体器件中的每一个均设置有由双扩散层形成的衬底拾取区，所述双扩散层包括P型低浓度扩散层24和P型高浓度扩散层26。然而，所述器件结构并非受限于所述双层结构，衬底拾取区也可以由单一扩散层形成。
图15A和15B示出了根据本发明第二实施例的半导体器件，其中图15A是剖面图而图15B是半导体器件的顶视图。
尽管在图15A和15B中仅示出了用于形成N沟道型LDMOS晶体管和保护性二极管的区域，但应注意的是，在该装置中也可以包括其他元器件，包括CMOS晶体管和其他元件。
用相同的数字表示符来示出图15A和15B的半导体器件中与之前参照图1A描述的器件的部件类似的部件，并在此处省略对其的详细描述。
参照图15A和15B，在P型半导体衬底(Psub)2上形成N型阱区(NW)4和P型阱区(PW)6。
在N阱区4中，P型沟道扩散层(Pbody)8和N型漏极(N+)10形成为在空间上彼此分开。
此外，在P沟道扩散层8中，形成N型源极(N+)12和P型沟道扩散拾取区(P+)14。
栅电极18与下层的栅极氧化物层16一起形成在半导体衬底2上N源极12与N漏极10之间。
如此形成该栅电极18，使其覆盖在栅极氧化物层16之上并延伸覆盖LOCOS氧化物层20a的一部分。
包围LDMOS晶体管形成区域，在N阱区4的周边与N阱区4和P阱区6均接触地形成N型低浓度扩散层(Nbody)48。
N型低浓度扩散层48具有比N阱区4更高的N型杂质浓度。
此外，在N型低浓度扩散层48中形成框架形状的N型保护环区(高浓度扩散层N+)22。
N型低浓度扩散层48和N型保护环区22构成了第二实施例的半导体器件中的保护环区。
在N型保护环区22与N阱区4表面上的N型漏极10之间，形成LOCOS氧化物层20b。
利用LOCOS氧化物层20b和20c作为掩模，形成N型低浓度扩散层48和N型保护环区22。
包围N型低浓度扩散层48的区域，在N阱区4的周边之外并且在空间上与N阱区4分开地以框架的形状形成构成衬底拾取区的P型高浓度扩散层(P+)26。
P型高浓度扩散层26具有比P阱区6更高的P型杂质浓度。
LOCOS氧化物层20c形成在N型低浓度扩散层48和P阱区6表面上的N型保护环区22与P型高浓度扩散层26之间，并且LOCOS氧化物层20d形成在P阱区6的表面上。
利用LOCOS氧化物层20c和20d作为掩模，形成P型高浓度扩散层26。
包围P沟道LDMOS形成区域，形成保护性二极管，保护性二极管由N型保护环区22、N型低浓度扩散层48、P阱区6和P型高浓度扩散层26形成。
除了在用于形成N阱区4的区域中进行变化并补充用于形成N型低浓度扩散层48的步骤之外，根据本发明第二实施例的半导体器件通过与之前参照图2A至2E描述的工艺步骤类似的工艺步骤形成。
在本实施例的半导体器件中，N阱区4与P阱区6之间的结位于N型低浓度扩散层48(保护环区)之下。
结果，能够减小由掩模定位所致的位置偏差引起的保护性二极管的阈值电压的分散，并且通过改变包括N型保护环区22的保护环区与由P型高浓度扩散层26构成的衬底拾取区之间的距离，能够适当地调整阈值电压的值。
此外，由于N型保护环区22、N型低浓度扩散层48和P型高浓度扩散层26均利用LOCOS氧化物层20c(其尺寸为“A”)作为掩模来形成，所以P型高浓度扩散层26与N型保护环区22或N型低浓度扩散层48之间的距离如预定的那样形成，而不受到掩模定位所导致的位置偏差的较大影响，由此能够形成具有稳定的或可再现的耐受电压的保护性二极管。
图16是示出根据对于本发明第二实施例的第一修改例的半导体器件的剖面图。
尽管在图16中仅示出了用于形成P沟道型LDMOS晶体管和保护性二极管的区域，但应注意的是，在该装置中还包括其他元器件，包括CMOS晶体管和其他元件。
用相同的数字表示符来示出图16的半导体器件中与之前参照图1A、15A和15B描述的器件的部件类似的部件。
参照图16，在P型半导体衬底(Psub)2上形成N型阱区(NW)4和P型阱区(PW)6。
在N阱区4中，N型沟道扩散层(Nbody)34和P型低浓度漏极(P-)36形成为彼此相邻。
在P型低浓度漏极(P-)36中形成P型漏极(P+)38。
此外，在N型沟道扩散层34中，形成P型源极(P+)40和N型沟道扩散拾取区(N+)42。
栅电极18与下层的栅极氧化物层16一起形成在半导体衬底2上P源极40与P漏极38之间。如此形成该栅电极18，使其延伸覆盖LOCOS氧化物层20a的一部分。
包围LDMOS晶体管形成区域，在N阱区4的周边与N阱区4和P阱区6均接触地形成N型低浓度扩散层(Nbody)48。
此外，在N型低浓度扩散层48中形成框架形状的N型保护环区(N+)22。N型低浓度扩散层48与N型沟道扩散层34同时形成。
在N型保护环区22与N阱区4表面上的N型漏极10之间，形成LOCOS氧化物层20b。
包围N型低浓度扩散层48的区域，在N阱区4的周边之外并且在空间上与N阱区4分开地以框架的形状形成构成衬底拾取区的P型高浓度扩散层(P+)26。
LOCOS氧化物层20c形成在N型低浓度扩散层48和P阱区6表面上的N型保护环区22与P型高浓度扩散层26之间，并且LOCOS氧化物层20d形成在P阱区6的表面上。
包围P沟道LDMOS形成区域，保护性二极管形成，保护性二极管由N型保护环区22、N型低浓度扩散层48、P阱区6和P型高浓度扩散层26形成。
除了在用于形成N阱区4的区域中进行变化并且N型低浓度扩散层48与N型沟道扩散层34同时形成之外，根据对于本发明第二实施例的第一修改例的半导体器件通过与之前参照图9A至9E描述的工艺步骤类似的工艺步骤形成。
根据对于第二实施例的第一修改例(图16)的半导体器件能够提供与第二实施例的器件类似的优点(图15A和15B)。
此外，由于N型低浓度扩散层48与N型沟道扩散层34同时形成，所以可以不增加工艺步骤的数目而形成N型低浓度扩散层48。
顺便提及，补充说明的是，N型低浓度扩散层48并非总是与N型沟道扩散层34一起形成。
此外，保护环区的结构可以可选地由双扩散层形成，所述双扩散层利用厚氧化物层作为掩模以自对准的方式设置并包括具有比第一导电类型的阱区更高的第二导电类型杂质浓度的低浓度扩散层以及具有比所述低浓度扩散层更高的第二导电类型杂质浓度的高浓度扩散层。
图17是示出根据对于本发明第二实施例的第二修改例的半导体器件的剖面图。
尽管在图17中仅示出了用于形成N沟道型LDMOS晶体管和保护性二极管的区域，但应注意的是，在该装置中还包括其他元器件，包括CMOS晶体管和其他元件。
用相同的数字表示符来示出图17的半导体器件中与之前参照图1A、15A和15B描述的器件的部件类似的部件，并在此省略对其的详细说明。
除了衬底拾取区由包括P型高浓度扩散层26和形成为包裹P型高浓度扩散层26的P型低浓度扩散层(Pbody)24的双扩散层形成之外，根据对于本发明第二实施例的第二修改例的半导体器件具有与上述图15A和15B的第二实施例类似的结构。
该P型低浓度扩散层24相对于LOCOS氧化物层20c和20d以自对准的方式形成。
P型低浓度扩散层24具有比P阱区6高且比P型高浓度扩散层26低的P型杂质浓度。
此外，通过使P型低浓度扩散层24与P沟道扩散层8同时形成，能够形成P型低浓度扩散层24而不添加另外的工艺步骤。
顺便提及，补充说明的是，P型低浓度扩散层24并非总是与P沟道扩散层8同时形成。
图18是示出根据对于本发明第二实施例的第二修改例的半导体器件的剖面图。
尽管在图18中仅示出了用于形成P沟道型LDMOS晶体管和保护性二极管的区域，但应注意的是，在该装置中还包括其他元器件，包括CMOS晶体管和其他元件。
用相同的数字表示符来示出图18的半导体器件中与之前参照图1A、8和16描述的器件的部件类似的部件，并在此省略对其的详细说明。
除了衬底拾取区由包括P型高浓度扩散层26和形成为包裹P型高浓度扩散层26的P型低浓度扩散层(Pbody)24的双扩散层形成之外，根据对于本发明第二实施例的第二修改例的半导体器件具有与上述对于第二实施例的第一修改例(图16)类似的结构。
该P型低浓度扩散层24相对于LOCOS氧化物层20c和20d以自对准的方式形成。
P型低浓度扩散层24具有比P阱区6高且比P型高浓度扩散层26低的P型杂质浓度。
在分别示于图17和18中的对于第二实施例的第二和第三修改例中，通过改变包括P型低浓度扩散层24和P型高浓度扩散层26的衬底拾取区与由N型保护环区22和N型低浓度扩散层48构成的保护环区之间的距离，能够适当地调整保护性晶体管的阈值电压的值。
此外，由于N型保护环区22、N型低浓度扩散层48、P型低浓度扩散层24和P型高浓度扩散层26均利用LOCOS氧化物层20c作为掩模来形成，所以P型低浓度扩散层24或P型高浓度扩散层26与N型保护环区22或N型低浓度扩散层48之间的距离如预定的那样形成，而不受到掩模定位所导致的位置偏差的影响，由此能够形成具有稳定的或可再现的耐受电压值的保护性二极管。
无需补充说明的是，由N型保护环区22和形成为包裹N型保护环区22的N型低浓度扩散层所构成的保护环区的上述结构也适用于参照图4A至8、10、12A、12B和12C所说明的半导体器件。
如上所述，根据第二实施例及其修改例的半导体器件均设置有由双扩散层形成的衬底拾取区，所述双扩散层包括P型低浓度扩散层24和P型高浓度扩散层26。然而，所述器件结构不限于双层结构，衬底拾取区也可以由单一扩散层形成。
而且，在分别示于图15A至18中的第二实施例以及对于第二实施例的第一至第三修改例中，由于保护性二极管形成在LDMOS晶体管形成区域的整个外围，所以为了形成所述保护性二极管，不需要另外还需具有相对大的面积的特定区域。
与以上提到的结构相反，保护性二极管可以不必形成在LDMOS晶体管形成区域的整个外围，而是可以可选地如以下那样形成。
例如，对于第一实施例的第一修改例，保护性二极管可以这样形成，使得作为衬底拾取区的组成层的P型低浓度扩散层24和P型高浓度扩散层26的部分对应于四边形N阱区4的四条边或两条对边设置，如之前在图4A或4B中分别示出的那样。
此外，可以可选地形成保护性二极管，使得P型低浓度扩散层24和P型高浓度扩散层26的一个部分对应于N阱区4的一条边设置。
因此，用于在半导体器件中设置保护性二极管的位置可以任意选择，例如，在LDMOS晶体管形成区域的部分外围。
此外，在图15A和15B以及图17所示的第二实施例以及对于第二实施例的第二修改例中，N型漏极10形成在上述结构中并在空间上与N型保护环区22分开。
可选择地，如图5A和5B中所示，可以形成保护性二极管使得N型漏极10和N型保护环区22彼此连接。
如上所述，通过利用连接的N型漏极和N型保护环区形成LDMOS晶体管，由LDMOS晶体管和保护性晶体管所占据的面积减小，而这又减小了半导体器件的芯片面积及其制造成本。
此外，在分别示于图15A至18中的第二实施例以及对于第二实施例的第一至第三修改例中，尽管在以上实施例和修改例中已经说明了比如LDMOS晶体管的晶体管，但本发明并非意于受限于所述晶体管。
例如，可以可选地利用数种晶体管，比如除了之前示于图10和12A至12C中的LDMOS晶体管以外的晶体管。
此外，取代上述结构中的LOCOS氧化物膜20a、20b、20c和20d，可以可选地设置厚氧化物膜，每个所述厚氧化物膜都呈梯形形状并且未嵌入到半导体衬底2中，如图7所示。
此外，根据第二实施例及其修改例的半导体器件均设置有由双扩散层形成的保护环区，所述双扩散层包括N型低浓度扩散层48和N型保护环区。然而，所述器件结构不限于双层结构，保护环区也可以由单一扩散层形成。
图19是示出应用了恒定电压产生电路的半导体装置的概略性电路图，所述恒定电压产生电路引入了本发明的晶体管和二极管。
参照图19，恒定电压产生电路55用于从DC电源51向负载53提供稳定的功率。
恒定电压产生电路55包括连接到DC电源51的输入端子(Vbat，源端子)57，参考电压产生器(Vref)59，运算放大器61，用作输出驱动器的P沟道MOS晶体管63，包括电阻器R1和R2的分压器以及输出端子(Vout)65。
保护性二极管64连接到P沟道MOS晶体管63。之前描述的根据实施例及其修改例的本发明的晶体管和保护性二极管均分别适用于P沟道MOS晶体管63和保护性二极管64。
运算放大器61被引入到恒定电压产生电路55中使得其输出端子连接到PMOS 63的栅极；以来自参考电压产生器59的参考电压Vref输入非反相端子(+)；并且以由电阻器R1和R2所分配的输出电压(Vout)输入反相端子(-)。
恒定电压产生电路55能够控制由电阻器R1和R2所分配的电压，使其等于参考电压Vref。
因此，本发明的晶体管和保护性二极管适用于恒定电压产生电路，该电路能够以改善的精度提供功率输出。
从包括所公开的实例的以上说明中显而易见的是，本发明的半导体器件能够提供优于现有器件的以下的数个优点。
关于根据第一实施例的半导体器件：
(1)形成半导体器件使其包括：半导体衬底；形成在半导体衬底中的阱区；形成在所述阱区中的晶体管；形成在所述阱区周边之内的所述半导体衬底的表面上并且在空间上与所述阱区的边界分开的保护环区，所述保护环区具有比所述阱区更高的杂质浓度；形成在与所述阱区和所述半导体衬底接触的所述阱区的周边的衬底拾取区，所述衬底拾取区具有比所述半导体衬底更高的杂质浓度；形成在所述保护环区与所述衬底拾取区之间的所述半导体衬底的表面上的厚氧化物膜；以及，包括所述阱区、所述保护环区和所述衬底拾取区的保护性二极管。因此，所述衬底拾取区与半导体衬底之间的结位于所述衬底拾取区之下；能够减小由掩模定位所致的阱区的位置变化引起的保护性二极管的阈值电压的分散；并且，通过改变保护环区与衬底拾取区之间的距离，能够适当地调整阈值电压的值，并能够提供具有稳定的耐受电压的保护性二极管。
(2)所述衬底拾取区由第一双扩散层形成，该第一双扩散层包括低浓度扩散层和高浓度扩散层，所述低浓度扩散层利用厚氧化物膜作为掩模以自对准方式形成，所述高浓度扩散层具有比所述低浓度扩散层更高的另一杂质浓度；并且，通过利用厚氧化物层作为掩模以自对准的方式形成保护环区、低浓度扩散层和高浓度扩散层，能够减小由掩模定位所致的阱区的位置变化引起的保护性二极管的阈值电压的分散。结果，能够防止抽取电荷期间的结击穿，并且能够减小保护性二极管的阈值电压的分散。
(3)所述低浓度扩散层与沟道区同时形成在拾取区中。结果，能够形成LDMOS晶体管的衬底拾取区中的低浓度扩散层而不增加工艺步骤的数目或制造成本。
(4)漏极接触扩散层形成在阱区中与所述保护环区邻接。结果，能够减小由LDMOS晶体管和保护性晶体管所占据的面积，而这又能够减小半导体器件的芯片面积。
关于根据第二实施例的半导体器件：
(1)形成半导体器件使其包括：半导体衬底；形成在半导体衬底中的阱区；形成在所述阱区中的晶体管；形成在与所述阱区和所述半导体衬底接触的所述阱区的周边的保护环区，所述保护环区具有比所述阱区更高的杂质浓度；形成在所述阱区周边之外的半导体衬底上并在空间上与所述阱区分开的衬底拾取区，所述衬底拾取区具有比所述半导体衬底更高的杂质浓度；形成在所述半导体衬底的表面上所述保护环区与所述衬底拾取区之间的厚氧化物膜；以及，由所述阱区、所述保护环区和所述衬底拾取区形成的保护性二极管。因此，所述保护环区与半导体衬底之间的结位于所述衬底拾取区之下；能够减小由掩模定位所致的阱区的位置变化引起的保护性二极管阈值电压的分散；并且，通过改变保护环区与衬底拾取区之间的距离，能够适当地调整阈值电压的值，并能够提供具有稳定的耐受电压的保护性二极管。
(2)形成具有第一双扩散层的保护环区，该第一双扩散层包括低浓度扩散层和高浓度扩散层，所述低浓度扩散层利用厚氧化物膜作为掩模以自对准方式形成，所述高浓度扩散层具有比所述低浓度扩散层更高的另一杂质浓度；并且，通过利用厚氧化物层作为掩模以自对准的方式形成衬底拾取区、低浓度扩散层和高浓度扩散层，能够减小由掩模定位所致的阱区的位置变化引起的保护性二极管阈值电压的分散。结果，能够防止抽取电荷期间的结击穿。
(3)所述低浓度扩散层与沟道区同时形成在保护环区中。结果，能够形成LDMOS晶体管的保护环区中的低浓度扩散层而不增加工艺步骤的数目或制造成本。
关于根据第一和第二实施例的半导体器件：
(1)所述保护性二极管形成为具有高于标称额定电压的额定电压以及低于所述晶体管击穿电压的击穿电压。结果，所述保护性二极管能够有效地保护LDMOS晶体管、保护性晶体管和连接到其上的元器件免受ESD和噪声的破坏。
(2)所述保护环区和所述衬底拾取区形成为在空间上彼此分开。结果，能够通过改变保护环区与衬底拾取区之间的距离，适当地调整阈值电压的值，并能够提供具有稳定的耐受电压的保护性二极管。
(3)所述晶体管设置有与在前形成的厚氧化物膜同时形成的另一厚氧化物膜，从而形成栅电极使其延伸覆盖在前的厚氧化物膜的至少一部分。结果，能够增大晶体管的漏极耐受电压。
(4)利用具有极佳尺寸控制性的LOCOS膜来形成所述厚氧化物层。结果，能够减小由掩模定位所致的阱区的位置变化引起的保护性二极管阈值电压的分散。
(5)可在半导体衬底的整个表面上方形成厚氧化物膜，使其不嵌入到半导体衬底中，并具有近似梯形形状的截面。结果，与LOCOS氧化物膜的情况相比，能够减小晶体管的导通电阻。
(6)所述半导体器件的阱区电连接到用于向外围电路提供源电压的装置。结果，由于本发明保护性二极管的上述稳定的能力，能够保护连接到其上的LDMOS晶体管和元器件免受ESD和噪声的影响。
正如相关领域的技术人员可理解的那样，可以利用根据本说明书中的教导所编程的常规通用微处理器，来实现本说明书中所描述的半导体器件的制造。同时对于相关领域的技术人员显而易见的是，基于本公开的教导，熟练的程序员能够容易地完成适当的软件编码。
本说明书因而还包括了可寄于存储介质的基于计算机的产品，并包括能够用于对微处理器进行编程使其执行根据本公开的工艺的指令。该存储介质可以包括但不限于任何类型的碟片，包括软盘、光盘、CD-ROM、磁光盘、ROM、RAM、EPROM、EEPROM、闪速存储器、磁卡或光卡，或者适于存储电子指令的任何类型的介质。
尽管已经结合包括特定材料、部件和器件结构的优选实施例描述了本发明，但很显然，对于本领域技术人员而言，多种替换和变化是显而易见的。因此，此处描述的本发明的优选实施例是说明性的，而非限制性的。在不偏离由权利要求限定的本发明的主旨和范围的前提下，可以进行各种修改。
本申请要求于2005年3月31日在日本专利局提交的日本专利申请No.2005-102773的优先权，其全部内容在此引入作为参考。

Claims (29)

1.一种半导体器件，包括：
第一导电类型的半导体衬底；
形成在所述半导体衬底中的与所述第一导电类型相反的第二导电类型的阱区；
形成在所述阱区中的晶体管；
形成在所述阱区周边之内的所述半导体衬底的表面上并且在空间上与所述阱区的边界分开的所述第二导电类型的保护环区，所述保护环区具有比所述阱区更高的杂质浓度；
形成在与所述阱区和所述半导体衬底接触的所述阱区的周边的所述第一导电类型的衬底拾取区，所述衬底拾取区具有比所述半导体衬底更高的杂质浓度；
形成在所述保护环区与所述衬底拾取区之间的所述半导体衬底的表面上的厚氧化物膜；以及
由所述阱区、所述保护环区和所述衬底拾取区形成的保护性二极管。
2.根据权利要求1所述的半导体器件，其中所述衬底拾取区由第一双扩散层形成，所述第一双扩散层包括：
所述第一导电类型的低浓度扩散层，所述低浓度扩散层利用所述厚氧化物膜作为掩模以自对准的方式形成且具有比所述半导体衬底更高的杂质浓度，以及
所述第一导电类型的高浓度扩散层，所述高浓度扩散层具有比所述低浓度扩散层更高的另一杂质浓度。
3.根据权利要求2所述的半导体器件，其中所述晶体管是LDMOS晶体管，所述LDMOS晶体管包括：
所述第一导电类型的沟道扩散层，所述沟道扩散层形成在所述阱区中，所述阱区用作漏极；以及
所述第二导电类型的源极，所述源极形成在所述沟道扩散层中，直接在栅电极下方的所述半导体衬底表面上的所述沟道扩散层的一部分用作沟道区，
其中所述沟道区与所述低浓度扩散层同时形成。
4.根据权利要求3所述的半导体器件，其中所述晶体管为LDMOS晶体管，所述LDMOS晶体管包括：
所述第一导电类型的沟道扩散层，所述沟道扩散层形成在所述阱区中，所述阱区用作漏极；以及
所述第二导电类型的源极，所述源极形成在所述沟道扩散层中，直接在栅电极下方的所述半导体衬底表面上的所述沟道扩散层的一部分用作沟道区，
其中所述LDMOS晶体管还包括所述第二导电类型的漏极接触扩散层，其形成在所述阱区中，所述漏极接触扩散层与所述保护环区邻接地形成。
5.根据权利要求4所述的半导体器件，其中所述保护环区由第二双扩散层形成，所述第二双扩散层利用所述厚氧化物膜作为掩模以自对准方式形成，所述第二双扩散层包括：
所述第二导电类型的低浓度扩散层，所述低浓度扩散层具有比所述阱区更高的杂质浓度，以及
所述第二导电类型的高浓度扩散层，所述高浓度扩散层具有比所述低浓度扩散层更高的另一杂质浓度。
6.根据权利要求5所述的半导体器件，其中所述保护性二极管形成为具有高于标称额定电压的额定电压以及低于所述晶体管击穿电压的击穿电压。
7.根据权利要求6所述的半导体器件，其中所述保护环区和所述衬底拾取区形成为在空间上彼此分开。
8.根据权利要求7所述的半导体器件，其中所述晶体管设置有与所述厚氧化物膜同时形成的另一厚氧化物膜，使得栅电极形成为延伸覆盖所述另一厚氧化物膜的至少一部分。
9.根据权利要求8所述的半导体器件，其中所述另一厚氧化物膜是LOCOS氧化物膜。
10.根据权利要求8所述的半导体器件，其中所述另一厚氧化物膜形成为不嵌入到所述半导体衬底中，并在从厚度方向观看时具有近似梯形形状的截面。
11.根据权利要求8所述的半导体器件，其中所述阱区电连接到装置的源端子，所述装置用于向外围电路提供源电压。
12.根据权利要求1所述的半导体器件，其中所述保护性二极管形成为具有高于标称额定电压的额定电压以及低于所述晶体管击穿电压的击穿电压。
13.根据权利要求1所述的半导体器件，其中所述保护环区和所述衬底拾取区形成为在空间上彼此分开。
14.根据权利要求1所述的半导体器件，其中所述晶体管设置有与所述厚氧化物膜同时形成的另一厚氧化物膜，使得栅电极形成为延伸覆盖所述另一厚氧化物膜的至少一部分。
15.根据权利要求1所述的半导体器件，其中所述阱区电连接到装置的源端子，所述装置用于向外围电路提供源电压。
16.一种半导体器件，包括：
第一导电类型的半导体衬底；
形成在所述半导体衬底中的与所述第一导电类型相反的第二导电类型的阱区；
形成在所述阱区中的晶体管；
形成在与所述阱区和所述半导体衬底接触的所述阱区的周边的所述第二导电类型的保护环区，所述保护环区具有比所述阱区更高的杂质浓度；
形成在所述阱区周边之外的所述半导体衬底的表面上并且在空间上与所述阱区分开的所述第一导电类型的衬底拾取区，所述衬底拾取区具有比所述半导体衬底更高的杂质浓度；
形成在所述半导体衬底表面上的所述保护环区与所述衬底拾取区之间的厚氧化物膜；以及
由所述阱区、所述保护环区和所述衬底拾取区形成的保护性二极管。
17.根据权利要求16所述的半导体器件，其中所述保护环区由第一双扩散层形成，所述第一双扩散层利用所述厚氧化物膜作为掩模以自对准的方式形成，所述第一双扩散层包括：
所述第二导电类型的低浓度扩散层，所述低浓度扩散层具有比所述阱区更高的杂质浓度，以及
所述第二导电类型的高浓度扩散层，所述高浓度扩散层具有比所述低浓度扩散层更高的另一杂质浓度。
18.根据权利要求17所述的半导体器件，其中所述晶体管是LDMOS晶体管，所述LDMOS晶体管包括：
所述第二导电类型的沟道扩散层，所述沟道扩散层形成在所述阱区中，在栅电极正下方的所述半导体衬底表面上的所述沟道扩散层的一部分用作沟道区；
所述第一导电类型的低杂质浓度漏极，其形成在与所述沟道扩散层接触的所述半导体衬底表面上的所述阱区中；
所述第一导电类型的源极，所述源极形成在所述沟道扩散层中；以及
所述第一导电类型的漏极接触扩散层，其形成在所述低杂质浓度漏极中，
其中所述沟道区与所述保护环区同时形成。
19.根据权利要求18所述的半导体器件，其中所述衬底拾取区由第二双扩散层形成，所述第二双扩散层利用所述厚氧化物膜作为掩模以自对准方式形成，所述第二双扩散层包括：
所述第一导电类型的低浓度扩散层，所述低浓度扩散层具有比所述半导体衬底更高的杂质浓度，以及
所述第一导电类型的高浓度扩散层，所述高浓度扩散层具有比所述低浓度扩散层更高的另一杂质浓度。
20.根据权利要求19所述的半导体器件，其中所述保护性二极管形成为具有高于标称额定电压的额定电压以及低于所述晶体管击穿电压的击穿电压。
21.根据权利要求20所述的半导体器件，其中所述保护环区和所述衬底拾取区形成为在空间上彼此分开。
22.根据权利要求21所述的半导体器件，其中所述晶体管设置有与所述厚氧化物膜同时形成的另一厚氧化物膜，使得栅电极形成为延伸覆盖所述另一厚氧化物膜的至少一部分。
23.根据权利要求22所述的半导体器件，其中所述另一厚氧化物膜是LOCOS氧化物膜。
24.根据权利要求22所述的半导体器件，其中所述另一厚氧化物膜形成为不嵌入到所述半导体衬底中，并在从厚度方向观看时具有近似梯形形状的截面。
25.根据权利要求22所述的半导体器件，其中所述阱区电连接到装置的源端子，所述装置用于向外围电路提供源电压。
26.根据权利要求16所述的半导体器件，其中所述保护性二极管形成为具有高于标称额定电压的额定电压以及低于所述晶体管击穿电压的击穿电压。
27.根据权利要求16所述的半导体器件，其中所述保护环区和所述衬底拾取区形成为在空间上彼此分开。
28.根据权利要求16所述的半导体器件，其中所述晶体管设置有与所述厚氧化物膜同时形成的另一厚氧化物膜，使得栅电极形成为延伸覆盖所述另一厚氧化物膜的至少一部分。
29.根据权利要求16所述的半导体器件，其中所述阱区电连接到装置的源端子，所述装置构造成向外围电路提供源电压。
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