JP3016251B2 - 半導体装置 - Google Patents
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- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
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Description
【発明の詳細な説明】 〔概 要〕 MOS構成またはBi−MOS構成の回路の入出力に使用して
静電破壊を防止する半導体装置に関し、 寄生ダイオードの容量を大きくすると共に、占有する
面積を小さくすることを目的とし、 基板上に形成されたソース領域，ゲート領域およびド
レイン領域を備える半導体装置であって、前記ゲート領
域を前記ソース領域を囲むようにして設け、前記ドレイ
ン領域を前記ゲート領域を囲むようにして設け、該ドレ
イン領域と該ドレイン領域周囲の基板コンタクト領域と
が対向する個所を大きくするように構成する。
静電破壊を防止する半導体装置に関し、 寄生ダイオードの容量を大きくすると共に、占有する
面積を小さくすることを目的とし、 基板上に形成されたソース領域，ゲート領域およびド
レイン領域を備える半導体装置であって、前記ゲート領
域を前記ソース領域を囲むようにして設け、前記ドレイ
ン領域を前記ゲート領域を囲むようにして設け、該ドレ
イン領域と該ドレイン領域周囲の基板コンタクト領域と
が対向する個所を大きくするように構成する。
本発明は、半導体装置に関し、取に、MOS（Metal Oxi
de Semiconductor）構成またはBi−MOS（Bipolar−MO
S）構成の回路の入出力に使用して静電破壊を防止する
半導体装置に関する。
de Semiconductor）構成またはBi−MOS（Bipolar−MO
S）構成の回路の入出力に使用して静電破壊を防止する
半導体装置に関する。
MOS構成またはBi−MOS構成の回路は、その入力および
出力に保護回路を設けて静電破壊を防止するようになさ
れている。このような保護回路は、一般に、トランジス
タの寄生ダイオードを利用するようになされている。そ
して、近年の半導体集積回路に対する高集積化および小
型化の要求に伴って、静電破壊を防止する保護回路に使
用するトランジスタも小型化することが要望されてい
る。
出力に保護回路を設けて静電破壊を防止するようになさ
れている。このような保護回路は、一般に、トランジス
タの寄生ダイオードを利用するようになされている。そ
して、近年の半導体集積回路に対する高集積化および小
型化の要求に伴って、静電破壊を防止する保護回路に使
用するトランジスタも小型化することが要望されてい
る。
一般に、MOS構成またはBi−MOS構成の回路において、
静電破壊を防止するために、回路の入出力に保護回路を
設けることが行われている。
静電破壊を防止するために、回路の入出力に保護回路を
設けることが行われている。
第６図は従来の半導体装置の一例を示すパターン平面
図であり、上述した静電破壊を防止するための保護回路
に使用される半導体装置（MOSトランジスタ）の一例を
示すものである。同図に示されるように、従来の保護回
路に使用される半導体装置は、交互に設けられた複数の
ソース領域101とドレイン領域103との間にゲート領域10
2を設けるようにして構成され、それぞれソース領域用
コンタクト101a,ドレイン領域用コンタクト103aおよび
ゲート領域用コンタクト102aにより、電源および信号線
等に接続されるようになされている。
図であり、上述した静電破壊を防止するための保護回路
に使用される半導体装置（MOSトランジスタ）の一例を
示すものである。同図に示されるように、従来の保護回
路に使用される半導体装置は、交互に設けられた複数の
ソース領域101とドレイン領域103との間にゲート領域10
2を設けるようにして構成され、それぞれソース領域用
コンタクト101a,ドレイン領域用コンタクト103aおよび
ゲート領域用コンタクト102aにより、電源および信号線
等に接続されるようになされている。
ところで、静電破壊を防止するためには、ドレイン領
域103と基板コンタクト領域104とが対向する個所（第６
図中、○印を付した個所）103bを大きくしてMOSトラン
ジスタ（半導体装置）に寄生するダイオードの容量を大
きくする必要がある。
域103と基板コンタクト領域104とが対向する個所（第６
図中、○印を付した個所）103bを大きくしてMOSトラン
ジスタ（半導体装置）に寄生するダイオードの容量を大
きくする必要がある。
上述した第６図の従来の半導体装置において、ドレイ
ン領域103と基板コンタクト領域104とが対向する個所10
3bは、同図において両側に位置するドレイン領域103の
側部および中央に位置するドレイン領域103の一部の狭
い範囲に限定されている。すなわち、従来の半導体装置
は、ドレイン領域103と基板コンタクト領域104との対向
個所103bが半導体装置全体の面積に比較して小さく、小
型の半導体装置により信号線拡散領域（ドレイン領域10
3）に寄生するダイオードの容量を大きくすることが困
難となっている。換言すると、ESD（静電破壊）耐量を
確保するためには、半導体装置の占有するレイアウト面
積を大きくしなければならず、近年の小型化および高集
積化の要求に逆行することになる。
ン領域103と基板コンタクト領域104とが対向する個所10
3bは、同図において両側に位置するドレイン領域103の
側部および中央に位置するドレイン領域103の一部の狭
い範囲に限定されている。すなわち、従来の半導体装置
は、ドレイン領域103と基板コンタクト領域104との対向
個所103bが半導体装置全体の面積に比較して小さく、小
型の半導体装置により信号線拡散領域（ドレイン領域10
3）に寄生するダイオードの容量を大きくすることが困
難となっている。換言すると、ESD（静電破壊）耐量を
確保するためには、半導体装置の占有するレイアウト面
積を大きくしなければならず、近年の小型化および高集
積化の要求に逆行することになる。
本発明は、上述した従来の半導体装置が有する課題に
鑑み、寄生ダイオードの容量を大きくすると共に、占有
する面積を小さくすることを目的とする。
鑑み、寄生ダイオードの容量を大きくすると共に、占有
する面積を小さくすることを目的とする。
第１図は本発明に係る半導体装置の原理を示す図であ
る。
る。
本発明によれば、基板上に形成されたソース領域1,ゲ
ート領域２およびドレイン領域３を備え、MOS構成また
はバイポーラMOS構成の回路の入出力に使用される半導
体装置であって、前記ゲート領域２を前記ソース領域１
を囲むようにして設け、前記ドレイン領域３を前記ゲー
ト領域２を囲むようにして設け、該ドレイン領域３と該
ドレイン領域周囲の基板コンタクト領域４とが対向する
個所を大きくし、前記ドレイン領域３と前記基板コンタ
クト領域４との対向個所による寄生ダイオードを利用し
て静電破壊を防止するようにしたことを特徴とする半導
体装置が提供される。
ート領域２およびドレイン領域３を備え、MOS構成また
はバイポーラMOS構成の回路の入出力に使用される半導
体装置であって、前記ゲート領域２を前記ソース領域１
を囲むようにして設け、前記ドレイン領域３を前記ゲー
ト領域２を囲むようにして設け、該ドレイン領域３と該
ドレイン領域周囲の基板コンタクト領域４とが対向する
個所を大きくし、前記ドレイン領域３と前記基板コンタ
クト領域４との対向個所による寄生ダイオードを利用し
て静電破壊を防止するようにしたことを特徴とする半導
体装置が提供される。
上述した構成を有する本発明の半導体装置によれば、
ゲート領域２はソース領域１を囲むようにして設けら
れ、ドレイン領域３はゲート領域２を囲むようにして設
けられる。そして、基板コンタクト領域４は、ドレイン
領域３を囲むことになるので、ドレイン領域３と基板コ
ンタクト領域４とが対向する個所が大きくなる。
ゲート領域２はソース領域１を囲むようにして設けら
れ、ドレイン領域３はゲート領域２を囲むようにして設
けられる。そして、基板コンタクト領域４は、ドレイン
領域３を囲むことになるので、ドレイン領域３と基板コ
ンタクト領域４とが対向する個所が大きくなる。
これにより、ドレイン領域３と基板コンタクト領域４
との対向個所による寄生ダイオードの容量を大きくして
静電破壊の保護を十分に行うことができるようになる。
さらに、所定のESD耐量を有する半導体装置を小さいパ
ターン面積で形成することができる。
との対向個所による寄生ダイオードの容量を大きくして
静電破壊の保護を十分に行うことができるようになる。
さらに、所定のESD耐量を有する半導体装置を小さいパ
ターン面積で形成することができる。
以下、図面を参照して本発明に係る半導体装置の一実
施例を説明する。
施例を説明する。
第２図は本発明の半導体装置の一実施例を示すパター
ン平面図である。本実施例の半導体装置は、MOS構成の
トランジスタであり、MOS構成またはBi−MOS構成の回路
の入出力に使用して静電破壊を防止するのに適したもの
である。
ン平面図である。本実施例の半導体装置は、MOS構成の
トランジスタであり、MOS構成またはBi−MOS構成の回路
の入出力に使用して静電破壊を防止するのに適したもの
である。
第２図に示されるように、本実施例の半導体装置は、
概略すると、基板上に形成されたソース領域1,ゲート領
域２およびドレイン領域３が内側から外側へ広がるよう
に配置され、ドレイン領域３の周囲に基板コンタクト領
域４が配置されるようになされている。すなわち、ゲー
ト領域２はソース領域１を囲むようにして形成され、ド
レイン領域３はゲート領域２を囲むようにして形成さ
れ、そして、基板コンタクト領域４はドレイン領域３を
囲むようにして形成されている。ここで、ソース領域1,
ゲート領域２およびドレイン領域３は、それぞれソース
領域用コンタクト1a,ゲート領域用コンタクト2aおよび
ドレイン領域用コンタクト3aにより、電源および信号線
等に接続されるようになされている。
概略すると、基板上に形成されたソース領域1,ゲート領
域２およびドレイン領域３が内側から外側へ広がるよう
に配置され、ドレイン領域３の周囲に基板コンタクト領
域４が配置されるようになされている。すなわち、ゲー
ト領域２はソース領域１を囲むようにして形成され、ド
レイン領域３はゲート領域２を囲むようにして形成さ
れ、そして、基板コンタクト領域４はドレイン領域３を
囲むようにして形成されている。ここで、ソース領域1,
ゲート領域２およびドレイン領域３は、それぞれソース
領域用コンタクト1a,ゲート領域用コンタクト2aおよび
ドレイン領域用コンタクト3aにより、電源および信号線
等に接続されるようになされている。
ところで、ドレイン領域３は半導体装置を構成してい
る領域の最外側部に位置することになるため、ドレンイ
ン領域３と基板コンタクト領域４とが対向する個所（第
２図中、○印を付した個所）3bは、半導体装置が占有す
るパターン面積に比較して大きなものとなる。すなわ
ち、本実施例装置は、該半導体装置をMOS構成またはBi
−MOS構成回路の静電破壊の防止用に使用する場合、信
号線拡散領域（ドレイン領域３）の対基板コンタクト・
ウォール面積を広くとることができるので、ディスチャ
ージ電流が流れ易くなり、保護回路の前後の回路に高い
静電気ストレスが伝わるのを防ぐことができる。さら
に、ゲート領域２が電源側拡散領域（ソース領域１）を
囲むように形成されるので、従来と同一のゲート幅Ｗを
持たせた場合でも、半導体装置が占有する面積を小さく
することができる。
る領域の最外側部に位置することになるため、ドレンイ
ン領域３と基板コンタクト領域４とが対向する個所（第
２図中、○印を付した個所）3bは、半導体装置が占有す
るパターン面積に比較して大きなものとなる。すなわ
ち、本実施例装置は、該半導体装置をMOS構成またはBi
−MOS構成回路の静電破壊の防止用に使用する場合、信
号線拡散領域（ドレイン領域３）の対基板コンタクト・
ウォール面積を広くとることができるので、ディスチャ
ージ電流が流れ易くなり、保護回路の前後の回路に高い
静電気ストレスが伝わるのを防ぐことができる。さら
に、ゲート領域２が電源側拡散領域（ソース領域１）を
囲むように形成されるので、従来と同一のゲート幅Ｗを
持たせた場合でも、半導体装置が占有する面積を小さく
することができる。
次に、第６図に示す従来の半導体装置と第２図に示す
本実施例の半導体装置とにおける、ドレイン領域と基板
コンタクト領域との対向個所の大きさ（面積）の比較を
行う。これら第２図および第６図の半導体装置におい
て、従来の半導体装置の面積S1は、S1＝13912μm2−152
0μm2＝12392μm2であり、また、本実施例の半導体装置
の面積S2は、S2＝12650μm2−796μm2＝11854μm2であ
り、各半導体装置が占有するパターン面積が略同一とさ
れている。
本実施例の半導体装置とにおける、ドレイン領域と基板
コンタクト領域との対向個所の大きさ（面積）の比較を
行う。これら第２図および第６図の半導体装置におい
て、従来の半導体装置の面積S1は、S1＝13912μm2−152
0μm2＝12392μm2であり、また、本実施例の半導体装置
の面積S2は、S2＝12650μm2−796μm2＝11854μm2であ
り、各半導体装置が占有するパターン面積が略同一とさ
れている。
まず、第６図の従来の半導体装置において、３つに分
割して配置されたドレイン領域103と基板コンタクト領
域104との対向個所103bの面積S1jは、ドレイン領域103
の拡散の深さをXjとすると、 S1j＝（75μｍ×２＋40μｍ）×Xj ＝190×Xj〔μm2〕 となる。
割して配置されたドレイン領域103と基板コンタクト領
域104との対向個所103bの面積S1jは、ドレイン領域103
の拡散の深さをXjとすると、 S1j＝（75μｍ×２＋40μｍ）×Xj ＝190×Xj〔μm2〕 となる。
一方、第２図の本実施例の半導体装置において、ドレ
イン領域３と基板コンタクト領域４との対向個所3bの面
積S2jは、ドレイン領域３の拡散の深さを従来例と同様
にXjとすると、 S2j＝（５＋10＋10＋40＋75＋80＋35＋10＋10 ＋５）μｍ×Xj＝280Xj〔μm2〕 となる。従って、S1j＜S2jとなり、本実施例装置の方が
遥かに大きな対向面積を有していることにより、寄生ダ
イオードの容量を大きくして静電破壊の保護を十分に行
うことが可能となる。
イン領域３と基板コンタクト領域４との対向個所3bの面
積S2jは、ドレイン領域３の拡散の深さを従来例と同様
にXjとすると、 S2j＝（５＋10＋10＋40＋75＋80＋35＋10＋10 ＋５）μｍ×Xj＝280Xj〔μm2〕 となる。従って、S1j＜S2jとなり、本実施例装置の方が
遥かに大きな対向面積を有していることにより、寄生ダ
イオードの容量を大きくして静電破壊の保護を十分に行
うことが可能となる。
第３図および第４図は本発明の半導体装置を使用した
保護回路を示す図である。
保護回路を示す図である。
保護回路は、例えば、入力パッドPADと初段のインバ
ータINVとの間の信号線に対してＰ型MOSトランジスタT
rpおよびＮ型MOSトランジスタTrnを接続することにより
構成される。この保護回路は、MOS構成またはBi−MOS構
成の回路における静電破壊を防止するためのもので、例
えば、静電気等により入力パッドPADに高電圧が印加さ
れた場合に、高電位の電源側VDDおよび低電位の電源側
（接地側）GNDに電荷を瞬時に流して、インバータINV以
降の回路を保護するものである。
ータINVとの間の信号線に対してＰ型MOSトランジスタT
rpおよびＮ型MOSトランジスタTrnを接続することにより
構成される。この保護回路は、MOS構成またはBi−MOS構
成の回路における静電破壊を防止するためのもので、例
えば、静電気等により入力パッドPADに高電圧が印加さ
れた場合に、高電位の電源側VDDおよび低電位の電源側
（接地側）GNDに電荷を瞬時に流して、インバータINV以
降の回路を保護するものである。
本実施例の半導体装置（保護回路用MOSトランジス
タ）は、ドレイン領域３と基板コンタクト領域４とが対
向する個所が大きく、寄生ダイオードの容量が大きい、
すなわち、トランジスタTrpおよびTrnのドレイン領域３
と基板コンタクト領域４との間の寄生ダイオードDp,Dn
の容量がトランジスタの占有面積に比して大きなものと
なる。すなわち、第３図および第４図の保護回路におけ
るトランジスタTrpおよびTrnの寄生ダイオードDp,Dnに
より、高電圧の静電気等が入力パッドPADに加された場
合でも、トランジスタTrpの寄生ダイオードDpおよびト
ランジスタTrnの寄生ダイオードDnの順方向動作によ
り、入力パッド（信号線）に与えられた電荷を瞬時に電
源側VDD,GNDに抜くことができる。ここで、トランジス
タTrpおよびTrNのβ、すなわち、MOSトランジスタのゲ
ート幅Ｗの長さは、長い方が静電保護効果が大きくなる
のはいうまでもない。
タ）は、ドレイン領域３と基板コンタクト領域４とが対
向する個所が大きく、寄生ダイオードの容量が大きい、
すなわち、トランジスタTrpおよびTrnのドレイン領域３
と基板コンタクト領域４との間の寄生ダイオードDp,Dn
の容量がトランジスタの占有面積に比して大きなものと
なる。すなわち、第３図および第４図の保護回路におけ
るトランジスタTrpおよびTrnの寄生ダイオードDp,Dnに
より、高電圧の静電気等が入力パッドPADに加された場
合でも、トランジスタTrpの寄生ダイオードDpおよびト
ランジスタTrnの寄生ダイオードDnの順方向動作によ
り、入力パッド（信号線）に与えられた電荷を瞬時に電
源側VDD,GNDに抜くことができる。ここで、トランジス
タTrpおよびTrNのβ、すなわち、MOSトランジスタのゲ
ート幅Ｗの長さは、長い方が静電保護効果が大きくなる
のはいうまでもない。
さらに、高電位の電源側VDDに正側（＋）、低電位の
電源側（接地側）GNDに負側（−）の静電ストレスが印
加された場合にも、それぞれトランジスタTrN,Trpのト
リオード動作（トランジスタの一般的動作）によるディ
スチャージと合わせて、寄生ダイオードDn,Dpの逆方向
動作によるリーク電流によって、入力パッド（信号線）
に与えられた電荷を瞬時に電源側VDDおよびGNDに抜くこ
とができる。
電源側（接地側）GNDに負側（−）の静電ストレスが印
加された場合にも、それぞれトランジスタTrN,Trpのト
リオード動作（トランジスタの一般的動作）によるディ
スチャージと合わせて、寄生ダイオードDn,Dpの逆方向
動作によるリーク電流によって、入力パッド（信号線）
に与えられた電荷を瞬時に電源側VDDおよびGNDに抜くこ
とができる。
ここで、具体的に、トランジスタTrNおよびTrpに寄生
するダイオードの順方向電流容量Imaxは、Imax＝SJmax
であり、また、リーク電流Iomaxは、Iomax∝SI0であ
り、ダイオードの順方向電流容量Imaxおよびリーク電流
Iomaxは、ダイオードのPN接合面積に比例する。従っ
て、第６図に示す従来の半導体装置と第２図に示す本実
施例の半導体装置とを比較すると、S2j・Jmax/S1j・J
max＝1.47倍となり、従来型に比較して効果が向上して
いることが示される。
するダイオードの順方向電流容量Imaxは、Imax＝SJmax
であり、また、リーク電流Iomaxは、Iomax∝SI0であ
り、ダイオードの順方向電流容量Imaxおよびリーク電流
Iomaxは、ダイオードのPN接合面積に比例する。従っ
て、第６図に示す従来の半導体装置と第２図に示す本実
施例の半導体装置とを比較すると、S2j・Jmax/S1j・J
max＝1.47倍となり、従来型に比較して効果が向上して
いることが示される。
第５図は半導体装置の保護特性を調べるために使用し
た実験回路を概略的に示す図である。同図に示すような
実験回路により半導体装置の保護特性を測定したとこ
ろ、第６図に示す従来の半導体装置では、Ｗ＝240μm,L
＝αμｍの条件で、 （１） Ｃ＝ 10PF,R＝ＯΩ … 1.8〜2.2kV （２） Ｃ＝200PF,R＝ＯΩ … 400〜800V となるのに対して、第２図に示す本実施例の半導体装置
では、Ｗ＝200μm,L＝αμｍの条件で、 （１） Ｃ＝ 10PF,R＝ＯΩ … ２〜2.2kV以上 （２） Ｃ＝200PF,R＝ＯΩ … 500〜990V となる。
た実験回路を概略的に示す図である。同図に示すような
実験回路により半導体装置の保護特性を測定したとこ
ろ、第６図に示す従来の半導体装置では、Ｗ＝240μm,L
＝αμｍの条件で、 （１） Ｃ＝ 10PF,R＝ＯΩ … 1.8〜2.2kV （２） Ｃ＝200PF,R＝ＯΩ … 400〜800V となるのに対して、第２図に示す本実施例の半導体装置
では、Ｗ＝200μm,L＝αμｍの条件で、 （１） Ｃ＝ 10PF,R＝ＯΩ … ２〜2.2kV以上 （２） Ｃ＝200PF,R＝ＯΩ … 500〜990V となる。
以上の実験による測定結果から、トランジスタのゲー
ト幅Ｗは、本実施例の方が従来例よりも短い（本実施例
のＷ＝200μm,従来例のＷ＝240μｍ）にも係わらず、従
来例のESD耐量が、それぞれの条件で1.8〜2.2kVおよび4
00〜800Vであるのに対して、本実施例のESD耐量は、そ
れぞれ２〜2.2kV以上および500〜900Vとなっており、本
実施例の半導体装置の方が従来のものよりも大きなESD
耐量を有していることが示される。ここで、コンタク
ト，トランジスタのゲート長，トランジスタのゲート幅
Ｗの長さ，信号線に接続される拡散領域の大きさ（ドレ
イン領域と基板コンタクト領域とが対向する個所の大き
さ）および外側の基板コンタクトの幅等を同一条件にし
た時の半導体装置の占有面積を比較すると、第６図に示
す従来の半導体装置の占有面積が12392μm2であるのに
対して、第２図に示す本実施例の半導体装置の占有面積
は11854μm2であり、本実施例の方が小さい。さらに、
静電破壊に対する効果が本実施例の方が一層大きい第５
図で説明した例（本実施例のＷ＝200μｍで従来例のＷ
＝240μｍの場合）では、本実施例の半導体装置の方が
約３割程度その占有する面積を小さくして構成すること
ができる。
ト幅Ｗは、本実施例の方が従来例よりも短い（本実施例
のＷ＝200μm,従来例のＷ＝240μｍ）にも係わらず、従
来例のESD耐量が、それぞれの条件で1.8〜2.2kVおよび4
00〜800Vであるのに対して、本実施例のESD耐量は、そ
れぞれ２〜2.2kV以上および500〜900Vとなっており、本
実施例の半導体装置の方が従来のものよりも大きなESD
耐量を有していることが示される。ここで、コンタク
ト，トランジスタのゲート長，トランジスタのゲート幅
Ｗの長さ，信号線に接続される拡散領域の大きさ（ドレ
イン領域と基板コンタクト領域とが対向する個所の大き
さ）および外側の基板コンタクトの幅等を同一条件にし
た時の半導体装置の占有面積を比較すると、第６図に示
す従来の半導体装置の占有面積が12392μm2であるのに
対して、第２図に示す本実施例の半導体装置の占有面積
は11854μm2であり、本実施例の方が小さい。さらに、
静電破壊に対する効果が本実施例の方が一層大きい第５
図で説明した例（本実施例のＷ＝200μｍで従来例のＷ
＝240μｍの場合）では、本実施例の半導体装置の方が
約３割程度その占有する面積を小さくして構成すること
ができる。
以上、詳述したように、本発明の半導体装置は、基板
上に形成したソース領域，ゲート領域およびドレイン領
域を内側から外側へ広がるように配置することによっ
て、ドレイン領域と基板コンタクト領域との対向個所に
よる寄生ダイオードの容量を大きくすると共に、占有す
る面積を小さくすることができる。
上に形成したソース領域，ゲート領域およびドレイン領
域を内側から外側へ広がるように配置することによっ
て、ドレイン領域と基板コンタクト領域との対向個所に
よる寄生ダイオードの容量を大きくすると共に、占有す
る面積を小さくすることができる。
第１図は本発明に係る半導体装置の原理を示す図、 第２図は本発明の半導体装置の一実施例を示すパターン
平面図、 第３図および第４図は本発明の半導体装置を使用した保
護回路を示す図、 第５図は半導体装置の保護特性を調べるために使用した
実験回路を概略的に示す図、 第６図は従来の半導体装置の一例を示すパターン平面図
である。 （符号の説明） １……ソース領域、 1a……ソース領域のコンタクト、 ２……ゲート領域、 2a……ゲート領域のコンタクト、 ３……ドレイン領域、 3a……ドレイン領域のコンタクト、 3b……ドレイン領域と基板コンタクト領域との対向個
所、 ４……基板コンタクト領域。
平面図、 第３図および第４図は本発明の半導体装置を使用した保
護回路を示す図、 第５図は半導体装置の保護特性を調べるために使用した
実験回路を概略的に示す図、 第６図は従来の半導体装置の一例を示すパターン平面図
である。 （符号の説明） １……ソース領域、 1a……ソース領域のコンタクト、 ２……ゲート領域、 2a……ゲート領域のコンタクト、 ３……ドレイン領域、 3a……ドレイン領域のコンタクト、 3b……ドレイン領域と基板コンタクト領域との対向個
所、 ４……基板コンタクト領域。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭61−95567（ＪＰ，Ａ) 特開 昭61−32563（ＪＰ，Ａ) 特開 昭60−136241（ＪＰ，Ａ) 特開 昭63−205928（ＪＰ，Ａ) 特開 昭62−285561（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/06 H01L 27/04
Claims (1)
- 【請求項１】基板上に形成されたソース領域，ゲート領
域およびドレイン領域を備え、MOS構成またはバイポー
ラMOS構成の回路の入出力に使用される半導体装置であ
って、 前記ゲート領域を前記ソース領域を囲むようにして設
け、 前記ドレイン領域を前記ゲート領域を囲むようにして設
け、該ドレイン領域と該ドレイン領域周囲の基板コンタ
クト領域とが対向する個所を大きくし、前記ドレイン領
域と前記基板コンタクト領域との対向個所による寄生ダ
イオードを利用して静電破壊を防止するようにしたこと
を特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1209685A JP3016251B2 (ja) | 1989-08-15 | 1989-08-15 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1209685A JP3016251B2 (ja) | 1989-08-15 | 1989-08-15 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0373568A JPH0373568A (ja) | 1991-03-28 |
| JP3016251B2 true JP3016251B2 (ja) | 2000-03-06 |
Family
ID=16576929
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1209685A Expired - Fee Related JP3016251B2 (ja) | 1989-08-15 | 1989-08-15 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3016251B2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US5563438A (en) * | 1994-10-26 | 1996-10-08 | Alliedsignal Inc. | Rugged CMOS output stage design |
| KR100333128B1 (ko) * | 1998-08-27 | 2002-08-28 | 주식회사 하이닉스반도체 | 반도체소자의정전기보호소자 |
| JP4845410B2 (ja) * | 2005-03-31 | 2011-12-28 | 株式会社リコー | 半導体装置 |
| JP2009099679A (ja) * | 2007-10-15 | 2009-05-07 | Mitsumi Electric Co Ltd | Ｍｏｓトランジスタ及びこれを用いた半導体集積回路装置 |
| JP5295603B2 (ja) * | 2008-03-27 | 2013-09-18 | ラピスセミコンダクタ株式会社 | Ｅｓｄ保護素子及びその製造方法 |
| JP4609907B2 (ja) * | 2008-05-22 | 2011-01-12 | ルネサスエレクトロニクス株式会社 | 半導体集積回路 |
| CN112736126B (zh) * | 2020-12-31 | 2022-05-10 | 厦门市三安集成电路有限公司 | 一种SiC MOSFET结构及其制作方法 |
-
1989
- 1989-08-15 JP JP1209685A patent/JP3016251B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0373568A (ja) | 1991-03-28 |
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