JPH0346273A - 入力保護装置 - Google Patents
入力保護装置Info
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- JPH0346273A JPH0346273A JP18041789A JP18041789A JPH0346273A JP H0346273 A JPH0346273 A JP H0346273A JP 18041789 A JP18041789 A JP 18041789A JP 18041789 A JP18041789 A JP 18041789A JP H0346273 A JPH0346273 A JP H0346273A
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- 239000004065 semiconductor Substances 0.000 claims abstract description 19
- 238000009792 diffusion process Methods 0.000 claims abstract description 16
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- 239000002184 metal Substances 0.000 abstract description 6
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- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Emergency Protection Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は人力保護装置に係り、特に半導体基体上にダイ
オードを設け、このダイオードにより過電圧保護を行う
入力保護装置に関する。
オードを設け、このダイオードにより過電圧保護を行う
入力保護装置に関する。
［従来の技術］
第４図は、従来の入力保護装置の回路構成図である。
第４図において、２６は入力保護回路、１３は入力端子
、２６は抵抗、２４はＡＩ２ゲートフィールドＮＭＯＳ
ＦＥＴ、２５はＭＯＳＦＥＴのドレイン抵抗、２３は内
部回路であり、２１は内部回路２３のＭＯＳＦＥＴであ
る。
、２６は抵抗、２４はＡＩ２ゲートフィールドＮＭＯＳ
ＦＥＴ、２５はＭＯＳＦＥＴのドレイン抵抗、２３は内
部回路であり、２１は内部回路２３のＭＯＳＦＥＴであ
る。
次に上記入力保護装置の動作について説明する。
入力信号に正のサージが印加された場合、サージ電圧が
フィールドＮＭＯＳＦＥＴ ２４のチャネル反転電圧を
超えた時に、フィールドＮＭＯ５ＦＥＴ ２４はＯＮ状
態となり、電流がグランドに向かって流れ、実際に内部
回路２３のＭＯＳＦＥＴ２１のゲートに印加される電圧
はフィールドＮＭＯＳＦＥＴ ２４の反転電圧にクラン
プされる。
フィールドＮＭＯＳＦＥＴ ２４のチャネル反転電圧を
超えた時に、フィールドＮＭＯ５ＦＥＴ ２４はＯＮ状
態となり、電流がグランドに向かって流れ、実際に内部
回路２３のＭＯＳＦＥＴ２１のゲートに印加される電圧
はフィールドＮＭＯＳＦＥＴ ２４の反転電圧にクラン
プされる。
一方、入力信号に負のサージが印加された場合、フィー
ルドＮＭＯＳＦＥＴ ２４のドレインとバックゲート間
に形成されるＰＮダイオードの順方向電流により電流が
入力端子１３に向かって流れ、実際に内部回路２３のＭ
ＯＳＦＥＴ２１のゲートに印加される電圧はＯＶからダ
イオードの順方向電圧分子がった電圧にクランプされる
。
ルドＮＭＯＳＦＥＴ ２４のドレインとバックゲート間
に形成されるＰＮダイオードの順方向電流により電流が
入力端子１３に向かって流れ、実際に内部回路２３のＭ
ＯＳＦＥＴ２１のゲートに印加される電圧はＯＶからダ
イオードの順方向電圧分子がった電圧にクランプされる
。
かかる回路によって、入力端子１３に印加されたサージ
によって内部回路のＭＯＳＦＥＴ２１のゲートが破壊さ
れる、いわゆるサージ破壊を防止することができる。
によって内部回路のＭＯＳＦＥＴ２１のゲートが破壊さ
れる、いわゆるサージ破壊を防止することができる。
［発明が解決しようとする課題］
第４図に示したような従来の入力保護装置は、アルミゲ
ートフィールドＮＭＯ５ＦＥＴ ２４を使用しているた
めに、ゲートの反転電圧が高く、正の入力に対するクラ
ンプ電圧が高くなり、正のサージに対するサージ破壊防
止効果が低いという課題がある。
ートフィールドＮＭＯ５ＦＥＴ ２４を使用しているた
めに、ゲートの反転電圧が高く、正の入力に対するクラ
ンプ電圧が高くなり、正のサージに対するサージ破壊防
止効果が低いという課題がある。
一方、ｐｏｌｙ−３ｉゲートのＭＯＳＦＥＴを用いれば
、ゲート酸化膜を薄くして反転電圧を下げることは可能
であるが、センサ・オン・チッププロセスを用いて作成
したｐｏｌｙ−３ｉゲ一トＭＯ３ＦＥＴは保護回路とし
て使用できるほどゲート酸化膜の耐圧が高くないという
課題がある。
、ゲート酸化膜を薄くして反転電圧を下げることは可能
であるが、センサ・オン・チッププロセスを用いて作成
したｐｏｌｙ−３ｉゲ一トＭＯ３ＦＥＴは保護回路とし
て使用できるほどゲート酸化膜の耐圧が高くないという
課題がある。
［課題を解決するための手段］
本発明の入力保護装置は、一導電型半導体領域と、この
一導電型半導体領域に形成された、該一導電型半導体領
域とは反対の導電型の不純物拡散領域及びこの不純物拡
散領域よりも高濃度の不純物拡散領域とを構成領域とす
るダイオードを有し、このダイオードにより過電圧保護
を行うことを特徴とする。
一導電型半導体領域に形成された、該一導電型半導体領
域とは反対の導電型の不純物拡散領域及びこの不純物拡
散領域よりも高濃度の不純物拡散領域とを構成領域とす
るダイオードを有し、このダイオードにより過電圧保護
を行うことを特徴とする。
［作用］
本発明の入力保護装置は、一導電型半導体領域と、この
一導電型半導体領域に形成された、該一導電型半導体領
域とは反対の導電型の不純物拡散領域及びこの不純物拡
散領域よりも高濃度の不純物拡散領域とを構成領域とす
るダイオードを設けることで、 ダイオードのＯＮ抵抗を下げ、また逆耐圧を下げ、さら
に電極金属のスパイクによる突き抜けを防止するもので
ある。
一導電型半導体領域に形成された、該一導電型半導体領
域とは反対の導電型の不純物拡散領域及びこの不純物拡
散領域よりも高濃度の不純物拡散領域とを構成領域とす
るダイオードを設けることで、 ダイオードのＯＮ抵抗を下げ、また逆耐圧を下げ、さら
に電極金属のスパイクによる突き抜けを防止するもので
ある。
［実施例］
以下、本発明の実施例を図面を用いて詳細に説明する。
第３図は、本発明の入力保護装置の一実施例の回路構成
図である。
図である。
なお、第４図に示した構成部材と同一構成部材について
は同一符号を付して説明を省略する。
は同一符号を付して説明を省略する。
同図に示すように、入力保護回路２２内には、入力保護
用の電源に接続された入力端子１３と内部回路のＭＯＳ
ＦＥＴ２１との間には、直列に接続された二つの抵抗１
５が設けられている。二つの抵抗１５の間には、第１の
ダイオード１９のアノード及び第２のダイオード２０の
カソードが接続される。第１のダイオード１９のカソー
ドは入力保護用の電源に接続される電源端子に接続され
、第２のダイオード２０のアノードはＧＮＤに接続され
る。
用の電源に接続された入力端子１３と内部回路のＭＯＳ
ＦＥＴ２１との間には、直列に接続された二つの抵抗１
５が設けられている。二つの抵抗１５の間には、第１の
ダイオード１９のアノード及び第２のダイオード２０の
カソードが接続される。第１のダイオード１９のカソー
ドは入力保護用の電源に接続される電源端子に接続され
、第２のダイオード２０のアノードはＧＮＤに接続され
る。
本発明はこのような入力保護装置を半導体基体上に形成
する場合に用いられる構造を提供するものである。
する場合に用いられる構造を提供するものである。
第１図は、第３図に示した入力保護装置の一実施例の断
面構造図である。
面構造図である。
第１図において、１はフィールド酸化膜、２は配線金属
、３はパッシベーション膜、４はＰ０型イオン注入層、
５はＮ＋型ゲイオン注入層６はＰ型イオン注入層、７は
Ｎ＋イオン注入層、８はＮ−型エピタキシャル成長層、
９はＮ“型イオン注入層、１０はＰ−型イオン注入層、
１１はＮ゛イオン注入層、１２はＰ型基板、１３は入力
端子、１４は入力保護回路用の電源、１５は抵抗である
。
、３はパッシベーション膜、４はＰ０型イオン注入層、
５はＮ＋型ゲイオン注入層６はＰ型イオン注入層、７は
Ｎ＋イオン注入層、８はＮ−型エピタキシャル成長層、
９はＮ“型イオン注入層、１０はＰ−型イオン注入層、
１１はＮ゛イオン注入層、１２はＰ型基板、１３は入力
端子、１４は入力保護回路用の電源、１５は抵抗である
。
Ｐ０型イオン注入層４及びＮ０イオン注入層５は浅く形
成されているために、ＰＮダイオードのＯＮ状態の抵抗
を下げることができる。Ｐ１型イオン注入層４及びＮ″
″イオン注入層５のそれぞれの下部にＰ型イオン注入層
６及びＮ３イオン注入層７を形成することにより、ＰＮ
ダイオードの逆耐圧を向上させことができ、電極金属の
スパイクによる突き抜けを防止することができる。また
Ｎ＋型ビイオン注入層９１１を形成することにより、各
素子間や素子と基板との間に形成される寄生トランジス
タによって動作するのを防止することができる。次に上
記構造の入力保護装置の動作について説明する。
成されているために、ＰＮダイオードのＯＮ状態の抵抗
を下げることができる。Ｐ１型イオン注入層４及びＮ″
″イオン注入層５のそれぞれの下部にＰ型イオン注入層
６及びＮ３イオン注入層７を形成することにより、ＰＮ
ダイオードの逆耐圧を向上させことができ、電極金属の
スパイクによる突き抜けを防止することができる。また
Ｎ＋型ビイオン注入層９１１を形成することにより、各
素子間や素子と基板との間に形成される寄生トランジス
タによって動作するのを防止することができる。次に上
記構造の入力保護装置の動作について説明する。
入力端子１３に正のサージが印加された場合、入力保護
回路２２の第１のＰＮダイオード１９の順方向電流によ
り電流が入力保護回路の電源に向かって流れ、実際に内
部回路２３のＭＯＳＦＥＴ２１のゲートに印加される信
号は、（入力保護回路の電源電圧） ＋（ＰＮダイオー
ドの順方向電圧）にクランプされる。
回路２２の第１のＰＮダイオード１９の順方向電流によ
り電流が入力保護回路の電源に向かって流れ、実際に内
部回路２３のＭＯＳＦＥＴ２１のゲートに印加される信
号は、（入力保護回路の電源電圧） ＋（ＰＮダイオー
ドの順方向電圧）にクランプされる。
入力端子１３に負のサージが印加された場合、入力保護
回路２２の第２のＰＮダイオード２０の順方向電流によ
り電流が接地電極から入力端子に向かって流れ、実際に
内部回路２３のＭＯＳＦＥＴ２１のゲートに印加される
信号は、０Ｖ−（ＰＮダイオードの順方向電圧）にクラ
ンプされる。
回路２２の第２のＰＮダイオード２０の順方向電流によ
り電流が接地電極から入力端子に向かって流れ、実際に
内部回路２３のＭＯＳＦＥＴ２１のゲートに印加される
信号は、０Ｖ−（ＰＮダイオードの順方向電圧）にクラ
ンプされる。
このようにして、正のサージに対しても、負のサージに
対しても、信号入力を（信号入力電圧）＋（ダイオード
の順方向電圧）に抑えることができる。
対しても、信号入力を（信号入力電圧）＋（ダイオード
の順方向電圧）に抑えることができる。
第２図は、第３図に示した入力保護装置の他の実施例の
断面構造図である。
断面構造図である。
なお、第１図に示した構成部材と同一構成部材について
は同一符号を付して説明を省略する。
は同一符号を付して説明を省略する。
１６はＮ４型イオン注入層、１７はＮ０型イオン注入層
、１８はＰ０イオン注入層である。
、１８はＰ０イオン注入層である。
Ｐ゛型ビイオン注入層４浅く形成され、ＰＮダイオード
のＯＮ状態の抵抗を下げることができる。Ｐ゛型ビイオ
ン注入層４下部にＰ型イオン注入層６を形成することに
より、ＰＮダイオードの逆耐圧を向上させことができ、
電極金属のスパイクによる突き抜けを防止することがで
きる。またＮ１型イオン注入層１１、Ｎ０型イオン注入
層１７及びＰ−型イオン注入層１０．Ｐ”型イオン注入
層１８を形成して素子間分離を行うことで、各素子間や
素子と基板との間に形成される寄生トランジスタが動作
するのを防止することができる。
のＯＮ状態の抵抗を下げることができる。Ｐ゛型ビイオ
ン注入層４下部にＰ型イオン注入層６を形成することに
より、ＰＮダイオードの逆耐圧を向上させことができ、
電極金属のスパイクによる突き抜けを防止することがで
きる。またＮ１型イオン注入層１１、Ｎ０型イオン注入
層１７及びＰ−型イオン注入層１０．Ｐ”型イオン注入
層１８を形成して素子間分離を行うことで、各素子間や
素子と基板との間に形成される寄生トランジスタが動作
するのを防止することができる。
［発明の効果］
以上詳細に説明したように、本発明による入力保護装置
によれば、一導電型半導体領域と、この一導電型半導体
領域に形成された、該一導電型半導体領域とは反対の導
電型の不純物拡散領域及びこの不純物拡散領域よりも高
濃度の不純物拡散領域とを構成領域とするダイオードを
有し、このダイオードにより過電圧保護を行うことによ
り、半導体基体上に入力信号のクランプ電圧が低く、サ
ージ破壊防止効果の高い入力保護回路を、保護すべき半
導体回路と一体化させて形成することができる。
によれば、一導電型半導体領域と、この一導電型半導体
領域に形成された、該一導電型半導体領域とは反対の導
電型の不純物拡散領域及びこの不純物拡散領域よりも高
濃度の不純物拡散領域とを構成領域とするダイオードを
有し、このダイオードにより過電圧保護を行うことによ
り、半導体基体上に入力信号のクランプ電圧が低く、サ
ージ破壊防止効果の高い入力保護回路を、保護すべき半
導体回路と一体化させて形成することができる。
なお、一導電型半導体領域を高濃度埋め込み層と、拡散
層とで素子分離することにより、寄生トランジスタの影
響軽減等を行うことができ、他素子に影響を与えること
なく形成すること・ができる。
層とで素子分離することにより、寄生トランジスタの影
響軽減等を行うことができ、他素子に影響を与えること
なく形成すること・ができる。
第１図は、本発明の入力保護装置の一実施例の断面構造
図である。 第２図は、本発明の入力保護装置の他の実施例の断面構
造図である。 第３図は、本発明の入力保護装置の回路構成図である。 第４図は、従来の入力保護装置の回路構成図である。 １：フィールド酸化膜、２：配線金属、３：パッシベー
ション膜、４：Ｐ００型イオン注入、５：Ｎ０型イオン
注入層、６：Ｐ型イオン注入層、７二Ｎ＋イオン注入層
、Ｂ：Ｎ−型エピタキシャル成長層、９：Ｎ１型イオン
注入層、１０：Ｐ−型イオン注入層、１１：Ｎ”イオン
注入層、１２：Ｐ型基板、１３：入力端子、１４：入力
保護回路用電源、１５：抵抗、１９．２０：ＰＮダイオ
ード、２１ ： ＭＯＳＦＥＴ。
図である。 第２図は、本発明の入力保護装置の他の実施例の断面構
造図である。 第３図は、本発明の入力保護装置の回路構成図である。 第４図は、従来の入力保護装置の回路構成図である。 １：フィールド酸化膜、２：配線金属、３：パッシベー
ション膜、４：Ｐ００型イオン注入、５：Ｎ０型イオン
注入層、６：Ｐ型イオン注入層、７二Ｎ＋イオン注入層
、Ｂ：Ｎ−型エピタキシャル成長層、９：Ｎ１型イオン
注入層、１０：Ｐ−型イオン注入層、１１：Ｎ”イオン
注入層、１２：Ｐ型基板、１３：入力端子、１４：入力
保護回路用電源、１５：抵抗、１９．２０：ＰＮダイオ
ード、２１ ： ＭＯＳＦＥＴ。
Claims (2)
- （１）一導電型半導体領域と、この一導電型半導体領域
に形成された、該一導電型半導体領域とは反対の導電型
の不純物拡散領域及びこの不純物拡散領域よりも高濃度
の不純物拡散領域とを構成領域とするダイオードを有し
、このダイオードにより過電圧保護を行う入力保護装置
。 - （２）前記一導電型半導体領域が高濃度埋め込み層と、
拡散層とで素子分離されていることを特徴とする請求項
１記載の入力保護装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18041789A JPH0346273A (ja) | 1989-07-14 | 1989-07-14 | 入力保護装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18041789A JPH0346273A (ja) | 1989-07-14 | 1989-07-14 | 入力保護装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0346273A true JPH0346273A (ja) | 1991-02-27 |
Family
ID=16082895
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18041789A Pending JPH0346273A (ja) | 1989-07-14 | 1989-07-14 | 入力保護装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0346273A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006286800A (ja) * | 2005-03-31 | 2006-10-19 | Ricoh Co Ltd | 半導体装置 |
| JP2010123796A (ja) * | 2008-11-20 | 2010-06-03 | Sharp Corp | 半導体装置およびその製造方法 |
| WO2021192770A1 (ja) * | 2020-03-24 | 2021-09-30 | ソニーセミコンダクタソリューションズ株式会社 | 受光装置及び測距装置 |
-
1989
- 1989-07-14 JP JP18041789A patent/JPH0346273A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006286800A (ja) * | 2005-03-31 | 2006-10-19 | Ricoh Co Ltd | 半導体装置 |
| JP2010123796A (ja) * | 2008-11-20 | 2010-06-03 | Sharp Corp | 半導体装置およびその製造方法 |
| WO2021192770A1 (ja) * | 2020-03-24 | 2021-09-30 | ソニーセミコンダクタソリューションズ株式会社 | 受光装置及び測距装置 |
| US11725983B2 (en) | 2020-03-24 | 2023-08-15 | Sony Semiconductor Solutions Corporation | Light receiving device and distance measuring device comprising a circuit to protect a circuit element of a readout circuit from overvoltage |
| EP4130657A4 (en) * | 2020-03-24 | 2023-09-06 | Sony Semiconductor Solutions Corporation | LIGHT RECEIVING DEVICE AND DISTANCE MEASURING DEVICE |
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