JPH08306924A - 高電圧保護能力を備えた半導体装置 - Google Patents
高電圧保護能力を備えた半導体装置Info
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Abstract
(57)【要約】
【課題】 ５００ボルトを越える電圧でのアバランシス
トレスから半導体装置を保護し、かつＭＯＳＦＥＴの性
能に影響を与えることなく単一チップ上に集積できる過
電圧保護構造を提供する。 【解決手段】 複数のバック−バック接続ダイオード２
９と組合わせた集積ショトキダイオード２８を備え、半
導体装置のゲート２６とドレイン２７の間に生じ得る電
圧を制限する改善された高電圧保護機構を備えた半導体
装置が提供される。第２の実施形態は複数のバック−バ
ック接続ダイオード４６に接続されたコンタクト領域４
３を備え、前記電圧のいくらかがバック−バック接続ダ
イオード４６によってサポートされかつ残りが基板３９
によってサポートされる。これらの構造は過電圧をアバ
ランシモードではなく導通モードでサポートし、かつブ
ロッキング電圧をサポートするためにデプレッション領
域５１を使用可能にする。
トレスから半導体装置を保護し、かつＭＯＳＦＥＴの性
能に影響を与えることなく単一チップ上に集積できる過
電圧保護構造を提供する。 【解決手段】 複数のバック−バック接続ダイオード２
９と組合わせた集積ショトキダイオード２８を備え、半
導体装置のゲート２６とドレイン２７の間に生じ得る電
圧を制限する改善された高電圧保護機構を備えた半導体
装置が提供される。第２の実施形態は複数のバック−バ
ック接続ダイオード４６に接続されたコンタクト領域４
３を備え、前記電圧のいくらかがバック−バック接続ダ
イオード４６によってサポートされかつ残りが基板３９
によってサポートされる。これらの構造は過電圧をアバ
ランシモードではなく導通モードでサポートし、かつブ
ロッキング電圧をサポートするためにデプレッション領
域５１を使用可能にする。
Description
【０００１】
【発明の属する技術分野】この発明は、一般的には、半
導体装置に関し、かつより特定的には、過電圧保護構造
および高いアバランシ電圧（ａｖａｌａｎｃｈｅ ｖｏ
ｌｔａｇｅ）保護能力を達成するための半導体装置への
集積方法に関する。
導体装置に関し、かつより特定的には、過電圧保護構造
および高いアバランシ電圧（ａｖａｌａｎｃｈｅ ｖｏ
ｌｔａｇｅ）保護能力を達成するための半導体装置への
集積方法に関する。
【０００２】
【従来の技術】過去においては、半導体装置は通常の動
作の間に破壊の可能性のある電圧および電流にさらされ
てきた。そのような条件は通常ＭＯＳＦＥＴ，ＢＪＴお
よびＩＧＢＴのような電力用半導体装置の用途において
遭遇する。例えば、パワーＭＯＳＦＥＴのような電力用
半導体装置はしばしば回路における誘導性負荷をスイッ
チングするために使用される。パワーＭＯＳＦＥＴがオ
フにスイッチされたとき、インダクタに蓄積されたエネ
ルギはパワーＭＯＳＦＥＴのドレイン電圧を電源電圧よ
りも高く急速に上昇させる。もし何らの制限手段も使用
されなければ、この上昇はパワーＭＯＳＦＥＴのドレイ
ン−ソース間アバランシ電圧に到達するまで継続し、該
アバランシ電圧においてインダクタに蓄積されたエネル
ギがデバイスのアバランシまたは電子なだれの間にパワ
ーＭＯＳＦＥＴで放散され、その結果パワーＭＯＳＦＥ
Ｔのストレス誘発障害を生じる。
作の間に破壊の可能性のある電圧および電流にさらされ
てきた。そのような条件は通常ＭＯＳＦＥＴ，ＢＪＴお
よびＩＧＢＴのような電力用半導体装置の用途において
遭遇する。例えば、パワーＭＯＳＦＥＴのような電力用
半導体装置はしばしば回路における誘導性負荷をスイッ
チングするために使用される。パワーＭＯＳＦＥＴがオ
フにスイッチされたとき、インダクタに蓄積されたエネ
ルギはパワーＭＯＳＦＥＴのドレイン電圧を電源電圧よ
りも高く急速に上昇させる。もし何らの制限手段も使用
されなければ、この上昇はパワーＭＯＳＦＥＴのドレイ
ン−ソース間アバランシ電圧に到達するまで継続し、該
アバランシ電圧においてインダクタに蓄積されたエネル
ギがデバイスのアバランシまたは電子なだれの間にパワ
ーＭＯＳＦＥＴで放散され、その結果パワーＭＯＳＦＥ
Ｔのストレス誘発障害を生じる。
【０００３】パワーＭＯＳＦＥＴの内部寄生要素を低減
するために通常種々の処理技術が使用されアバランシ−
ストレス誘発障害を受けにくくしている。プロセスの変
更に依存することに伴う問題はパワーＭＯＳＦＥＴの処
理パラメータの通常の変動がこれらの技術の最適化を阻
みあるいは有効性を低減することである。
するために通常種々の処理技術が使用されアバランシ−
ストレス誘発障害を受けにくくしている。プロセスの変
更に依存することに伴う問題はパワーＭＯＳＦＥＴの処
理パラメータの通常の変動がこれらの技術の最適化を阻
みあるいは有効性を低減することである。
【０００４】他の保護方法はパワーＭＯＳＦＥＴがアバ
ランシストレスを受けにくくするため外部装置を加える
ことである。１つのそのような方法はドレイン−ソース
間クランプダイオード、すなわちパワーＭＯＳＦＥＴの
ドレインとソースの間に接続された外部ダイオードを配
備することであり、外部ダイオードのアバランシ電圧が
パワーＭＯＳＦＥＴのものより低くなっている。ドレイ
ン−ソース電圧の上昇が前記ドレイン−ソース間クラン
プダイオードのアバランシ電圧に到達したとき、インダ
クタに蓄積されたエネルギはパワーＭＯＳＦＥＴではな
く前記ドレイン−ソース間クランプダイオードにおいて
放散される。このようにして安全に放散できるエネルギ
の量はドレイン−ソース間クランプダイオードの放散能
力に依存する。多量のエネルギは数多くのクランプダイ
オードを必要とする。以上述べた技術においてはドレイ
ン−ソース間クランプダイオードが誘導性エネルギを放
散している間は、パワーＭＯＳＦＥＴはアイドル（ｉｄ
ｌｅ）であることに注目すべきである。
ランシストレスを受けにくくするため外部装置を加える
ことである。１つのそのような方法はドレイン−ソース
間クランプダイオード、すなわちパワーＭＯＳＦＥＴの
ドレインとソースの間に接続された外部ダイオードを配
備することであり、外部ダイオードのアバランシ電圧が
パワーＭＯＳＦＥＴのものより低くなっている。ドレイ
ン−ソース電圧の上昇が前記ドレイン−ソース間クラン
プダイオードのアバランシ電圧に到達したとき、インダ
クタに蓄積されたエネルギはパワーＭＯＳＦＥＴではな
く前記ドレイン−ソース間クランプダイオードにおいて
放散される。このようにして安全に放散できるエネルギ
の量はドレイン−ソース間クランプダイオードの放散能
力に依存する。多量のエネルギは数多くのクランプダイ
オードを必要とする。以上述べた技術においてはドレイ
ン−ソース間クランプダイオードが誘導性エネルギを放
散している間は、パワーＭＯＳＦＥＴはアイドル（ｉｄ
ｌｅ）であることに注目すべきである。
【０００５】より有利な保護の方法はパワーＭＯＳＦＥ
Ｔのアバランシ電圧より低いアバランシ電圧を有するド
レイン−ゲート間クランプダイオードによって誘導性エ
ネルギの少しの部分をパワーＭＯＳＦＥＴのゲートに迂
回させることを含む。適切なゲート−ソース終端抵抗も
またこの方法で使用される。上昇するドレイン電圧が前
記ドレイン−ゲート間クランプダイオードのアバランシ
電圧に到達したとき、生じるアバランシ電流は前記ゲー
ト−ソース終端抵抗の間に電圧を生じ、これはパワーＭ
ＯＳＦＥＴをターンオンさせ、効果的にそのドレイン電
圧をドレイン−ゲート間ダイオードのアバランシ電圧お
よびゲート−ソース終端抵抗の間の電圧の和に効果的に
クランプする。この方法では、パワーＭＯＳＦＥＴはそ
れ自身のクランプとして作用し、かつ誘導性エネルギを
よりストレスの少ない導通モードで放散する。前記ドレ
イン−ゲート間クランプダイオードとともにバック−バ
ック接続構造で第２のブロッキングダイオードを加え通
常の動作におけるゲート−ソース間電圧がドレイン−ソ
ース間電圧を超えることができるようにするのが通例で
ある。
Ｔのアバランシ電圧より低いアバランシ電圧を有するド
レイン−ゲート間クランプダイオードによって誘導性エ
ネルギの少しの部分をパワーＭＯＳＦＥＴのゲートに迂
回させることを含む。適切なゲート−ソース終端抵抗も
またこの方法で使用される。上昇するドレイン電圧が前
記ドレイン−ゲート間クランプダイオードのアバランシ
電圧に到達したとき、生じるアバランシ電流は前記ゲー
ト−ソース終端抵抗の間に電圧を生じ、これはパワーＭ
ＯＳＦＥＴをターンオンさせ、効果的にそのドレイン電
圧をドレイン−ゲート間ダイオードのアバランシ電圧お
よびゲート−ソース終端抵抗の間の電圧の和に効果的に
クランプする。この方法では、パワーＭＯＳＦＥＴはそ
れ自身のクランプとして作用し、かつ誘導性エネルギを
よりストレスの少ない導通モードで放散する。前記ドレ
イン−ゲート間クランプダイオードとともにバック−バ
ック接続構造で第２のブロッキングダイオードを加え通
常の動作におけるゲート−ソース間電圧がドレイン−ソ
ース間電圧を超えることができるようにするのが通例で
ある。
【０００６】ドレイン−ソース間クランプを使用するこ
とに対するドレイン−ゲート間クランプを使用する利点
はドレイン−ゲート間ダイオード、ブロッキングダイオ
ード、およびゲート−ソース間終端抵抗のみがパワーＭ
ＯＳＦＥＴの入力容量を充電するのに十分なエネルギを
取り扱う必要がありかつ従って寸法およびコストが小さ
くできることである。
とに対するドレイン−ゲート間クランプを使用する利点
はドレイン−ゲート間ダイオード、ブロッキングダイオ
ード、およびゲート−ソース間終端抵抗のみがパワーＭ
ＯＳＦＥＴの入力容量を充電するのに十分なエネルギを
取り扱う必要がありかつ従って寸法およびコストが小さ
くできることである。
【０００７】これらの外部クランプ方法の不都合はパワ
ーＭＯＳＦＥＴを保護するのに余分の部品が必要であ
り、従って総合的なシステムのコストを増大させること
である。さらに、いくつかの用途における物理的レイア
ウトによってパワーＭＯＳＦＥＴに接近してクランプ回
路を配置することができないこともある。結果として生
じる寄生インダクタンスがクランプ回路の応答時間を低
速にするインピーダンスとして作用する。従って、パワ
ーＭＯＳＦＥＴはクランプが活動できるようになるまで
いくらかのアバランシストレスに耐えなければならな
い。パワーＭＯＳＦＥＴに対して緊密な接近を達成しか
つ付加的なシステム部品の数を増大しないパワーＭＯＳ
ＦＥＴの保護手段を提供するのが都合がよい。
ーＭＯＳＦＥＴを保護するのに余分の部品が必要であ
り、従って総合的なシステムのコストを増大させること
である。さらに、いくつかの用途における物理的レイア
ウトによってパワーＭＯＳＦＥＴに接近してクランプ回
路を配置することができないこともある。結果として生
じる寄生インダクタンスがクランプ回路の応答時間を低
速にするインピーダンスとして作用する。従って、パワ
ーＭＯＳＦＥＴはクランプが活動できるようになるまで
いくらかのアバランシストレスに耐えなければならな
い。パワーＭＯＳＦＥＴに対して緊密な接近を達成しか
つ付加的なシステム部品の数を増大しないパワーＭＯＳ
ＦＥＴの保護手段を提供するのが都合がよい。
【０００８】１つの単一チップ解決方法が１９９４年１
１月１５日に発行された米国特許第５，３６５，０９９
号に教示されている。この特許においては、複数のバッ
ク−バック接続多結晶シリコンダイオードがゲートおよ
びドレイン端子の間に生じ得る電圧を制限するために使
用される。これらのダイオードは装置を保護するのみな
らず、それを温度補償された維持電圧（ｓｕｓｔａｉｎ
ｉｎｇ ｖｏｌｔａｇｅ）とともに行う付加的な特徴を
提供する。しかしながら、この解決方法はＭＯＳＦＥＴ
が受ける最大アバランシ電圧が４００ボルトである用途
に制限される。多結晶シリコンダイオードの数を増大す
ることにより最終的に半導体装置がサポートできるブロ
ッキング電圧を最大にする。８００ボルトより上のブロ
ッキング電圧を備えたより高い電圧のＭＯＳＦＥＴ装置
に対する保護を提供しないという物理的および性能的な
制約がある。
１月１５日に発行された米国特許第５，３６５，０９９
号に教示されている。この特許においては、複数のバッ
ク−バック接続多結晶シリコンダイオードがゲートおよ
びドレイン端子の間に生じ得る電圧を制限するために使
用される。これらのダイオードは装置を保護するのみな
らず、それを温度補償された維持電圧（ｓｕｓｔａｉｎ
ｉｎｇ ｖｏｌｔａｇｅ）とともに行う付加的な特徴を
提供する。しかしながら、この解決方法はＭＯＳＦＥＴ
が受ける最大アバランシ電圧が４００ボルトである用途
に制限される。多結晶シリコンダイオードの数を増大す
ることにより最終的に半導体装置がサポートできるブロ
ッキング電圧を最大にする。８００ボルトより上のブロ
ッキング電圧を備えたより高い電圧のＭＯＳＦＥＴ装置
に対する保護を提供しないという物理的および性能的な
制約がある。
【０００９】
【発明が解決しようとする課題】５００ボルトの障壁を
破るための努力において、電力用半導体装置およびＩＣ
に関する国際シンポジウム（Ｉｎｔｅｒｎａｔｉｏｎａ
ｌ Ｓｙｍｐｏｓｉｕｍｏｎ Ｐｏｗｅｒ Ｓｅｍｉｃ
ｏｎｄｕｃｔｏｒ Ｄｅｖｉｃｅｓ ａｎｄＩＣｓ）、
１９９３年、からのヤマザキによる出版物、ページ４１
〜４５、の文献にアバランシダイオード構造がＰ−Ｎ接
合を使用してＭＯＳＦＥＴ装置と関連して構築できるこ
とを示唆している。前記接合は余分の費用または処理工
程なしに前記装置とともに製造できる。これらの構造は
１０００ボルトを超える電圧スパイクに耐えるのに必要
な保護を提供できるが、これらの注入されたアバランシ
接合の循環的性質（ｃｉｒｃｕｌａｒ ｎａｔｕｒｅ）
のため一貫したアバランシ特性を備えたアバランシダイ
オードを再現することが極めて困難になっている。ま
た、ＭＯＳＦＥＴの性能を犠牲にするかあるいはアバラ
ンシダイオードが動作する電圧範囲の変わりやすさを導
入することなく最適のＭＯＳＦＥＴ装置の性能を達成し
かつ所望の電圧保護を最適化することは不可能である。
破るための努力において、電力用半導体装置およびＩＣ
に関する国際シンポジウム（Ｉｎｔｅｒｎａｔｉｏｎａ
ｌ Ｓｙｍｐｏｓｉｕｍｏｎ Ｐｏｗｅｒ Ｓｅｍｉｃ
ｏｎｄｕｃｔｏｒ Ｄｅｖｉｃｅｓ ａｎｄＩＣｓ）、
１９９３年、からのヤマザキによる出版物、ページ４１
〜４５、の文献にアバランシダイオード構造がＰ−Ｎ接
合を使用してＭＯＳＦＥＴ装置と関連して構築できるこ
とを示唆している。前記接合は余分の費用または処理工
程なしに前記装置とともに製造できる。これらの構造は
１０００ボルトを超える電圧スパイクに耐えるのに必要
な保護を提供できるが、これらの注入されたアバランシ
接合の循環的性質（ｃｉｒｃｕｌａｒ ｎａｔｕｒｅ）
のため一貫したアバランシ特性を備えたアバランシダイ
オードを再現することが極めて困難になっている。ま
た、ＭＯＳＦＥＴの性能を犠牲にするかあるいはアバラ
ンシダイオードが動作する電圧範囲の変わりやすさを導
入することなく最適のＭＯＳＦＥＴ装置の性能を達成し
かつ所望の電圧保護を最適化することは不可能である。
【００１０】以上から、５００ボルトを超える電圧でア
バランシストレスから半導体装置を保護する改善された
方法を提供することが有利であることが理解されるべき
であるが、またＭＯＳＦＥＴの性能を妨げることがなく
製造するのが容易でありかつ効率的な単一チップの解決
方法とすべきである。
バランシストレスから半導体装置を保護する改善された
方法を提供することが有利であることが理解されるべき
であるが、またＭＯＳＦＥＴの性能を妨げることがなく
製造するのが容易でありかつ効率的な単一チップの解決
方法とすべきである。
【００１１】
【課題を解決するための手段】本発明によれば、半導体
装置を５００ボルトを越える電圧から保護するための高
電圧クランプ装置において、第１の導電型の半導体基板
（３９）、前記半導体基板（３９）の上に被着された第
１の導電型のアクティブ領域（４１）、前記アクティブ
領域（４１）に配置された第１の導電型の少なくとも１
つのコンタクト領域（４３）、前記半導体基板（３９）
にある電位が存在するとき前記少なくとも１つのコンタ
クト領域（４３）がデプレッション領域（５１）の内側
にあるように前記少なくとも１つのコンタクト領域（４
３）に近接して配置された第２の導電型の少なくとも１
つのピンチオフ構造（４２）、そして前記アクティブ領
域（４１）の上に形成された複数のバック−バック接続
多結晶シリコンダイオード（４６）であって、前記複数
のバック−バック接続多結晶シリコンダイオード（４
６）は前記半導体装置の制御電極（４６）と前記少なく
とも１つのコンタクト領域（４３）の間に電気的に接続
されているものを設ける。
装置を５００ボルトを越える電圧から保護するための高
電圧クランプ装置において、第１の導電型の半導体基板
（３９）、前記半導体基板（３９）の上に被着された第
１の導電型のアクティブ領域（４１）、前記アクティブ
領域（４１）に配置された第１の導電型の少なくとも１
つのコンタクト領域（４３）、前記半導体基板（３９）
にある電位が存在するとき前記少なくとも１つのコンタ
クト領域（４３）がデプレッション領域（５１）の内側
にあるように前記少なくとも１つのコンタクト領域（４
３）に近接して配置された第２の導電型の少なくとも１
つのピンチオフ構造（４２）、そして前記アクティブ領
域（４１）の上に形成された複数のバック−バック接続
多結晶シリコンダイオード（４６）であって、前記複数
のバック−バック接続多結晶シリコンダイオード（４
６）は前記半導体装置の制御電極（４６）と前記少なく
とも１つのコンタクト領域（４３）の間に電気的に接続
されているものを設ける。
【００１２】この場合、前記複数のバック−バック接続
ダイオード（４６）は前記アクティブ領域の上の絶縁層
（４８）上に配置された多結晶シリコン層に形成するこ
とができる。
ダイオード（４６）は前記アクティブ領域の上の絶縁層
（４８）上に配置された多結晶シリコン層に形成するこ
とができる。
【００１３】また、前記少なくとも１つのピンチオフ構
造（４２）は前記少なくとも１つのコンタクト領域（４
３）から少なくとも１０ミクロンの距離にあるものとす
ることができる。
造（４２）は前記少なくとも１つのコンタクト領域（４
３）から少なくとも１０ミクロンの距離にあるものとす
ることができる。
【００１４】さらに、前記半導体装置はバイポーラトラ
ンジスタ、ＭＯＳＦＥＴ、または絶縁ゲートバイポーラ
トランジスタで構成できる。
ンジスタ、ＭＯＳＦＥＴ、または絶縁ゲートバイポーラ
トランジスタで構成できる。
【００１５】
【発明の実施の形態】図１は、従来より知られた高電圧
保護方法を示す拡大断面図である。最初に、第１の導電
型の半導体基板１１が提供される。基板１１は好ましく
はＮまたはＰ型材料のシリコンである。次に、第２の導
電型の、アクティブ領域１２が基板１１上に被着され
る。前記アクティブ領域１２は次に基板１１と同じ導電
型のより高い濃度で選択的にドーピングされかつ拡散さ
れて性質上循環性のＰ−Ｎ接合領域１３を形成する。選
択的なドーピングプロセスは保護構造の性能にとって非
常に重大なものでありかつ、付加的な処理工程が使用さ
れなければ、ＭＯＳＦＥＴ装置を最適化することを意図
した処理工程の間に形成される。
保護方法を示す拡大断面図である。最初に、第１の導電
型の半導体基板１１が提供される。基板１１は好ましく
はＮまたはＰ型材料のシリコンである。次に、第２の導
電型の、アクティブ領域１２が基板１１上に被着され
る。前記アクティブ領域１２は次に基板１１と同じ導電
型のより高い濃度で選択的にドーピングされかつ拡散さ
れて性質上循環性のＰ−Ｎ接合領域１３を形成する。選
択的なドーピングプロセスは保護構造の性能にとって非
常に重大なものでありかつ、付加的な処理工程が使用さ
れなければ、ＭＯＳＦＥＴ装置を最適化することを意図
した処理工程の間に形成される。
【００１６】注入ドーズ量、拡散サイクル、または注入
開口の変動は本構造が保護する電圧範囲における望まし
くない変動を生じさせる。このＰ−Ｎ接合１３は動作に
必要な維持電圧のいくらかを、しかしながらすべてでは
なく、を提供し、従って一連の多結晶シリコンダイオー
ド１４が絶縁層９の上に形成されてＰ−Ｎ接合１３およ
びゲート端子１６を電気的に接続する。多結晶シリコン
ダイオード１４は残りの維持電圧を提供しかつゲート端
子１６の電位が装置の通常の動作の間に基板１１よりも
１０〜１５ボルト高くなることができるようにするブロ
ッキング電圧を提供する。上に述べた実施形態では、保
護されるべき半導体構造はＩＧＢＴであり典型的には２
酸化シリコンからなる絶縁層１０に隣接するゲート電極
１６を備えている。
開口の変動は本構造が保護する電圧範囲における望まし
くない変動を生じさせる。このＰ−Ｎ接合１３は動作に
必要な維持電圧のいくらかを、しかしながらすべてでは
なく、を提供し、従って一連の多結晶シリコンダイオー
ド１４が絶縁層９の上に形成されてＰ−Ｎ接合１３およ
びゲート端子１６を電気的に接続する。多結晶シリコン
ダイオード１４は残りの維持電圧を提供しかつゲート端
子１６の電位が装置の通常の動作の間に基板１１よりも
１０〜１５ボルト高くなることができるようにするブロ
ッキング電圧を提供する。上に述べた実施形態では、保
護されるべき半導体構造はＩＧＢＴであり典型的には２
酸化シリコンからなる絶縁層１０に隣接するゲート電極
１６を備えている。
【００１７】図２は、アバランシダイオード２２を典型
的なＩＧＢＴ装置１５に集積する従来より知られた方法
を示す回路図である。アバランシダイオード２２はコレ
クタ端子２３に電気的に接続されかつ付加的な多結晶シ
リコンダイオード２１がゲート端子１９と直列に配置さ
れている。ＥＳＤツェナーダイオード１８をゲート端子
１９とエミッタ端子１７との間に配置してＥＳＤ事象に
対し保護を行うことは当業者にとって一般的な慣行であ
る。
的なＩＧＢＴ装置１５に集積する従来より知られた方法
を示す回路図である。アバランシダイオード２２はコレ
クタ端子２３に電気的に接続されかつ付加的な多結晶シ
リコンダイオード２１がゲート端子１９と直列に配置さ
れている。ＥＳＤツェナーダイオード１８をゲート端子
１９とエミッタ端子１７との間に配置してＥＳＤ事象に
対し保護を行うことは当業者にとって一般的な慣行であ
る。
【００１８】図３は、本発明を実施した構造の拡大断面
図を示し、該構造は余分の処理工程なしに５００ボルト
より上の電圧保護を提供しかつ従来技術に見られたよう
なプロセスの変動に対する敏感さを持たないものであ
る。ここではＮチャネル装置についての構造につき説明
するが、ショットキダイオード３４および複数のバック
−バック接続多結晶シリコンダイオード３７を備えた、
高電圧クランプ４０はＰチャネル装置またはＩＧＢＴに
同様に集積できる。
図を示し、該構造は余分の処理工程なしに５００ボルト
より上の電圧保護を提供しかつ従来技術に見られたよう
なプロセスの変動に対する敏感さを持たないものであ
る。ここではＮチャネル装置についての構造につき説明
するが、ショットキダイオード３４および複数のバック
−バック接続多結晶シリコンダイオード３７を備えた、
高電圧クランプ４０はＰチャネル装置またはＩＧＢＴに
同様に集積できる。
【００１９】第１の導電型、典型的にはＮ型材料、の半
導体基板３１が提供されかつドレイン端子として作用す
る。アクティブ領域３２が基板３１上に被着され、該ア
クティブ領域３２は基板３１より低い濃度を備えたＮ型
材料で形成される。次のステップにおいて、選択的注入
を使用して保護されるべき半導体装置（図示せず）のチ
ャネル領域の形成の間にＰ型ピンチオフ構造３３が作成
される。この実施形態では、使用されるＰ型ドーパント
はほぼ５×１０１４〜１×１０１６アトム／ｃｍ２のド
ース量のホウ素（ｂｏｒｏｎ）ソースである。他のＰ型
ドーパントもまた適切である。
導体基板３１が提供されかつドレイン端子として作用す
る。アクティブ領域３２が基板３１上に被着され、該ア
クティブ領域３２は基板３１より低い濃度を備えたＮ型
材料で形成される。次のステップにおいて、選択的注入
を使用して保護されるべき半導体装置（図示せず）のチ
ャネル領域の形成の間にＰ型ピンチオフ構造３３が作成
される。この実施形態では、使用されるＰ型ドーパント
はほぼ５×１０１４〜１×１０１６アトム／ｃｍ２のド
ース量のホウ素（ｂｏｒｏｎ）ソースである。他のＰ型
ドーパントもまた適切である。
【００２０】好ましくは２酸化シリコンで形成される、
絶縁層３０がアクティブ領域３２の上に被着されかつ選
択的にパターニングされてピンチオフ構造３３の近くの
アクティブ領域３２の部分を露出する。アクティブ領域
３２における開口の寸法および数はエレクトロマイグレ
ーション（ｅｌｅｃｔｒｏｍｉｇｒａｔｉｏｎ）による
信頼性の低下を最小にするために重要である高電圧クラ
ンプ装置４０の電流密度を決定する。
絶縁層３０がアクティブ領域３２の上に被着されかつ選
択的にパターニングされてピンチオフ構造３３の近くの
アクティブ領域３２の部分を露出する。アクティブ領域
３２における開口の寸法および数はエレクトロマイグレ
ーション（ｅｌｅｃｔｒｏｍｉｇｒａｔｉｏｎ）による
信頼性の低下を最小にするために重要である高電圧クラ
ンプ装置４０の電流密度を決定する。
【００２１】ツェナーダイオード３７は、米国特許第
５，３６５，０９９号に教示されたものを含む数多くの
方法で形成でき、かつ典型的にはアクティブ領域３２上
の絶縁層３０の上に配置される。ツェナーダイオードの
チェイン３７の他端は保護されるべき半導体装置の制御
電極３８に電気的に接続される。該制御電極３８は典型
的には２酸化シリコンで形成された絶縁層３５の上に存
在する。ダイオードチェイン３７に形成されるダイオー
ドの寸法および数はおのおのの特定の用途に対して望ま
れる電圧保護を調整するために変えることができる。
５，３６５，０９９号に教示されたものを含む数多くの
方法で形成でき、かつ典型的にはアクティブ領域３２上
の絶縁層３０の上に配置される。ツェナーダイオードの
チェイン３７の他端は保護されるべき半導体装置の制御
電極３８に電気的に接続される。該制御電極３８は典型
的には２酸化シリコンで形成された絶縁層３５の上に存
在する。ダイオードチェイン３７に形成されるダイオー
ドの寸法および数はおのおのの特定の用途に対して望ま
れる電圧保護を調整するために変えることができる。
【００２２】スパッタリングまたは蒸着のような当業者
によって使用される技術によって金属膜が被着され、か
つＡｌ，ＡｌＣｕ，ＡｌＣｕＳｉ，Ａｕその他のような
産業上利用される材料の内の任意の１つから構成でき
る。前記金属膜は次に選択的にエッチングされてアクテ
ィブ領域３２とともにショットキダイオード３４を生成
しかつ一連のバック−バック接続ツェナーダイオード３
７への電気的コンタクトを形成する。エッチングされた
前記金属膜はまたピンチオフ構造３３を保護されるべき
半導体装置（図示せず）のソースまたはエミッタ端子へ
と電気的に接続する。ピンチオフ構造３３はそれらがシ
ョットキダイオード３４と近接するように配置されるべ
きでありかつショットキダイオード３４が、３００〜１
２００ボルトのオーダの、高い電圧バイアスが基板３１
に印加されたときにデプレッション領域４９の内側にあ
るように配置されなければならない。前記デプレッショ
ン領域４９は基板３１に存在する電圧のいくらかをサポ
ートしかつショットキダイオード３４によってサポート
される必要がある電圧量を低減するのを助ける。
によって使用される技術によって金属膜が被着され、か
つＡｌ，ＡｌＣｕ，ＡｌＣｕＳｉ，Ａｕその他のような
産業上利用される材料の内の任意の１つから構成でき
る。前記金属膜は次に選択的にエッチングされてアクテ
ィブ領域３２とともにショットキダイオード３４を生成
しかつ一連のバック−バック接続ツェナーダイオード３
７への電気的コンタクトを形成する。エッチングされた
前記金属膜はまたピンチオフ構造３３を保護されるべき
半導体装置（図示せず）のソースまたはエミッタ端子へ
と電気的に接続する。ピンチオフ構造３３はそれらがシ
ョットキダイオード３４と近接するように配置されるべ
きでありかつショットキダイオード３４が、３００〜１
２００ボルトのオーダの、高い電圧バイアスが基板３１
に印加されたときにデプレッション領域４９の内側にあ
るように配置されなければならない。前記デプレッショ
ン領域４９は基板３１に存在する電圧のいくらかをサポ
ートしかつショットキダイオード３４によってサポート
される必要がある電圧量を低減するのを助ける。
【００２３】好ましい本構造はショットキダイオード３
４をＰ型ドーパントによって形成される「ドーナツ」形
状構造の中心に配置することによりピンチオフ構造３３
を形成する。ピンチオフ構造３３はショットキダイオー
ド３４のエッジから０〜２５ミクロンにありかつショッ
トキダイオード３４を完全に取り囲んでいる。ショット
キダイオード領域の幅および前記ピンチオフ構造３３と
ショットキダイオードとの間の間隔はクランプ装置のブ
ロッキング電圧を決定しかつそれに応じて調整できる。
好ましい実施形態では、ピンチオフ構造３３はショット
キダイオード３４のエッジから少なくとも１０ミクロン
とされる。この実施形態はこの特定の構成に制限される
のではなく、それは単一または複数ピンチオフ構造３３
を使用できかつショットキダイオード３４の部分とオー
バラップさえもできるからである。
４をＰ型ドーパントによって形成される「ドーナツ」形
状構造の中心に配置することによりピンチオフ構造３３
を形成する。ピンチオフ構造３３はショットキダイオー
ド３４のエッジから０〜２５ミクロンにありかつショッ
トキダイオード３４を完全に取り囲んでいる。ショット
キダイオード領域の幅および前記ピンチオフ構造３３と
ショットキダイオードとの間の間隔はクランプ装置のブ
ロッキング電圧を決定しかつそれに応じて調整できる。
好ましい実施形態では、ピンチオフ構造３３はショット
キダイオード３４のエッジから少なくとも１０ミクロン
とされる。この実施形態はこの特定の構成に制限される
のではなく、それは単一または複数ピンチオフ構造３３
を使用できかつショットキダイオード３４の部分とオー
バラップさえもできるからである。
【００２４】図４は、本発明の１つの実施形態の回路図
を示す。パワーＭＯＳＦＥＴ装置２０は高電圧保護を提
供するために本発明がどこにかつどのように集積される
かを示すために使用されているが、本発明はこの特定の
デバイスに制限されるものではない。本発明はバイポー
ラトランジスタまたは絶縁ゲートバイポーラトランジス
タ（ＩＧＢＴ）のような他の半導体デバイスに使用でき
る。ＭＯＳＦＥＴ２０はゲート電極または制御電極２
６、ソース電極２４、およびドレイン電極または電流伝
達電極２７を有する。
を示す。パワーＭＯＳＦＥＴ装置２０は高電圧保護を提
供するために本発明がどこにかつどのように集積される
かを示すために使用されているが、本発明はこの特定の
デバイスに制限されるものではない。本発明はバイポー
ラトランジスタまたは絶縁ゲートバイポーラトランジス
タ（ＩＧＢＴ）のような他の半導体デバイスに使用でき
る。ＭＯＳＦＥＴ２０はゲート電極または制御電極２
６、ソース電極２４、およびドレイン電極または電流伝
達電極２７を有する。
【００２５】バイポーラ装置またはデバイスにおいて
は、ゲートはベースに対応し、ソースはエミッタに対応
し、かつドレインはコレクタに対応する。複数のＥＳＤ
ダイオード２５はゲート電極２６とソース電極２４との
間に電気的に接続される。ショットキダイオード２８が
ゲート電極２６とドレイン電極２７との間に複数の多結
晶シリコンダイオード２９と直列に電気的に配置され
る。ダイオード２９は５００ボルトより高い電圧ストレ
スに対し保護を提供するためにショットキダイオード２
８に加えられている。
は、ゲートはベースに対応し、ソースはエミッタに対応
し、かつドレインはコレクタに対応する。複数のＥＳＤ
ダイオード２５はゲート電極２６とソース電極２４との
間に電気的に接続される。ショットキダイオード２８が
ゲート電極２６とドレイン電極２７との間に複数の多結
晶シリコンダイオード２９と直列に電気的に配置され
る。ダイオード２９は５００ボルトより高い電圧ストレ
スに対し保護を提供するためにショットキダイオード２
８に加えられている。
【００２６】ＭＯＳＦＥＴの製造の従来より知られた方
法では、典型的な保護機構はアバランシストレスから保
護するため、ＭＯＳＦＥＴの外部にまたはＭＯＳＦＥＴ
と集積して、Ｐ−Ｎ接合を使用することに依存してき
た。ＭＯＳＦＥＴプロセスにとってショットキダイオー
ドを使用することは新しく、それはＭＯＳＦＥＴ性能の
最適化の進化の間において、寄生抵抗を低減するのに設
計はオーミックコンタクトの使用に依存したからであ
る。また、ＭＯＳＦＥＴのプロセスに習熟した者にとっ
ては、本発明を形成するのに何らの余分の処理工程も必
要でないことは明らかであろう。
法では、典型的な保護機構はアバランシストレスから保
護するため、ＭＯＳＦＥＴの外部にまたはＭＯＳＦＥＴ
と集積して、Ｐ−Ｎ接合を使用することに依存してき
た。ＭＯＳＦＥＴプロセスにとってショットキダイオー
ドを使用することは新しく、それはＭＯＳＦＥＴ性能の
最適化の進化の間において、寄生抵抗を低減するのに設
計はオーミックコンタクトの使用に依存したからであ
る。また、ＭＯＳＦＥＴのプロセスに習熟した者にとっ
ては、本発明を形成するのに何らの余分の処理工程も必
要でないことは明らかであろう。
【００２７】図４のショットキダイオード素子２８は本
発明の第２の実施形態を示すために電圧検知素子（図示
せず）と置き換えることができる。図５は本発明を実施
する構造の拡大断面図である。ここではＮチャネルに対
する構造が説明されるが、高電圧クランプ装置はＰチャ
ネル装置またはＩＧＢＴに集積することもできる。５×
１０１９のオーダのドーパント濃度を備えたＮ型材料か
らなる、第１の導電型の半導体基板３９が提供されかつ
ドレイン電極として作用する。アクティブ領域４１が基
板３９の上に被着されかつ基板３９より低いドーパント
濃度を備えたＮ型材料から形成される。
発明の第２の実施形態を示すために電圧検知素子（図示
せず）と置き換えることができる。図５は本発明を実施
する構造の拡大断面図である。ここではＮチャネルに対
する構造が説明されるが、高電圧クランプ装置はＰチャ
ネル装置またはＩＧＢＴに集積することもできる。５×
１０１９のオーダのドーパント濃度を備えたＮ型材料か
らなる、第１の導電型の半導体基板３９が提供されかつ
ドレイン電極として作用する。アクティブ領域４１が基
板３９の上に被着されかつ基板３９より低いドーパント
濃度を備えたＮ型材料から形成される。
【００２８】次の工程においては、第２の導電型のＰ型
ピンチオフ構造４２が選択的注入を使用してソースおよ
びドレイン領域またはコレクタおよびエミッタ領域の形
成の間に作成される。この実施形態では、使用されるＰ
型ドーパントは約５×１０１４〜１×１０１６アトム／
ｃｍ２のドーズ量でのホウ素ソースである。他のＰ型ド
ーパントもまた適切である。ピンチオフ構造４２に近
い、隣接する、またはオーバラップするアクティブ領域
４１が次にＮ型ドーパントによって選択的に注入されて
アクティブ領域４１よりも高いドーピング濃度を備えた
オーミックコクタクト領域４３を形成する。
ピンチオフ構造４２が選択的注入を使用してソースおよ
びドレイン領域またはコレクタおよびエミッタ領域の形
成の間に作成される。この実施形態では、使用されるＰ
型ドーパントは約５×１０１４〜１×１０１６アトム／
ｃｍ２のドーズ量でのホウ素ソースである。他のＰ型ド
ーパントもまた適切である。ピンチオフ構造４２に近
い、隣接する、またはオーバラップするアクティブ領域
４１が次にＮ型ドーパントによって選択的に注入されて
アクティブ領域４１よりも高いドーピング濃度を備えた
オーミックコクタクト領域４３を形成する。
【００２９】この実施形態において使用されるＮ型ドー
パントは約５×１０１３〜５×１０１６アトム／ｃｍ２
のドース量でのリン（ｐｈｏｓｐｈｏｒｕｓ）ソースで
ある。他のＮ型ドーパントも適切である。前記ヤマザキ
による資料に提示されている、Ｐ−Ｎ接合は形成されな
いから、コンタクト領域４３を形成するために使用され
る注入および拡散工程は同じ厳重なプロセスの許容差に
支配されることはない。絶縁層４８がアクティブ領域４
１の上に被着されかつ選択的にパターニングされてコン
タクト領域４３の部分を露出する。アクティブ領域４１
における開口の寸法および数はエレクトロマイグレーシ
ョンによる信頼性の低下を最小にするために極めて重要
な高電圧クランプ装置４５の電流密度を決定する。
パントは約５×１０１３〜５×１０１６アトム／ｃｍ２
のドース量でのリン（ｐｈｏｓｐｈｏｒｕｓ）ソースで
ある。他のＮ型ドーパントも適切である。前記ヤマザキ
による資料に提示されている、Ｐ−Ｎ接合は形成されな
いから、コンタクト領域４３を形成するために使用され
る注入および拡散工程は同じ厳重なプロセスの許容差に
支配されることはない。絶縁層４８がアクティブ領域４
１の上に被着されかつ選択的にパターニングされてコン
タクト領域４３の部分を露出する。アクティブ領域４１
における開口の寸法および数はエレクトロマイグレーシ
ョンによる信頼性の低下を最小にするために極めて重要
な高電圧クランプ装置４５の電流密度を決定する。
【００３０】ツェナーダイオード４６は、米国特許第
５，３６５，０９９号に教示されたものを含む数多くの
方法で形成できかつ典型的には絶縁層４８の上に配置さ
れる。ツェナーダイオードのチェイン４６の他端は保護
されるべき半導体装置の制御電極４７に電気的に接続さ
れる。該制御電極４７は典型的には２酸化シリコンから
なる絶縁層５０の上に所在する。形成されるダイオード
の寸法および数はおのおのの特定の用途に対して望まれ
る電圧保護を調整するために変えることができる。
５，３６５，０９９号に教示されたものを含む数多くの
方法で形成できかつ典型的には絶縁層４８の上に配置さ
れる。ツェナーダイオードのチェイン４６の他端は保護
されるべき半導体装置の制御電極４７に電気的に接続さ
れる。該制御電極４７は典型的には２酸化シリコンから
なる絶縁層５０の上に所在する。形成されるダイオード
の寸法および数はおのおのの特定の用途に対して望まれ
る電圧保護を調整するために変えることができる。
【００３１】メタリゼイション層が被着されかつエッチ
ングされてコンタクト領域４３と多結晶シリコンダイオ
ードのチェイン４６の一端との間に電気的コンタクト４
４を形成する。前記メタリゼイション層はまたピンチオ
フ構造４２と保護されるべき半導体装置のソースまたは
コレクタ端子との間に電気的コンタクトを提供する。前
記ピンチオフ構造４２はそれらがコンタクト領域４３に
近接するよう配置されるべきでありかつ、３００〜１２
００ボルトのオーダの、高電圧バイアスが基板３９に印
加されたときコクタクト領域４３がデプレッション領域
５１の内側にあるように配置されなければならない。デ
プレッション領域５１は基板３９に存在する電位のいく
らかをサポートしかつツェナーダイオードチェイン４６
によってサポートされる必要がある電圧量を低減する働
きをなす。
ングされてコンタクト領域４３と多結晶シリコンダイオ
ードのチェイン４６の一端との間に電気的コンタクト４
４を形成する。前記メタリゼイション層はまたピンチオ
フ構造４２と保護されるべき半導体装置のソースまたは
コレクタ端子との間に電気的コンタクトを提供する。前
記ピンチオフ構造４２はそれらがコンタクト領域４３に
近接するよう配置されるべきでありかつ、３００〜１２
００ボルトのオーダの、高電圧バイアスが基板３９に印
加されたときコクタクト領域４３がデプレッション領域
５１の内側にあるように配置されなければならない。デ
プレッション領域５１は基板３９に存在する電位のいく
らかをサポートしかつツェナーダイオードチェイン４６
によってサポートされる必要がある電圧量を低減する働
きをなす。
【００３２】好ましい設計はＰ型ドーパントによって形
成された「ドーナツ」形状構造の中心にコクタント領域
４３を配置することによってピンチオフ構造４２を形成
する。該ピンチオフ構造４２はコンタクト領域４３のエ
ッジから０〜２５ミクロンにありかつコクタクト領域４
３を完全に取り囲む。好ましい実施形態では、前記ピン
チオフ構造４２はコンタクト領域４３のエッジから少な
くとも１０ミクロンにある。この実施形態はこの特定の
構成に限定されるものではなく、それは単一のまたは複
数のピンチオフ構造４２を使用することができかつコン
タクト領域４３の部分にオーバラップすることもできる
からである。
成された「ドーナツ」形状構造の中心にコクタント領域
４３を配置することによってピンチオフ構造４２を形成
する。該ピンチオフ構造４２はコンタクト領域４３のエ
ッジから０〜２５ミクロンにありかつコクタクト領域４
３を完全に取り囲む。好ましい実施形態では、前記ピン
チオフ構造４２はコンタクト領域４３のエッジから少な
くとも１０ミクロンにある。この実施形態はこの特定の
構成に限定されるものではなく、それは単一のまたは複
数のピンチオフ構造４２を使用することができかつコン
タクト領域４３の部分にオーバラップすることもできる
からである。
【００３３】
【発明の効果】この第２の実施形態はコンタクト領域を
形成するために何らの余分の処理工程も必要とせず、か
つ前記第１の実施形態と同様に、それらは共に従来知ら
れた解決方法よりも改善された高電圧保護を提供する
が、それは注入されたアバランシＰ−Ｎダイオードの形
状または深さによる依存性がないからである。本発明の
上述の実施形態はサポートすることができる最大ブロッ
キング電圧を制限することがなく、かつ装置の性能に影
響を与えることなく５００ボルトより十分高い電圧に対
し半導体装置の保護を提供できる。
形成するために何らの余分の処理工程も必要とせず、か
つ前記第１の実施形態と同様に、それらは共に従来知ら
れた解決方法よりも改善された高電圧保護を提供する
が、それは注入されたアバランシＰ−Ｎダイオードの形
状または深さによる依存性がないからである。本発明の
上述の実施形態はサポートすることができる最大ブロッ
キング電圧を制限することがなく、かつ装置の性能に影
響を与えることなく５００ボルトより十分高い電圧に対
し半導体装置の保護を提供できる。
【００３４】以上から、５００ボルトを越える電圧によ
るアバランシストレスから半導体装置を保護する新規な
方法が提供されたことが理解されるべきである。上記実
施形態は個々にまたは複数個組合わせて使用し、あるい
は一緒に使用して同じ半導体装置を高電圧ストレスから
保護することができる。
るアバランシストレスから半導体装置を保護する新規な
方法が提供されたことが理解されるべきである。上記実
施形態は個々にまたは複数個組合わせて使用し、あるい
は一緒に使用して同じ半導体装置を高電圧ストレスから
保護することができる。
【図１】回路の保護を提供するため従来より知られたＰ
−Ｎ接合の配置および使用を示す拡大断面図である。
−Ｎ接合の配置および使用を示す拡大断面図である。
【図２】回路保護を提供するためにアバランシダイオー
ドを使用する従来より知られた使用方法を示す電気回路
図である。
ドを使用する従来より知られた使用方法を示す電気回路
図である。
【図３】本発明の第１の実施形態を示す拡大断面図であ
る。
る。
【図４】本発明の第１の実施形態を示す電気回路図であ
る。
る。
【図５】本発明の第２の実施形態を示す拡大断面図であ
る。
る。
２０ パワーＭＯＳＦＥＴ装置 ２４ ソース電極 ２５ ＥＳＤダイオード ２６ ゲート電極または制御電極 ２７ ドレイン電極または電流伝達電極 ２８ ショットキダイオード ２９ 多結晶シリコンダイオード ３９ 半導体基板 ４１ アクティブ領域 ４２ ピンチオフ構造 ４３ オーミックコンタクト領域 ４４ 電気的コンタクト ４５ 高電圧クランプ装置 ４６ ツェナーダイオードチェイン ４７ 制御電極 ４８ 絶縁層 ５０ 絶縁層 ５１ デプレッション領域
Claims (4)
- 【請求項１】 半導体装置を５００ボルトを越える電圧
から保護するための高電圧クランプ装置であって、 第１の導電型の半導体基板（３９）、 前記半導体基板（３９）の上に被着された第１の導電型
のアクティブ領域（４１）、 前記アクティブ領域（４１）に配置された第１の導電型
の少なくとも１つのコンタクト領域（４３）、 前記半導体基板（３９）にある電位が存在するとき前記
少なくとも１つのコンタクト領域（４３）がデプレッシ
ョン領域（５１）の内側にあるように前記少なくとも１
つのコンタクト領域（４３）に近接して配置された第２
の導電型の少なくとも１つのピンチオフ構造（４２）、
そして前記アクティブ領域（４１）の上に形成された複
数のバック−バック接続多結晶シリコンダイオード（４
６）であって、前記複数のバック−バック接続多結晶シ
リコンダイオード（４６）は前記半導体装置の制御電極
（４６）と前記少なくとも１つのコンタクト領域（４
３）の間に電気的に接続されているもの、を具備するこ
とを特徴とする半導体装置を５００ボルトを越える電圧
から保護するための高電圧クランプ装置。 - 【請求項２】 前記複数のバック−バック接続ダイオー
ド（４６）は前記アクティブ領域の上の絶縁層（４８）
上に配置された多結晶シリコン層に形成されることを特
徴とする請求項１に記載の高電圧クランプ装置。 - 【請求項３】 前記少なくとも１つのピンチオフ構造
（４２）は前記少なくとも１つのコンタクト領域（４
３）から少なくとも１０ミクロンの距離にあることを特
徴とする請求項１に記載の高電圧クランプ装置。 - 【請求項４】 前記半導体装置はバイポーラトランジス
タ、ＭＯＳＦＥＴ、または絶縁ゲートバイポーラトラン
ジスタであることを特徴とする請求項１に記載の高電圧
クランプ装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/433,883 US5536958A (en) | 1995-05-02 | 1995-05-02 | Semiconductor device having high voltage protection capability |
| US08/433,883 | 1995-05-02 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08306924A true JPH08306924A (ja) | 1996-11-22 |
Family
ID=23721920
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8134205A Pending JPH08306924A (ja) | 1995-05-02 | 1996-04-30 | 高電圧保護能力を備えた半導体装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5536958A (ja) |
| EP (1) | EP0741412A3 (ja) |
| JP (1) | JPH08306924A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2000113974A (ja) * | 1998-10-06 | 2000-04-21 | Matsushita Electric Ind Co Ltd | 誘導加熱装置 |
| US6441463B2 (en) | 2000-06-29 | 2002-08-27 | Mitsubishi Denki Kabushiki Kaisha | IGBT, control circuit, and protection circuit on same substrate |
| KR100417097B1 (ko) * | 2000-10-31 | 2004-02-05 | 미쓰비시덴키 가부시키가이샤 | 반도체 장치 |
| JP2011103483A (ja) * | 2011-01-24 | 2011-05-26 | Toyota Motor Corp | 電流検出機能を有する半導体装置 |
| JP6096932B2 (ja) * | 2013-11-26 | 2017-03-15 | シャープ株式会社 | 半導体装置 |
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1995
- 1995-05-02 US US08/433,883 patent/US5536958A/en not_active Expired - Lifetime
-
1996
- 1996-04-29 EP EP96106736A patent/EP0741412A3/en not_active Withdrawn
- 1996-04-30 JP JP8134205A patent/JPH08306924A/ja active Pending
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Also Published As
| Publication number | Publication date |
|---|---|
| EP0741412A2 (en) | 1996-11-06 |
| EP0741412A3 (en) | 1997-07-16 |
| US5536958A (en) | 1996-07-16 |
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