JP4706462B2 - 電流検出機能を有する半導体装置 - Google Patents

Description

本発明は、自身を流れる電流量を検出する機能（電流検出機能）を有する半導体装置に関する。特に、本発明は、電流検出機能を有するとともに、ESD(Electro Static Discharge：静電気放電)に対する対策が講じられている半導体装置に関する。

一般的に、半導体装置は半導体基板内に複数のスイッチング素子を備えている。ここでいうスイッチング素子とは、一対の主電極間を流れる電流のオン・オフを経時的に切換えるために必要とされる最小単位の構造のことをいう。この種の半導体装置において、スイッチング素子を流れる電流量を検出する機能を有する半導体装置が開発されている。一般的に、スイッチング素子を流れる電流量を検出するために、半導体基板内に形成されている複数のスイッチング素子を２グループに区分する手法が採用される。一方のグループに属するスイッチング素子群については、一方の主電極を共通に用い、基準電位に接続する。他方のグループに属するスイッチング素子群については、前記の主電極とは別の主電極を共通に用い、電流検出装置を介して、基準電位に接続する。本明細書では、前者の主電極をメイン電極といい、後者の主電極をセンサ電極という。また、メイン電極に流れる電流をオン・オフするスイッチング素子をメインスイッチング素子といい、センサ電極に流れる電流をオン・オフするスイッチング素子をセンサスイッチング素子という。メインスイッチング素子とセンサスイッチング素子の他方の主電極（通常は高電位側の電極）は共通とし、オン・オフを切換えるゲート電極もメインスイッチング素子とセンサスイッチング素子で共通化する。
この半導体装置によると、ゲート電極にゲートオン電圧を印加することによって、メインスイッチング素子とセンサスイッチング素子の両者がオンし、メイン電極とセンサ電極の双方に電流が流れる。メイン電極とセンサ電極を流れる電流は比例関係にあることから、センサ電極に流れる電流を検出すれば、メイン電極を流れる電流値を検出することができる。

半導体装置を流れる電流量を検出することによって、半導体装置に接続されている負荷装置等が短絡したときに流れる異常な大電流を検知することができる。これにより、負荷装置等が短絡した場合には、半導体装置を強制的にオフさせることによって、半導体装置に過電流が流れることを防止することができる。

通常、センサスイッチング素子の個数は、メインスイッチング素子の個数に比して少数である。このために、センサスイッチング素子群のセンサ電極とゲート電極の間のゲート入力容量（ゲート絶縁膜の面積によって決められる）は、メインスイッチング素子群のメイン電極とゲート電極の間のゲート入力容量に比して小さい。メインスイッチング素子群のゲート入力容量は大きいので、メイン電極とゲート電極の間のESD耐量は高い。一方、センサスイッチング素子群のゲート入力容量は小さいので、センサ電極とゲート電極の間のESD耐量は小さい。このために、センサ電極とゲート電極の間にESDが印加されると、センサスイッチング素子のゲート絶縁膜が破壊されやすい。

センサスイッチング素子群のセンサ電極とゲート電極の間のESD耐量を向上させるために、一般的に、センサ電極とゲート電極の間にツェナーダイオードを設ける技術が用いられている。ツェナーダイオードが設けられていると、センサ電極とゲート電極の間にESDが印加されたとしても、センサスイッチング素子のゲート絶縁膜に高い電圧が作用することを防止できる。
この種の技術に関連する特許文献を下記に列記する。

特開平６−８５１７４号公報 特開２００１−３５８５６８号公報 特開２００１−１６０８２号公報 特開２００２−５１７１１６号公報

しかしながら、センサ電極とゲート電極の間にツェナーダイオードが設けられていると、ツェナーダイオードを介してツェナーリーク電流が不可避的に流れてしまう。このために、半導体装置をオンさせたときに、ゲート駆動損失が増加するという問題がある。
本発明の目的は、センサ電極とゲート電極の間に、ESD等に起因する過電圧が作用しても半導体装置が破壊しないように保護する保護素子を設けるとともに、その保護素子によってゲート駆動損失が増加することを防止する半導体装置を提供することである。

本発明は、メイン電極とセンサ電極の間に、電荷を放電するための保護素子が設けられていることを特徴としている。保護素子は、センサ電極とゲート電極の間にESD等の過電圧が印加された場合に、センサ電極からメイン電極に向けて電荷を放電する。これにより、センサスイッチング素子群のゲート絶縁膜が破壊されることを防止することができる。なお、メイン電極に電荷を放電したとしても、メインスイッチング素子群のゲート入力容量は大きいことから、メインスイッチング素子群のゲート絶縁膜が破壊されることはない。
さらに、本発明の保護素子は、メイン電極とセンサ電極の間に設けられているので、両者間にリーク電流が流れたとしても、ゲート駆動損失を増加させるものではない。
本発明は、センサ電極とゲート電極の間に、ESD等に起因する過電圧が作用しても半導体装置が破壊しないように保護する保護素子を備えている。その保護素子は、センサ電極とメイン電極の間に設けられているので、ゲート駆動損失を増大させることがない。

本明細書で開示される１つの半導体装置は、複数のスイッチング素子が形成されている半導体基板と、前記半導体基板上に形成されており、一部のスイッチング素子群に共通して接続されているとともに、基準電位に接続されて用いられるメイン電極と、前記半導体基板上に形成されており、残部のスイッチング素子群に共通して接続されているとともに、電流検出装置を介して、基準電位に接続されて用いられるセンサ電極と、前記半導体基板上に形成されており、前記メイン電極と前記センサ電極の間に形成されており、前記メイン電極と前記センサ電極の間に所定の電位差が形成されたときに両者間を導通する保護素子と、を備えている。前記半導体基板は、前記メイン電極に接続するスイッチング素子群が形成されているメインスイッチング素子領域と、前記センサ電極に接続するスイッチング素子群が形成されているセンサスイッチング素子領域と、前記メインスイッチング素子領域と前記センサスイッチング素子領域の間に位置しており、前記メインスイッチング素子領域と前記センサスイッチング素子領域を隔てている分離領域と、を有している。前記保護素子は、平面視したときに、前記分離領域が存在する範囲の少なくとも一部に重複している。また、スイッチング素子はＩＧＢＴであり、メイン電極とセンサ電極がエミッタ端子に接続される。
本明細書で開示される他の１つの半導体装置は、半導体基板内に複数のスイッチング素子が形成されている半導体装置に具現化される。本明細書で開示される他の１つの半導体装置は、一部のスイッチング素子群に共通するとともに、基準電位に接続されて用いられるメイン電極を備えている。本明細書で開示される他の１つの半導体装置は、残部のスイッチング素子群に共通するとともに、電流検出装置を介して、基準電位に接続されて用いられるセンサ電極を備えている。本明細書で開示される他の１つの半導体装置はさらに、メイン電極とセンサ電極の間に形成されており、メイン電極とセンサ電極の間に所定の電位差が形成されたときに両者間を導通する保護素子を備えていることを特徴としている。
本明細書で開示される半導体装置によると、センサスイッチング素子群のセンサ電極とゲート電極の間にESD等の過電圧が印加された場合は、保護素子を介してセンサ電極からメインスイッチング素子群のメイン電極に向けて電荷を放電することができる。これにより、センサスイッチング素子群のゲート絶縁膜が破壊されることを防止することができる。さらに、本明細書で開示される保護素子は、センサ電極とメイン電極の間に設けられているので、両者間にリーク電流が流れたとしても、ゲート駆動損失を増加させるものではない。

保護素子が、メイン電極とセンサ電極の間に双方向に配置されている複数のダイオードで構成されていることが好ましい。
ダイオードを双方向に配置させることによって、ダイオードの降伏電圧を超えない範囲において、メイン電極とセンサ電極の間を非導通の状態に維持することができる。このため、ダイオードの降伏電圧を超えない範囲において、メイン電極とセンサ電極を流れる電流を確実に分流させることができる。また、ダイオードの降伏電圧を超えたときに、メイン電極とセンサ電極の間を導通の状態にすることができる。したがって、ダイオードの降伏電圧を利用することによって、メイン電極とセンサ電極の間の導通・非導通の状態を切換えることができる。

保護素子は、メイン電極からセンサ電極にまで伸びている半導体層で構成することができる。この場合の半導体層は、第１半導体領域、第２半導体領域、及び第３半導体領域を備えている。第１半導体領域、第２半導体領域、及び第３半導体領域は、メイン電極とセンサ電極の間に直列に配置されている。第１半導体領域は、メイン電極に電気的に接続されているとともに、第１導電型の不純物を含有している。第２半導体領域は、第２導電型の不純物を含有している。第３半導体領域は、センサ電極に電気的に接続されているとともに、第１導電型の不純物を含有している。
この保護素子によると、第１半導体領域と第２半導体領域の間、及び第２半導体領域と第３半導体領域の間にｐｎ接合が形成され、それぞれのｐｎ接合の方向が逆方向になる。これにより、メイン電極とセンサ電極の間に双方向に配置されている複数のダイオードを得ることができる。

保護素子の耐圧は、メイン電極と、そのメイン電極を主電極とするスイッチング素子のゲート電極の間の最大定格電圧よりも大きい値であることが好ましい。さらに、保護素子の耐圧は、ゲート絶縁膜の破壊耐圧よりも小さいことが好ましい。
保護素子の耐圧が、メイン電極とゲート電極の間の最大定格電圧よりも大きいと、ゲート電極に印加される制御信号によって保護素子が不用意にオンすることが防止される。
保護素子の耐圧が、ゲート絶縁膜の破壊耐圧よりも小さいと、ゲート絶縁膜が破壊されるよりも先に、保護素子をオンさせることができる。

本発明によると、センサスイッチング素子群のセンサ電極とゲート電極の間にESD等の過電圧が印加された場合は、保護素子を介してセンサ電極からメインスイッチング素子群のメイン電極に向けて電荷を放電することができる。これにより、センサスイッチング素子群のゲート絶縁膜が破壊されることを防止することができる。さらに、本発明の保護素子は、メイン電極とセンサ電極の間に設けられているので、両者間にリーク電流が流れたとしても、ゲート駆動損失を増加させるものではない。
本発明は、センサスイッチング素子群のセンサ電極とゲート電極の間において、その間のESD等の過電圧に対する対策を講じながらも、ゲート駆動損失が低く抑えられた半導体装置を提供することができる。

本発明の特徴を以下に記載する。
（第１形態） 保護素子には、ｐｎｐ、ｎｐｎ、ｐｎｐｎｐ又はｎｐｎｐｎの構造を有するものを好適に利用することができる。
（第２形態） 本発明の半導体装置では、半導体装置全体を流れる電流に対して、センサスイッチング素子領域を流れる電流の割合（電流センス比という）が０．０１以下であることが望ましい。具体的には、
スイッチング素子の個数に占めるセンサスイッチング素子の個数の割合が０．０１以下であることが望ましい。
（第３形態） 本発明の半導体装置は、メインスイッチング素子のゲート入力容量が、マシンモードと呼ばれるＥＳＤ耐量試験で各電極間（各端子間）に供給される電荷量をゲート絶縁膜の破壊耐圧で除した値よりも大きいときに特に有用である。

以下に、図面を参照して実施例を詳細に説明する。
図１に、半導体装置１０の概略的な回路図を示す。図２に、半導体装置１０の要部断面図を模式的に示す。図１と図２に共通する符号は、共通の構成要素を示す。半導体装置１０は、電気自動車、ハイブリッド車又は燃料電池車等に搭載されているモータをインバータ制御する際に用いられる電力用半導体装置である。なお、図１では、半導体装置１０の他に、半導体装置１０に接続されて用いられる電力供給源９２、モータ９４、ゲート駆動装置９５及び電流検出装置９６も併せて図示されている。

図１に示すように、半導体装置１０は、電流のオン・オフを経時的に切換えるスイッチング部２０と、保護素子３０を備えている。スイッチング部２０は、IGBT（Insulated Gate Bipolar Transistor）を基本構造とする複数のスイッチング素子を備えている。スイッチング部２０は、コレクタ電極２２と、ゲート電極２３と、メイン電極２４と、センサ電極２５を備えている。メイン電極２４とセンサ電極２５は、エミッタ電極が２グループに区分された電極である。コレクタ電極２２は複数のスイッチング素子に共通している。ゲート電極２３も複数のスイッチング素子に共通している。メイン電極２４は、大部分のスイッチング素子に共通している。センサ電極２５は、メイン電極２４から電気的に区分されており、残部のスイッチング素子に共通している。メイン電極２４に接続されているスイッチング素子をメインスイッチング素子という。センサ電極２５に接続されているスイッチング素子をセンサスイッチング素子という。
コレクタ電極２２は、コレクタ端子４１に電気的に接続されている。コレクタ端子４１は、モータ９４が接続されて用いられる。そのモータ９４には電力供給源９２が接続されている。ゲート電極２３は、ゲート端子４２に電気的に接続されている。ゲート端子４２は、ゲート駆動装置９５が接続されて用いられる。メイン電極２４は、メイン端子４３に電気的に接続されている。メイン端子４３は、接地電位（基準電位の一例）に接続されて用いられる。センサ電極２５は、センサ端子４４に電気的に接続されている。センサ端子４４は、電流検出装置９６を介して、接地電位に接続されて用いられる。
保護素子３０は、メイン電極２４に電気的に接続されている第１接続点３６と、センサ電極２５に電気的に接続されている第２接続点３１の間に設けられている複数のダイオード３２、３３、３４、３５を備えている。

次に、図２を参照して、半導体装置１０の構造を説明する。
半導体装置１０は、メイン電極２４が形成されている範囲に対応するメインスイッチング素子領域２６と、センサ電極２５が形成されている範囲に対応するセンサスイッチング素子領域２７に区画されている。メインスイッチング素子領域２６とセンサスイッチング素子領域２７には、共通した構造のスイッチング素子９８が繰り返し形成されている。なお、実際の半導体装置１０は、スイッチング素子９８が紙面左右にさらに繰返し形成されている。図２は、その一部を表していることに留意されたい。
半導体装置１０は、コレクタ電極２２と、コレクタ電極２２上に形成されているｐ^＋型のコレクタ領域６１と、コレクタ領域６１上に形成されているｎ^＋型のフィールドストップ領域６２と、フィールドストップ領域６２上に形成されているｎ⁻型のドリフト領域６３を備えている。ドリフト領域６３の表面部に、ｐ型のボディ領域６４が形成されている。そのボディ領域６４内に、複数のｎ^＋型のエミッタ領域６６が選択的に形成されている。ドリフト領域６３とエミッタ領域６６は、ボディ領域６４によって隔てられている。エミッタ領域６６とドリフト領域６３を隔てているボディ領域６４に、ゲート絶縁膜６５を介してゲート電極２３が対向している。ゲート電極２３はトレンチタイプであり、ボディ領域６４を貫通してドリフト領域６３にまで達している。ゲート電極２３は、層間絶縁膜８１によってメイン電極２４及びセンサ電極２５から隔てられている。メインスイッチング素子領域２６とセンサスイッチング素子領域２７の間に、ｐ型の不純物濃度が濃く調整された半導体拡散領域６７が形成されている。半導体拡散領域６７は、メインスイッチング素子領域２６とセンサスイッチング素子領域２７の間の電気的な絶縁性を向上させることができる。メインスイッチング素子領域２６のエミッタ領域６６群は、メイン電極２４に電気的に接続されている。センサスイッチング素子領域２７のエミッタ領域６６群は、センサ電極２５に電気的に接続されている。上記した各半導体領域は、扁平な半導体基板６０内に作り込まれている。
ここで、本明細書でいうスイッチング素子９８に関して説明する。コレクタ領域６１、フィールドストップ領域６２、ドリフト領域６３及びボディ領域６４は、各スイッチング素子間に亘って形成されている。したがって、個々のスイッチング素子は、ゲート電極２３、ゲート絶縁膜６５及びエミッタ領域６６の組合せのゲート構造によって識別される。即ち、一つのゲート構造が、一つのスイッチング素子の単位構造として識別される。

メインスイッチング素子領域２６のメイン電極２４とセンサスイッチング素子領域２７のセンサ電極２５は、空間的に分離されており、電気的に絶縁されている。メインスイッチング素子領域２６とセンサスイッチング素子領域２７のコレクタ電極２２は共通しており、ゲート電極２３には共通の制御信号が印加される。したがって、メイン電極２４とセンサ電極２５を電気的に分離することによって、メインスイッチング素子領域２６とセンサスイッチング素子領域２７を流れる電流を分流させることができる。センサスイッチング素子領域２７を流れる電流を、電流検出装置９６を用いて検出することによって、センサスイッチング素子領域２７を流れる電流量から半導体装置１０又はメインスイッチング素子領域２６を流れる電流量を算出することができる。例えば、半導体装置１０を流れる電流量を監視することによって、半導体装置１０に接続されているモータ９４等が短絡したときに流れる電流量の異常値を検知することができる。これにより、モータ９４等が短絡した場合、半導体装置１０を強制的にオフさせることによって、半導体装置１０に過電流が流れることを防止することができる。

図２に示すように、半導体装置１０は、半導体基板６０の表面に形成されている保護素子３０を備えている。保護素子３０は、多結晶シリコンからなる半導体層７０と、その半導体層７０を被覆しており、酸化シリコンからなる絶縁膜８２、８４、８６、８８を備えている。半導体層７０は、メイン電極２４からセンサ電極２５にまで伸びている。絶縁膜８２、８４、８６、８８は、半導体層７０の下面を被覆している下面絶縁膜８２と、半導体層７０の側面を被覆している側面絶縁膜８４、８８と、半導体層７０の上面を被覆している上面絶縁膜８６を備えている。下面絶縁膜８２は、層間絶縁膜８１と共通の製造プロセスで形成することができる。上面絶縁膜８６の一部に２つの開口が形成されており、一方の開口（図１の第１接続点３６に対応する）を介して半導体層７０の一部がメイン電極２４に接しており、他方の開口（図１の第２接続点３１に対応する）を介して半導体層７０の他の一部がセンサ電極２５に接している。

半導体層７０は、第１半導体領域７１、第２半導体領域７２、第３半導体領域７３、第４半導体領域７４、及び第５半導体領域７５を備えている。第１半導体領域７１、第２半導体領域７２、第３半導体領域７３、第４半導体領域７４、及び第５半導体領域７５は、メイン電極２４とセンサ電極２５の間に直列に配置されている。
第１半導体領域７１は、メイン電極２４に第１接続点３６を介して電気的に接続されており、ｎ型の不純物を含有している。第２半導体領域７２は、第１半導体領域７１に接しており、第１半導体領域７１によってメイン電極２４から隔てられており、ｐ型の不純物を含有している。第３半導体領域７３は、第２半導体領域７２に接しており、第２半導体領域７２によって第１半導体領域７１から隔てられており、ｎ型の不純物を含有している。第４半導体領域７４は、第３半導体領域７３に接しており、第３半導体領域７３によって第２半導体領域７２から隔てられており、ｐ型の不純物を含有している。第５半導体領域７５は、第４半導体領域７４に接しており、第４半導体領域７４によって第３半導体領域７３から隔てられており、ｎ型の不純物を含有している。第５半導体領域７５はさらに、第２接続点３１を介してセンサ電極２５に電気的に接続されている。

図１に示すように、第１半導体領域７１と第２半導体領域７２の間のｐｎ接合によって、第１ダイオード３２が形成されている。第２半導体領域７２と第３半導体領域７３の間のｐｎ接合によって、第２ダイオード３３が形成されている。第３半導体領域７３と第４半導体領域７４の間のｐｎ接合によって、第３ダイオード３４が形成されている。第４半導体領域７４と第５半導体領域７５の間のｐｎ接合によって、第４ダイオード３５が形成されている。第１ダイオード３２と第３ダイオード３４は、メイン電極２４からセンサ電極２５に向かう方向が順方向である。第２ダイオード３３と第４ダイオード３５は、センサ電極２５からメイン電極２４に向かう方向が順方向である。

次に、保護素子３０の作用を説明する。
半導体装置１０の製造工程では、様々な要因から半導体装置１０にESDが印加されることがある。一般的に、電流検出用にセンサスイッチング素子領域を備えている半導体装置では、センサスイッチング素子領域のゲート絶縁膜が破壊され易いという問題がある。これは以下の理由による。
センサスイッチング素子領域２７に形成されているスイッチング素子の個数は、スイッチング素子の全体個数に比して少数である。このため、センサスイッチング素子領域２７のセンサ電極２５とゲート電極２３の間のゲート入力容量（ゲート絶縁膜６５の面積によって決められる）は、メインスイッチング素子領域２６のゲート入力容量に比して小さい。メインスイッチング素子領域２６のゲート入力容量は大きいので、メインスイッチング素子領域２６のメイン電極２４とゲート電極２３の間のESD耐量は高い。一方、センサスイッチング素子領域２７のゲート入力容量は小さいので、センサスイッチング素子領域２７のセンサ電極２５とゲート電極２３の間のESD耐量は、一般的には小さくなってしまう。このため、センサ電極２５とゲート電極２３の間にESDが印加されると、何の対策も講じられていなければ、センサスイッチング素子領域２７のゲート絶縁膜６５が破壊されるという事態が発生してしまう。
しかし、本実施例の半導体装置１０には、保護素子３０が設けられている。保護素子３０は、センサスイッチング素子領域２７のセンサ電極２５とゲート電極２３の間にESDが印加された場合に、センサ電極２５からメインスイッチング素子領域２４のメイン電極２４に向けて電荷を放電することができる。即ち、印加されたESDに基づいて、センサ電極２５とメイン電極２４の間に所定の電位差が形成されると、その電位差がダイオード３２、３３、３４、３５の合計の降伏電圧を超えたきに、ダイオード３２、３３、３４、３５がオンすることによって両者間を導通する。これにより、センサスイッチング素子領域２７のゲート絶縁膜６５が破壊されることを防止することができる。なお、メインスイッチング素子領域２６のメイン電極２４に電荷を放電したとしても、メインスイッチング素子領域２６のゲート入力容量は大きいことから、メインスイッチング素子領域２６のゲート絶縁膜６５が破壊されることはない。
半導体装置１０の製造工程では、半導体装置１０のESDに対する耐量を評価するために、半導体装置１０の各端子間に強制的に電荷を印加する試験、例えば、マンモード及びマシンモードと呼ばれるESD耐量試験が実施される。半導体装置１０は、保護素子３０が設けられていることによって、標準的なマンモード及びマシンモードと呼ばれるESD耐量試験の評価基準を実施しても、ゲート絶縁膜６５等が破損することが回避される。

保護素子３０では、第１ダイオード３２及び第３ダイオード３４の順方向と、第２ダイオード３３及び第４ダイオード３５の順方向が逆向きに配置されている。センサ電極２５からメイン電極２４への電荷の放電は、第１ダイオード３２及び第３ダイオード３４の合計の降伏電圧を超えないと発生しない。メイン電極２４からセンサ電極２５への電荷の放電は、第２ダイオード３３及び第４ダイオード３５の合計の降伏電圧を超えないと発生しない。したがって、保護素子３０は、ダイオード３２、３３、３４、３５の合計の降伏電圧を超えない範囲において、メイン電極２４とセンサ電極２５の間を非導通の状態に保つことができる。これにより、ダイオード３２、３３、３４、３５の合計の降伏電圧を超えない範囲において、メイン電極２４を流れる電流とセンサ電極２５を流れる電流を確実に分流させることができる。通常の状態では、メイン電極２４を流れる電流とセンサ電極２５を流れる電流を分流させることによって、電流検出装置９６によって得られる検出値の精度を向上させることができる。
また、保護素子３０は、ダイオード３２、３３、３４、３５の合計の降伏電圧を超えたときに、メイン電極２４とセンサ電極２５の間を導通の状態にすることができる。したがって、保護素子３０は、ダイオード３２、３３、３４、３５の降伏電圧を利用することによって、メイン電極２４とセンサ電極２５の間の導通・非導通の状態を切換えることができる。なお、メイン電極２４とセンサ電極２５の間の導通・非導通を切換えるのに要する電位差は、保護素子３０に設けられるダイオードの個数を調整することによって調整することができる。

また、背景技術で説明したように、センサスイッチング素子領域のエミッタ電極とゲート電極の間のESD耐量を向上させるために、センサスイッチング素子領域のエミッタ電極とゲート電極の間にツェナーダイオードを設ける技術が知られている。しかしながら、ツェナーダイオードが設けられていると、ツェナーダイオードを介してツェナーリーク電流が不可避的に発生してしまう。このため、実質的なゲートリーク電流が増大し、ひいては半導体装置のゲート駆動損失が増加するという問題がある。
一方、半導体装置１０の場合、保護素子３０がメイン電極２４とセンサ電極２５の間に設けられている。したがって、メイン電極２４とセンサ電極２５の間にリーク電流が流れたとしても、ゲートリーク電流が増大するものではない。

図３に、ツェナーダイオードを利用する従来の半導体装置と、本実施例の半導体装置１０のゲートリーク電流量を示す。図３（ａ）は、半導体装置の温度が２５℃の場合であり、図３（ｂ）は半導体装置の温度が１５０℃の場合である。
いずれの温度の場合でも、本実施例の半導体装置１０は、ゲートリーク電流量が顕著に低減されていることが分かる。さらに、従来の半導体装置は、温度変化によってゲートリーク電流量も変化している。一方、本実施例の半導体装置１０は、温度変化があったとしても、ゲートリーク電流の変化が小さい。半導体装置１０は、温度変化に対して特性が安定している。
本実施例の半導体装置１０は、ゲートリーク電流が小さいので、ゲート駆動損失も小さく抑えられる。本実施例の半導体装置１０によれば、センサスイッチング素子領域２７のセンサ電極２５とゲート電極２３の間において、その間のESDに対する対策を講じながらも、ゲート駆動損失を低く抑えることができる。
なお、半導体装置１０がオンしているときに、保護素子３０を介してメイン電極２４とセンサ電極２５の間にリーク電流が流れたとしても、そのリーク電流量は半導体装置１０を流れる電流量に比して極めて小さい。したがって、センサスイッチング素子領域２７を利用して検出する電流量の検出感度を悪化させるものではない。

以下に、本実施例の半導体装置１０の他の特徴を記載する。
（１）半導体装置１０の全体を流れる電流に対して、センサスイッチング素子領域２７を流れる電流の割合（電流センス比という）が０．０１以下であることが望ましい。具体的には、半導体装置１０に形成されているスイッチング素子の全体個数に占めるセンサスイッチング素子領域２７に形成されているスイッチング素子の個数の割合が０．０１以下であることが好ましい。センサスイッチング素子領域２７に形成されているスイッチング素子の個数の割合が小さいほど、半導体装置１０を流れる電流値の検出感度を向上させることができる。この数値を満たすようになると、センサスイッチング素子領域２７のゲート入力容量がメインスイッチング素子領域２６のゲート入力容量に比して小さくなり、一般的にはセンサスイッチング素子領域２７のESD耐量が小さくなってしまう。このような場合に、半導体装置１０のように、保護素子３０が設けられていると、センサスイッチング素子領域２７のセンサ電極２５とゲート電極２３の間のESD耐量を向上させることができる。電流量の検出感度を向上させながら、ESD耐量も向上させることができる。

（２）センサスイッチング素子領域のエミッタ電極とゲート電極の間にツェナーダイオードが設けられている従来の半導体装置は、ゲートスクリーニング試験を実施する際に不具合が生じるという問題もある。ゲートスクリーニング試験とは、半導体装置のゲート端子以外の端子を接地するとともに、ゲート端子に所定電圧を印加することによって、ゲート構造（典型的には、ゲート絶縁膜）の不良品をスクリーニングする試験をいう。ゲート端子に印加する所定電圧は、ゲート絶縁膜に要求される破壊電圧の７０−８０％の電圧を用いることが多い。しかしながら、従来技術のように、センサスイッチング素子領域のエミッタ電極とゲート電極の間にツェナーダイオードを設けられていると、センサスイッチング素子領域のゲート端子に、ツェナーダイオードの降伏電圧を超えた電圧を印加することができない。このため、ゲートスクリーニング試験によって不良品を除くことができない場合がある。
一方、半導体装置１０の場合、ゲート端子４２と他の端子は絶縁されているので、ゲート端子４２に十分な電圧を印加することが可能である。したがって、ゲート端子４２にゲートスクリーニング試験に必要とされる電圧を印加することができる。ゲート絶縁膜６５の不良品をスクリーニングすることができる。

（３）一般的に、半導体装置１０のESDに対する耐量を評価するために、半導体装置１０の各端子間に強制的に電荷を印加するマシンモードと呼ばれるESD耐量試験が実施される。半導体装置１０のメインスイッチング素子領域２６のゲート入力容量は、マシンモードと呼ばれるESD耐量試験で各端子間に供給される電荷量をゲート絶縁膜の破壊耐圧で除した値よりも大きいことが望ましい。メインスイッチング素子領域２６のゲート入力容量を大きくするには、メインスイッチング素子領域２６に形成されているスイッチング素子の個数を多くする等が有効である。
上記の関係を満たしていれば、マシンモードと呼ばれるESD耐量試験を実施したとしても、メインスイッチング素子領域２６のゲート絶縁膜６５が破壊されることが防止される。標準的なマシンモードと呼ばれるESD耐量試験では、電荷を供給する際に利用される電圧源に２００（Ｖ）のものが利用され、電荷を蓄積するコンデンサに２００（ｐＦ）のものが利用されることが多い。したがって、メインスイッチング素子領域２６のゲート入力容量は、
２００（Ｖ）×２００（ｐＦ）／ゲート絶縁膜６５の破壊耐圧
よりも大きく調整されるのが望ましい。
また、一般的なゲート絶縁膜６５の破壊耐圧は約８０Ｖであることが多い。したがって、上記式からメインスイッチング素子領域２６のゲート入力容量は５００（ｐＦ）よりも大きく調整されているのが好ましい。
図４に、メインスイッチング素子領域２６のゲート入力容量と半導体装置１０の静電耐量の関係を示す。
図４に示すように、ゲート入力容量が５００ｐＦよりも大きくなると、半導体装置１０の静電耐量は顕著に大きくなることが分かる。前記したように、ゲート入力容量が５００ｐＦよりも大きくなると、メインスイッチング素子領域２６のゲート絶縁膜６５の破壊が防止される。半導体装置１０では、保護素子３０を利用して、センサスイッチング素子領域２７のゲート絶縁膜６５の破壊も防止されている。保護素子３０を介して、センサスイッチング素子領域２７のセンサ電極２５からメインスイッチング素子領域２６のメイン電極２４に電荷が放電されたとしても、メインスイッチング素子領域２６のゲート絶縁膜６５が破壊されることが防止されている。したがって、メインスイッチング素子領域２６及びセンサスイッチング素子領域２７のいずれのゲート絶縁膜６５も破壊されることが防止されている。このため、ゲート入力容量が５００ｐＦよりも大きくなると、半導体装置１０の静電耐量は顕著に大きくなるのである。

（４）保護素子３０は、半導体基板６０の表面に、半導体装置１０を製造する際のプロセスを利用して形成することができる。保護素子３０を製造することによるコストの大幅な増加はない。また、保護素子３０は、半導体装置１０と一体で形成されており、サイズの増加もない。

（５）保護素子３０はさらに、ダイオード３２、３３、３４、３５に対して直列に配置された抵抗を備えていてもよい。この抵抗は、半導体装置１０の製造する際の製造プロセスを利用して形成できるものが好ましい。例えば、抵抗は、保護素子３０の半導体層７０に接して形成されており、不純物濃度が調整された領域を形成することによって得ることができる。
この種の抵抗が設けられていると、保護素子３０を流れる電流量を制限することができる。これにより、保護素子３０に設けられているダイオード３２、３３、３４、３５のｐｎ接合面積が十分に確保できない場合でも、センサスイッチング素子領域２７のセンサ電極２５とゲート電極２３の間のＥＳＤ耐量を向上させることができる。あるいは、抵抗を設けることによって、ダイオード３２、３３、３４、３５のｐｎ接合面積を小さくすることができ、半導体装置１０の小型化を実現できるとも言える。

（６）メインスイッチング素子領域２６とセンサスイッチング素子領域２７の間のＤＣ耐圧は、設計によって大きく異なっており、概ね数Ｖ〜数十Ｖ程度が観測されることが多い。したがって、直感的には、メインスイッチング素子領域２６とセンサスイッチング素子領域２７の間に上記耐圧のバルクダイオードを内蔵していると評価することができ得る。このため、メインスイッチング素子領域２６とセンサスイッチング素子領域２７の間の耐圧がバルクダイオードの耐圧よりも低ければ、バルクダイオードの方で保護がかかるように思われる。しかしながら、この現象は生じない。実際には、メインスイッチング素子領域２６とセンサスイッチング素子領域２７の間のバルクダイオードの耐圧は、数百Ｖである。したがって、このバルクダイオードがＥＳＤに対する保護素子として働くことは期待できない。したがって、メインスイッチング素子領域２６とセンサスイッチング素子領域２７の間の耐圧よりも高い保護素子を用いたとしても、保護素子の耐圧がゲート絶縁膜の耐圧以下であれば、ゲート絶縁膜のＥＳＤ破壊に対して効果を有する。

以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。

半導体装置の回路図を概略的に示す。 半導体装置の要部断面図を模式的に示す。 （ａ）２５℃におけるゲートリーク電流量を示す。（ｂ）１５０℃におけるゲートリーク電流量を示す。 ゲート−エミッタ容量と静電耐量の関係を示す。

符号の説明

１０：半導体装置
２０：スイッチング部
２２：コレクタ電極
２３：ゲート電極
２４：メイン電極
２５：センサ電極
２６：メインスイッチング素子領域
２７：センサスイッチング素子領域
３０：保護素子
３１：第１接続点
３２、３３、３４、３５：ダイオード
３６：第２接続点
４１：コレクタ端子
４２：ゲート端子
４３：メインエミッタ端子
４４：センサエミッタ端子
６０：半導体基板
６１：コレクタ領域
６２：フィールドストップ領域
６３：ドリフト領域
６４：ボディ領域
６５：ゲート絶縁膜
６６：エミッタ領域
６７：半導体拡散領域
７０：半導体層
７１、７２、７３、７４、７５：半導体領域
８１：層間絶縁膜
８２、８４、８６、８８：絶縁膜
９２：電力供給源
９４：モータ
９５：ゲート駆動装置
９６：電流検出装置
９８：スイッチング素子

Claims (6)

1. 複数のスイッチング素子が形成されている半導体基板と、
   前記半導体基板上に形成されており、一部のスイッチング素子群に共通して接続されているとともに、基準電位に接続されて用いられるメイン電極と、
   前記半導体基板上に形成されており、残部のスイッチング素子群に共通して接続されているとともに、電流検出装置を介して、基準電位に接続されて用いられるセンサ電極と、
   前記半導体基板上に形成されており、前記メイン電極と前記センサ電極の間に形成されており、前記メイン電極と前記センサ電極の間に所定の電位差が形成されたときに両者間を導通する保護素子と、を備えており、
   前記半導体基板は、
   前記メイン電極に接続するスイッチング素子群が形成されているメインスイッチング素子領域と、
   前記センサ電極に接続するスイッチング素子群が形成されているセンサスイッチング素子領域と、
   前記メインスイッチング素子領域と前記センサスイッチング素子領域の間に位置しており、前記メインスイッチング素子領域と前記センサスイッチング素子領域を隔てている分離領域と、を有しており
   前記保護素子は、平面視したときに、前記分離領域が存在する範囲の少なくとも一部に重複しており、
   前記スイッチング素子はＩＧＢＴであり、
   前記メイン電極と前記センサ電極は、エミッタ端子に接続されることを特徴とする半導体装置。
2. 前記保護素子が、前記メイン電極と前記センサ電極の間に双方向に配置されている複数のダイオードで構成されていることを特徴とする請求項１の半導体装置。
3. 前記保護素子が、前記メイン電極から前記センサ電極にまで伸びている半導体層で構成されており、
   前記半導体層は、直列に配置されている第１半導体領域、第２半導体領域、及び第３半導体領域を備えており、
   前記第１半導体領域は、前記メイン電極に電気的に接続されているとともに、第１導電型の不純物を含有しており、
   前記第２半導体領域は、第２導電型の不純物を含有しており、
   前記第３半導体領域は、前記センサ電極に電気的に接続されているとともに、第１導電型の不純物を含有していることを特徴とする請求項２の半導体装置。
4. 前記保護素子の耐圧が、
   前記メイン電極と、そのメイン電極を主電極とする前記スイッチング素子のゲート電極の間の最大定格電圧よりも大きい値であり、
   ゲート絶縁膜の破壊耐圧よりも小さいことを特徴とする請求項２又は３の半導体装置。
5. 前記分離領域には、前記メインスイッチング素子領域と前記センサスイッチング素子領域に形成されているｐ型のボディ領域よりも不純物濃度が濃いｐ型の半導体領域が形成されている請求項１〜４のいずれか一項に記載の半導体装置。
6. 前記スイッチング素子は、トレンチゲート電極を有することを特徴とする請求項１〜５のいずれか一項に記載の半導体装置。
   

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