KR100338338B1 - 반도체 집적 회로 - Google Patents

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Abstract

내부 회로의 입력 측에 제공되는 MOS 커패시터를 보호하는 경우에, 디바이스 대전 모델에 의해 정전기의 방전 시의 정전 파괴에 대해 향상된 저항 전압을 가지는 반도체 집적 회로를 제공한다. 본 반도체 집적 회로는 외부 신호를 입력하는 내부 회로(20), 일단부는 전원 전압을 공급하는 전원 배선(10)에 접속되고 다른 단부는 접지 전위를 공급하는 접지 전위 배선(12)에 접속된 내부 회로 MOS 커패시터(16); 접지 전위 배선의 일단부에 접속된 접지 단자(14); 및 접지 단자(14)와 MOS 커패시터 사이에 MOS 커패시터(16)와 병렬로 접속된 정전기 보호 소자(18)를 포함한다. MOS 커패시터 및 정전기 보호 소자는 전원 배선과 접지 전위 배선 사이에 접속되어, 접지 단자와 정전 보호 소자의 단부의 접속점 사이의 접지 전위 배선 저항(R1)은 정전기 보호 소자의 일단부가 접속되는 접속점과 MOS 커패시터의 일단부가 접속되는 접속점 사이의 접지 전위 배선의 배선 저항(R2) 보다 크다.

Description

반도체 집적 회로{SEMICONDUCTOR INTEGRATED CIRCUIT}
본 발명은 반도체 집적 회로와 관한 것이며, 더 자세하게는 디바이스 대전 모델의 정전기의 방전에 기인한 정전 파괴를 막을 수 있는 반도체 집적 회로에 관한 것이다.
반도체 집적 회로가 미세화 되고, 고집적화 될수록, 정전기 전하에 기인한 정전 파괴 때문에 ESD(electro-static discharge)라 불리는 현상이 중요한 이슈가 되고 있다. 잘 알려진 바와 같이, 인체 모델(Human Body Model ; HBM), 기계 모델(Machine Model ; MM), 및 디바이스 대전 모델(Charged Device Model ; CDM)을 포함한 세 모델이 정전기 전하 파괴의 발생을 설명하기 위하여 제안되었다. 인체 모델은 인체가 장치와 접촉할 때 인체에 축적된 정전기 전하가 장치로 방전되어 장치의 파괴가 일어나는 모델이다. 기계 모델은 금속으로 되어 있고 전기적 커패시턴스는 높으나 방전 저항이 낮은 기계가 장치와 접촉할 때 정전 파괴가 발생하는모델이다. 인체 모델과 기계모델의 평가는 소자의 두 시험용 단자 사이에 인가된 방전 정전기에 의해 수행된다.
디바이스 대전 모델은 예로 장비의 단자를 통한 마찰에 의해 장치의 패키지나 리드 프레임에 축적된 전하의 방전에 의해 파괴가 일어나는 모델이다.
자동 제조 공정이 발전함에 따라, 반도체 집적 장치는 전자 기계의 자동 시험 공정 및 자동 어셈블리 공정 동안 제조 장비와 마찰 또는 접촉에 의해 디바이스 대전 모델에 의한 장치의 대전 때문에 자주 불량 제품이 된다. 종래의 반도체 집적 회로 및 그 일반적인 대책에서 디바이스 대전 모델(CDM)에 의한 정전 파괴 메커니즘은 다음에 설명될 것이다. 도 17에서, 반도체 집적 회로(300)의 입출력 단자(302)는 내부의 회로를 구성하는 MOS 트랜지스터(304)의 게이트와 접속된다. MOS 트랜지스터(304)의 소스는 접지 배선(306)을 통해 접지 단자(308)와 접속된다.
정전기 보호 소자(310)는 입출력 단자(302)와 접지 단자(308) 사이에 접속되고 디바이스 대전 모델의 정전 파괴 메커니즘을 시험하는 입출력 단자(302)는 스위치(312)를 통해 접지에 접속된다. 정전기 보호 소자(310)는 정전기가 외부에서 입출력 단자(302)로 인가될 때 파괴로부터 내부 회로를 구성하는 MOS 트랜지스터(304)를 보호하도록 제공된다. 이 보호 소자는 인체 모델이나 기계 모델에 의한 파괴를 막기 위해서 제공된다.
반대로, 디바이스 대전 모델에 의한 파괴의 메커니즘에서 입출력 단자의 전위가 접지 전위로 떨어질 때, 어떤 이유로 장치가 대전에 의해 전하를 띌지라도 장치의 전하는 정전기 보호 소자(310)를 통해 접지로 방전된다. 이 때, 도 17에 나타낸 입출력 단자(302)에 접속된 MOS 트랜지스터의 게이트에 축적된 전기 전하는 입출력 단자(302)로부터 접지로 방전된다. 내부 회로를 구성하는 MOS 트랜지스터(304)의 게이트에 축적된 전하는 접지 라인 배선(306)에 축적된 전하와 비교할 때 매우 작아서, MOS 트랜지스터(304) 게이트에 축적된 전하는 매우 짧은 시간 동안 방전되고 게이트 전위는 접지 전위가 된다. 결과적으로, 큰 전위 차이가 내부 회로의 MOS 트랜지스터의 게이트와 소스 사이에 발생되고 유전체의 파괴가 일어난다. 접지 전위 배선(306)의 배선 저항 R이 클수록, MOS 트랜지스터(304)의 게이트의 유전체의 파괴가 쉽게 일어난다.
MOS 트랜지스터(304)의 게이트의 유전체 파괴를 막기 위한 대책은 MOS 트랜지스터의 게이트와 소스 사이의 전위 차이를 정전기 보호 소자(314)의 클램프 전압 아래로 낮추기 위해서 MOS 트랜지스터(304)의 게이트와 소스 근처에 정전기 보호 소자(CDM 소자)(314)를 제공하는 것이다. 디바이스 대전 모델에 의한 정전 파괴를 막기 위하여 새로운 정전기 보호 소자(CDM 보호 소자)를 제공하는 것이 일반적인 대책이다. 이러한 종류의 종래의 대책의 예가 "Electrical Overstress/Electrostatic Discharge Symposium proceedings, September 27-29, 1988, pp.220-227"에 공개되어 있다.
반면, 소스 배선과 접지 전위 배선 사이에 제공되는 MOS 커패시터가 유전체 파괴가 되는 현상이 나타난다. 이 현상은 도 15와 도 16을 참조하여 설명된다. 도 15에 나타낸 바와 같이, 반도체 집적 회로 장치(201)는 내부 회로(208)를 가지고, 전원 전압을 공급하는 전원 배선(200)의 일단부는 접지 전위가 공급되는 접지전위 배선(202)의 일단부에 접속된다. 내부 회로에 공급되는 전원 전압의 변동을 억제하는 기능을 하는 MOS 커패시터(206)는 전원 배선(200)과 접지 전위 배선(202)의 사이에 제공되고, 접지 전위 배선(202)의 다른 단부는 접지 단자(204)에 접속된다. 도 15에서 이 현상을 설명하기 위하여, 접지 단자(204)가 방전 시험용 스위치(210)를 통해 접지에 접속된다.
도 16에 나타낸 반도체 집적 회로 장치(201')에서, 내부 회로(208)는 전원 배선(200) 및 접지 전위 배선(202)과 접속되고, 내부 회로(208)는 전원 배선(200) 및 접지 전위 배선(202) 사이에 접속된 MOS 커패시터를 포함하고, 접지 전위 배선(202)의 다른 단부는 접지 단자(204)에 접속되어 있다. 게다가, 반도체 집적 회로 장치(201')는 정전기 보호 소자(214)를 통해 접지 전위 배선(202)에 접속된 입출력 단자(212)를 포함한다. 도 15와 유사하게, 입출력 단자(212)는 방전 시험용 스위치(211)를 통해 접지에 접속된다.
여기서, MOS 커패시터(206)는 대부분의 경우에 내부 회로(208)에 인가된 전원 전압의 변동을 억제하기 위하여 제공된다.
대전에 의해 축적된 장치(201 및 201')의 전하는 다음과 같이 방전된다. 반도체 집적 회로 장치(201) 내에 축적된 전하는 접지 단자(204)로부터 방전 시험용 스위치(210)를 턴온시킴으로써 방전 시험용 스위치(210)를 통해 접지로 방전되고, 반도체 집적 회로 장치(201')에 축적된 전하는 입출력 단자(212)로부터 방전 시험용 스위치(210)를 턴온시킴으로써 방전 시험용 스위치(211)를 통해 접지로 방전된다. 이 때, 반도체 집적 회로 장치(201)에서 접지 전위 배선(202)에 의해 유지된커패시턴스 내에 충전된 전기 전하는 스위치(210)를 통해 접지 단자(204)로부터 방전되고, 전원 배선(200)에 의해 유지된 커패시턴스 내의 전기 전하는 전원 배선(200)에 접속된 회로 소자를 통해 방전된다.
위의 경우에, 접지 단자(204)로부터 접지 전위 배선(202)에 의해 유지된 커패시턴스 내에 충전된 전하의 방전 속도는 회로 소자를 통해 접지 단자로부터 전원 배선(200)에 의해 유지된 커패시턴스 내에 충전된 전하의 방전 속도 보다 느리기 때문에, 전위차 ΔV가 MOS 커패시터(206)의 양쪽 단자 사이에서 발생한다. 전위 차 ΔV가 정전 파괴 전압을 초과한다면, MOS 커패시터는 정전 파괴가 된다.
유사하게, 반도체 집적 회로 장치(201')에서 정전기 보호 소자(214)를 통해 입출력 단자(202)로부터 접지 전위 배선(202)에 충전된 전하의 방전 속도는 회로 소자를 통해 입출력 단자(212)로부터 전원 배선(200)에 충전된 전하의 방전 속도 보다 느리기 때문에, 전위차 ΔV는 MOS 커패시터(206)의 양쪽 단자 사이에서 발생한다. 전위차 ΔV가 정전 파괴 전압을 초과한다면, MOS 커패시터는 정전 파괴가 된다.
반도체 집적 회로 장치(201')에서 MOS 커패시터의 양쪽 단자 사이의 전위차 ΔV는 정전기의 보호 소자(214)의 클램프 전압에 상응하는 전압 만큼 반도체 집적 회로 장치(201)에서의 전위차 보다 작다.
전술된 HBM 및 MM을 대처하는 수단으로서 제공되는 정전기 보호 소자 및 정전 파괴(ESD)에 대한 저항 전위에 대한 접지 전위 배선(202)의 배선 저항의 영향에 대한 종래의 기술은 일본 특공평 7-24310호 공보, 일본 특허제 2650276호 공보, 및특개평 7-183457호 공보를 포함한 반도체 집적 회로 장치와 관련된 문서에서 공개되어 있다.
이들 발명은 본 발명의 주제인 디바이스 대전 모델에 기인한 반도체 집적 회로 장치의 정전 파괴와 다르다. 디바이스 대전 모델에 기인한 정전 파괴는 시험용 단자를 통해 충전된 장치에 축적된 전하를 방전시킴으로써 정전기의 방전 시험에 의해 시뮬레이션 할 수 있다.
일본 특개평 7-183457호 공보에는(발명이 해결하고자 하는 과제에서) "CDM의 경우와 같이 매우 급격히 상승하는 이상 전압이 입력 단자에 인가될 때" 의 사례가 개시되어 있다. 그러나, 그 출원에는 CDM에 기인한 파괴가 아니라 HBM 및 MM에 기인한 파괴에 대해서만 기재되어 있다. 따라서, 전술된 종래의 기술(일본 특공평 7-24310호 공보, 일본 특허제 2650276호 공보, 및 특개평 7-183457호 공보)은 본 발명의 반도체 집적 회로의 파괴 모델인 CDM과 관련되어 있지 않기 때문에, 정전 파괴 동안 본 발명의 반도체 집적 회로에서 방전 경로는 종래의 반도체 집적 회로의 방전 경로와 다르다. 게다가, 종래의 기술은 정전 파괴의 보호를 위한 소자로서 전원 배선과 접지 전위 배선 사이에 제공되는 MOS 커패시터를 이용하는 본 출원과는 대조적으로, 입출력 단자와 접지 전위 배선의 사이에 위치한 MOS 트랜지스터의 게이트를 사용한다.
그러므로 본 발명의 목적은 보호될 소자로서 전원 배선과 접지 전위 배선의 사이에 MOS 커패시터를 접속함으로써 디바이스 대전 모델에 따른 정전 파괴에 대한저항 전압을 향상시키는 반도체 집적 회로를 제공하는 데 있다.
본 발명의 첫번째 관점은 일단부는 전원 전압을 공급하는 전원 배선에 접속되고, 다른 단부는 접지 전위를 공급하는 접지 전위 배선에 접속된 MOS 커패시터; 상기 접지 전위 배선이 접속된 접지 단자; 및 상기 접지 단자와 상기 MOS 커패시터 사이에 상기 MOS 커패시터와 병렬로 접속된 정전기 보호 소자를 포함하며; 상기 정전기 보호 소자의 일단부가 접속된 상기 접지 배선의 접속점과 상기 접지 단자의 사이에 있어서의 상기 접지 전위의 배선 저항은 상기 정전기 보호 소자의 일단부가 접속된 상기 접지 전위 배선 상의 상기 접속점과 상기 MOS 커패시터의 다른 단부가 접속된 상기 접지 전위 배선 상의 접속점 사이에 있어서의 상기 접지 전위 배선의 배선 저항 보다 큰 반도체 집적 회로 장치를 제공한다.
본 발명의 두번째 관점은 일단부는 전원 전압을 공급하는 전원 배선에 접속되고, 다른 단부는 접지 전위를 공급하는 접지 전위 배선에 접속된 정전기 보호 소자; 상기 접지 전위 배선이 접속된 접지 단자; 및 상기 접지 단자와 상기 정전기 보호 소자의 사이에 상기 정전기 보호 소자와 병렬로 접속된 MOS 커패시터를 포함하며; 상기 MOS 커패시터의 일단부가 접속된 상기 접지 배선 상의 접속점과 상기 접지 단자 사이에 있어서의 상기 접지 전위의 배선 저항은 상기 MOS 커패시터의 일단부가 접속된 상기 접지 전위 배선 상의 상기 접속점과 상기 정전기 보호 소자의 다른 단부가 접속된 상기 접지 전위 배선 상의 접속점 사이에 있어서의 접지 전위 배선의 배선 저항 보다 큰 반도체 집적 회로 장치를 제공한다.
세번째 관점에 따르면, 반도체 집적 회로 장치에서, 상기 접지 단자와 MOS커패시터의 일단부가 접속된 상기 접지 전위 배선 상의 접속점의 사이에 있어서의 상기 접지 전위 배선에 상기 정전기 보호 소자를 제외한 어떤 다른 확산 층도 접속되지 않는다.
본 발명의 네번째 관점은 입출력 단자; 일단부는 상기 입출력 단자에 접속되고 다른 단부는 접지 전위를 공급하는 접지 전위 배선에 접속된 제1 정전기 보호 소자; 일단부는 전원 전압을 공급하는 전원 배선에 접속되고 다른 단부는 접지 전위 배선에 접속된 MOS 커패시터; 및 상기 제1 정전기 보호 소자와 상기 MOS 커패시터의 사이에 상기 MOS 커패시터와 병렬로 접속된 제2 정전기 보호 소자를 포함하며; 상기 제1 정전기 보호 소자의 다른 단부가 접속된 접지 전위 배선 상의 접속점과 상기 제2 정전기 보호 소자의 한 말단 접속된 접지 전위 배선 상의 접속점 사이에 있어서의 접지 전위 배선의 배선 저항은 상기 제2 정전기 보호 소자의 일단부가 접속된 접지 전위 배선 상의 접속점과 상기 MOS 커패시터의 다른 단부가 접속된 접지 전위 배선 상의 접속접 사이에 있어서의 접지 전위 배선의 배선 저항 보다 큰 것을 특징으로 하는 반도체 집적 회로 장치를 제공한다.
본 발명의 다섯번째 관점은 입출력 단자; 일단부는 상기 입출력 단자에 접속되고 다른 단부는 접지 전위를 공급하는 접지 전위 배선에 접속된 제1 정전기 보호 소자; 일단부는 상기 전원 전압을 공급하는 전원 배선에 접속되고 다른 단부는 접지 전위를 공급하는 접지 전위 배선에 접속된 제2 정전기 보호 소자; 및 상기 제1 정전기 보호 소자와 상기 제2 정전기 보호 소자의 사이에 상기 제2 정전기 보호 소자와 병렬로 접속된 MOS 커패시터를 포함하며; 상기 제1 정전기 보호 소자의 다른단부가 접속된 접지 전위 배선 상의 접속점과 상기 MOS 커패시터의 일단부가 접속된 접지 전위 배선 상의 접속점 사이에 있어서의 접지 전위 배선의 배선 저항은 상기 MOS 커패시터의 일단부가 접속된 접지 전위 배선 상의 접속점과 상기 제2 정전기 보호 소자의 다른 단부가 접속된 접지 전위 배선 상의 접속접 사이에 있어서의 접지 전위 배선의 배선 저항 보다 큰 반도체 집적 회로 장치를 제공한다.
본 발명의 여섯번째 관점에 따르면, 반도체 집적 회로 장치에서 상기 제1 정전기 보호 소자의 다른 단부가 접속된 접지 전위 배선 상의 접속점과 MOS 커패시터의 일단부가 접속된 상기 접지 전위 배선 상의 접속점 사이에 있어서의 상기 접지 전위 배선에 상기 제1 정전기 보호 소자를 제외한 어떤 다른 확산 층도 접속되지 않는다.
일곱번째 관점에 따르면, 반도체 집적 회로 장치는 접지 전위를 공급하는 제1 및 제2의 공통으로 접속된 접지 전위 배선과 입출력 단자; 일단부는 상기 입출력 단자에 접속되고 다른 단부는 상기 제1 접지 전위 배선에 접속된 정전기 보호 소자; 및 일단부는 전원 전압을 공급하는 전원 배선에 접속되고, 다른 단부는 상기 제2 접지 전위 배선에 접속된 MOS 커패시터를 포함하며; 상기 제2 접지 전위 배선은 입출력 단자에 접속되지 않고 상기 접지 단자와 상기 MOS 커패시터의 다른 단부가 접속된 상기 제2 접지 전위 배선 상의 접속점 사이의 상기 제2 접지 전위 배선에 확산층이 접속된다.
여덟번째 관점에 따르면, 상기 전원 배선은 소정의 전원 전압이 공급되는 전원 단자에 접속된다.
아홉번째 관점에 따르면, 상기 전원 배선은 상기 제1 전원 전압을 변환하는 전원 전압 변환 회로를 통해, 제1 전원 전압이 공급되는, 전원 단자에 접속된다.
열번째 관점에 따르면, 상기 정전기 보호 소자는 상기 MOS 커패시터의 유전체 파괴 전압 보다 낮은 클램프 전압으로 단자 양자에 인가되는 전압을 클램핑한다.
열한번째 관점에 따르면, 상기 제2 정전기 보호 소자는 상기 MOS 커패시터의 유전체 파괴 전압 보다 낮은 클램프 전압으로 단자 양자에 인가되는 전압을 클램핑한다.
열두번째 관점에 따르면, 상기 정전기 보호 소자는 드레인이 상기 전원 배선에 접속되고, 소스와 게이트가 상기 접지 전위 배선에 접속된 MOS 전계 효과 트랜지스터이다.
열세번째 관점에 따르면, 상기 제2 정전기 보호 소자는 드레인이 상기 전원 배선에 접속되고, 소스와 게이트가 상기 접지 전위 배선에 접속된 MOS 전계 효과 트랜지스터이다.
열네번째 관점에 따르면, 상기 정전기 보호 소자는 제1 도전형 기판 상에 제1 도전형과 반대 도전형인 제2 도전형의 2개의 확산층이 서로 근접하게 대향 배치되도록 형성하여 이루어진 바이폴라 트랜지스터이다.
열다섯번째 관점에 따르면, 상기 제2 정전기 보호 소자는, 제1 도전형의 기판 상에 제1 도전형과 반대 도전형인 제2 도전형의 2개의 확산층이 서로 근접하게 대향 배치되도록 형성하여 이루어진 바이폴라 트랜지스터이다.
열여섯번째 관점에 따르면, 상기 정전기 보호 소자는, 제1 도전형의 기판 상에 제 1 도전형 및 상기 제1 도전형과 반대 도전형인 제2 도전형인 2개의 확산층이 서로 근접하게 대향 배치되고, 또한 제1 도전형의 상기 기판 상에 형성된 제2 도전형 웰 상에 각각 제1 도전형 및 제2 도전형인 2개의 확산층이 서로 근접하게 대향 배치되도록 형성하여 구성된 사이리스터이다.
열일곱번째 관점에서, 상기 제2 정전기 보호 소자는 제1 도전형 기판 상에 각각이 제1 도전형 및 제1 도전형과 반대 도전형인 제2 도전형인 2개 확산층이 서로 근접하게 대향 배치되고, 또한 제1 도전형인 기판 상에 형성된 제2 도전형의 웰 상에 각각 제1 도전형과 제2 도전형인 2개 확산층이 서로 근접하게 대향 배치되도록 형성하여 구성된 사이리스터이다.
열여덟번째 관점에서, 상기 정전기 보호 소자는 제1 도전형인 기판 또는 웰 상에 제1 도전형과 반대 도전형인 제2 도전형인 2개의 확산층이 서로 근접하게 대향 배치되도록 형성하여 구성된 다이오드이다.
열아홉번째 관점에서, 상기 제2 정전기 보호 소자는 제1 도전형 기판 또는 웰 상에 제 1 도전형과 반대 도전형인 제2 도전형인 2개의 확산층이 서로 근접하게 면하도록 형성하여 구성된 다이오드이다.
도 1은 본 발명의 제1 실시예에 따른 반도체 집적 회로 장치의 구조를 나타내는 블록도.
도 2는 도1의 전원 배선의 전원 공급 라인의 다른 예를 나타내는 블록도.
도 3은 본 발명의 제2 실시예에 따른 반도체 집적 회로 장치의 구조를 나타내는 블록도.
도 4는 본 발명의 제3 실시예에 따른 반도체 집적 회로 장치의 구조를 나타내는 블록도.
도 5는 본 발명의 제4 실시예에 따른 반도체 집적 회로 장치의 구조를 나타내는 블록도.
도 6은 본 발명의 제5 실시예에 따른 반도체 집적 회로 장치의 구조를 나타내는 블록도.
도 7은 도 1에 나타낸 반도체 집적 회로 장치의 주요 부분의 구조를 나타낸 평면도.
도 8은 도 7의 A-A' 라인을 따른 단면도.
도 9는 도 4에 나타낸 반도체 집적 회로 장치의 주요 부분의 구조의 예를 나타내는 평면도.
도 10은 도 9의 B-B' 라인을 따른 단면도.
도 11은 도 4에 나타낸 반도체 집적 회로 장치의 주요 부분의 구조를 나타내는 평면도.
도 12는 도 11의 C-C' 라인을 따른 단면도.
도 13은 도 4의 반도체 집적 회로 장치의 주요 부분의 구조의 다른 예를 나타내는 평면도.
도 14는 도 13의 D-D' 라인을 따른 단면도.
도 15는 종래의 반도체 집적 회로 장치의 구조의 예를 나타내는 블록도.
도 16은 종래의 반도체 집적 회로 장치의 구조의 다른 예를 나타내는 블록도.
도 17은 디바이스 대전 모델에 의한 종래의 반도체 집적 회로 장치의 정전 파괴를 설명하는 블록도.
도 18은 디바이스 대전 모델의 종래의 반도체 집적 회로 장치의 정전 파괴의 메커니즘 및 일반적인 대책을 설명하는 블록도.
<도면의 주요 부분에 대한 부호의 설명>
1, 1A∼1D 반도체 집적 회로 장치
2, 3 방전 시험용 스위치
10 전원 배선
12 접지 전위 배선
14 접지 단자
16 MOS 커패시터
18 정전기 보호 소자(CDM 보호 소자)
20 내부 회로
30 입출력 단자
32 정전기 보호 소자
34, 35 접지 전위 배선
아래에, 본 발명의 제1 실시예가 첨부된 도면을 참조하여 상세하게 설명된다. 도 1은 본 발명의 제1 실시예에 따른 반도체 집적 회로 장치의 구조를 나타내는 블록도이다. 도 1에서, 제1 실시예에 따른 반도체 집적 회로 장치는 전원 전압을 공급하는 전원 배선(10)과 접지 전위를 공급하는 접지 전위 배선(12)이 접속된 내부 회로(20)를 포함한다. 게다가, 접지 전위 배선(12)은 접지 단자(14)에 접속된다. 여기서, CDM 시험의 현상을 설명하기 위하여 상기 접지 단자(14)는 방전 시험용 스위치를 통해 접지된다.
도 1에 나타낸 바와 같이, 일단부는 전원 배선(10)에 접속되고, 다른 단부는 접지 전위 배선(12)에 접속된 MOS 커패시터를 제공한다. MOS 커패시터는 일반적으로 내부 회로(20)에 공급되는 전원 전압의 변동을 억제하도록 제공된다.
정전기 보호 소자(CDM 보호 소자)(18)는 접지 단자(14)와 MOS 커패시터(16)의 사이에 MOS 커패시터(16)에 병렬로 제공된다. 이 정전기 보호 소자(18)는 유전체 파괴 전압 보다 낮은 전압으로 CDM 시험 시에 MOS 캐피시터(16)의 단자 양자 사이에 발생하는 전압을 클램핑하는 작용을 한다. 이 정전기 보호 소자(18)는 예를들면, 드레인은 전원 배선(10)에 접속되고 소스 및 게이트는 접지 전위 배선(12)에 접속된 MOS 전계 효과 트랜지스터이다. 정전기 보호 소자(18)는 전계 효과 트랜지스터에 한정되지 않고, 바이폴라 트랜지스터, 사이리스터나 다이오드(기생 다이오드를 제외하고)가 정전기 보호 소자(18)로서 사용될 수 있음이 주지된다.
MOS 커패시터(16)와 정전기 보호 소자(18) 양자의 일단부는 접지 전위 배선(12)에 접속되어 접지 단자(14)와 정전기 보호 소자(18)의 일단부가 접속된 배선 상의 접속점 사이에 있어서의 접지 전위 배선의 배선 저항(R1)이 정전기 보호 소자(18)의 일단부가 접속된 배선의 접속점과 MOS 커패시터(16)의 일단부가 접속된 배선의 접속점 사이에 있어서의 배선 저항 보다 크다.
게다가, 이 실시예에 따른 반도체 집적 회로 장치는 접지 단자(14)와 MOS 커패시터(16)의 일단부의 접속점 사이에 있어서의 접지 전위 배선(12)에 전술된 정전기 보호 소자를 제외한 어떤 다른 확산층도 접속되지 않도록 구성된다.
전원 배선(10)은 소정의 전원 전압을 공급하는 전원 단자에 직접 접속되거나 도 2와 같이 전원 전압을 올리거나 낮추는 전원 전압 변환 회로(25)를 통해 전원 단자(22)에 접속될 수 있음이 주지된다.
제1 실시예에 따른 반도체 집적 회로 장치가 대전된 후 방전 시험용 스위치(2)가 턴온될 때, 접지 단자(15)로부터 접지 전위 배선(12)에 의해 유지된 커패시턴스에 충전된 전하는 접지로 방전된다. 이 때, MOS 커패시터의 단자 양자 사이의 전압은 유전체 보호 소자(18)에 의한 유전체 파괴 전압 보다 낮은 전압에서 클램핑된다. 따라서, MOS 커패시터(16)는 정전 파괴로부터 보호된다.
여기서, 접지 전위 배선(12)의 배선 저항은 MOS 커패시터를 보호하기 위하여 고려되어야 한다. 즉, 디바이스 대전 모델에 의해 정전 파괴로부터 MOS 커패시터를 보호하기 위하여 다음 방정식 (1) 을 만족해야 한다.
[수학식 1]
VC + R2 ·i < VOX
여기서 VC는 정전기 보호 소자(18)의 클램프 전압이고, i는 정전기 방전 시험 시에 접지 전위 배선(12)의 배선 저항(R2)의 전류 흐름이고, VOX는 MOS 커패시터(16)의 유전체 파괴 전압이다. 상기의 방정식 (1) 은 배선 저항은 가능한 한 낮아야하지만, 배선 저항은 0일 필요는 없음을 나타낸다.
대조적으로, 접지 전위(12)의 배선 저항(R1)은 특정 값의 저항을 가져야 한다. 배선 저항(R1)이 0이면, 정전기 보호 소자(18)가 클램핑 동작을 시작하기 전에 MOS 커패시터가 정전 파괴되는 것이 가능하다. 따라서, MOS 커패시터의 확실한 보호를 수행하기 위해서 배선 저항(R1)은 회로 실행을 간섭하지 않는 범위 내에서 특정 저항을 가져야 한다. 배선 저항(R2)은 가능한 한 낮은 것이 좋기 때문에, 배선 저항(R1 및 R2)은 R1>R2의 관계를 만족시켜야 한다.
제1 실시예에 따른, 도 1에 나타낸 반도체 집적 회로 장치의 주요부 구조의 예의 평면도를 도 7에 나타내었고 A-A' 라인을 따른 단면도를 도 8에 나타내었다. 도 7 및 8에서, MOS 커패시터(16)는 N+확산층(50 및 52) 및 게이트 폴리실리콘(게이트 전극)(54)을 P형 반도체 기판(100) 상에 형성하여 구성된다.
MOS 커패시터에 인접한, MOS 트랜지스터(CDM 보호 소자)(18)는 N+확산층(56 및 58) 및 게이트 폴리실리콘(게이트 전극)(60)이 서로 근접하게 대향 배치되도록 형성하여 구성된다. 도면 참조 번호(104)는 층간 절연막을 나타내고, 도면 참조 번호(106)는 알루미늄 배선, 도면 참조 번호(108)는 패시베이션막을 나타낸다. N+확산층(50 및 52)은 알루미늄 배선(106)을 통해 접지 전위 배선(12)에 콘택(51)에 의해 접속되고, 게이트 폴리실리콘(게이트 전극)(54)은 전원 배선(10)에 접속된다.
N+확산층(소스)(56) 및 게이트 폴리실리콘(게이트 전극)(60)은 일반적으로 알루미늄 배선(106)을 통해 접속되고 접지 전위 배선(12)에 접속된다. N+확산층(드레인)(58)은 알루미늄 배선(106)을 통해 전원 배선(10)에 접속된다.
다음, 도 3에 나타낸 본 발명의 제2 실시예에 따른 반도체 집적 회로 장치의 구조가 설명될 것이다. 제2 실시예에 따른 반도체 집적 회로 장치는 MOS 커패시터(16) 및 전원 배선(10)과 접지 전위 배선(12) 사이에 병렬로 접속된 정전기 보호 소자(18) 사이의 위치적 관계가 제1 실시예와 반대인 점에서 제1 실시예에 따른 반도체 집적 회로 장치와 다르다. 즉, 접지 전위 배선에서 MOS 커패시터(16)는 접지 단자(14)와 정전기 보호 소자(18) 사이에 정전기 보호 소자와 병렬로 접속되어 있다. 구조의 다른 부분은 제1 실시예와 같기 때문에, 그 설명은 생략된다.
제1 실시예와 유사하게, MOS 전계 효과 트랜지스터, 바이폴라 트랜지스터, 사이리스터, 또는 다이오드(기생 다이오드를 제외하고)는 정전기 보호 소자(18)로서 이용될 수 있음이 주지된다.
MOS 커패시터(16) 및 정전기 보호 소자(18)는 접지 전위 배선(12) 및 전원 배선(10)과 접속되어 접지 단자(14)와 MOS 커패시터(16)의 일단부가 접속된 접속점 사이에 있어서의 접지 전위 배선(12)의 배선 저항(R3)은 MOS 커패시터의 일단부가 접속된 접속점과 정전기 보호 소자(18)의 일단부가 접속된 접속점 사이에 있어서의 접지 전위 배선의 배선 저항(R4) 보다 커진다. 2개 배선 저항(R3 및 R4)(R3>R4) 사이의 관계는 제1 실시예의 2개 배선 저항(R1 및 R2)(R1>R2) 사이의 관계와 유사하다.
게다가, 제1 실시예와 유사하게, 제2 실시예에 따른 반도체 집적 회로 장치(1A)는 접지 단자(14)와 MOS 커패시터(16)의 일단부가 접속된 접속점 사이의접지 전위 배선(12)에 정전기 보호 소자(18)를 제외한 어떤 확산층도 접속되지 않도록 구성된다.
방전 시험용 스위치(2)가 온 상태로 전환될 때, 전체 반도체 집적 회로 장치(1A)가 대전에 의해 충전된 후, 접지 전위 배선(12)에 의해 지지된 커패시턴스에 충전된 전하는 접지 단자(14)로부터 접지로 방전된다. 이때, MOS 커패시터(16)의 단자 양자 사이의 전압은 정전기 보호 소자(18)에 의한 MOS 커패시터의 유전체 파괴 전압 보다 낮은 전압에서 클램핑된다. 따라서, MOS 커패시터는 정전 파괴로 부터 보호된다.
제1 실시예와 유사하게, 전원 배선(10)은 전원 전압이 공급되거나 도 2에 나타낸 바와 같이 전원 전압을 올리거나 낮추는 전원 전압 변환 회로(25)를 통해 전원 단자(22)에 접속될 수 있음이 주지된다. 반도체 집적 회로 장치(1A)는 MOS 커패시터(16) 및 정전기 보호 소자(18)가 제1 실시예와 반대의 위치 관계로 배치된 구조이기 때문에 제2 실시예의 평면도 및 단면도의 설명은 생략한다.
다음, 본 발명의 제3 실시예에 따른 반도체 집적 회로 장치가 도 4에 설명되어 있다. 도 4에 나타낸 바와 같이, 반도체 집적 회로 장치(1B)는 입출력 단자(30), 일단부는 입출력 단자(30)에 접속되고 다른 단부는 접지 전위 배선(12)에 접속된 정전기 보호 소자(32), 일단부는 전원 배선에 접속되고 다른 단부는 접지 전위 배선(12)에 접속된 MOS 커패시터(16)를 포함한다. 입출력 단자(30)는 CDM 시험을 위하여 방전 시험용 스위치(3)를 통해 접지에 접속된다. 여기서, 입출력 단자(30)는 입력 단자, 출력 단자, 또는 입력 및 출력(I/O) 양자로 사용하는 단자를 의미한다.
정전기 보호 소자(CDM 보호 회로)(18)는 접지 단자와 MOS 커패시터(16) 사이에 MOS 커패시터와 병렬로 접속되어 있다. 이 정전기 보호 소자(18)는 MOS 커패시터(16)의 유전체 파괴(정전 파괴) 전압 보다 낮은 클램프 전압에서 MOS 커패시터의 단자 양자의 사이에서 발생하는 전압을 클램핑하는 기능을 한다. 정전기 보호 소자(32)는 인체 모델 또는 기계 모델에 의해 정전 파괴를 막기 위해 제공되지만, 정전기 보호 소자(18)는 제1 및 제2 실시예와 유사하게 디바이스 대전 모델에 의해 정전 파괴를 막기 위해 제공된다.
게다가, MOS 커패시터(16)와 정전기 보호 소자(18)는 전원 배선(10) 및 접지 전위 배선(12)에 접속되어, 정전기 보호 소자(32)의 일단부가 접속된 접지 전위 배선(12) 상의 접속점과 정전기 보호 소자(18)의 일단부가 접속된 접지 전위 배선(12) 상의 접속점 사이에 있어서의 접지 전위 배선(12)의 배선 저항(R5)은 정전기 보호 소자(18)의 일단부가 접속된 접지 전위 배선(12) 상의 접속점과 MOS 커패시터(16)의 일단부가 접속된 접지 전위 배선(12) 상의 접속점 사이에 있어서의 접지 전위 배선(12)의 배선 저항(R6) 보다 커진다.
게다가, 제3 실시예에 따른 반도체 집적 회로 장치(1B)는 접지 전위 배선(12)의 접속점과 MOS 커패시터(16)의 일단부가 접속된 접지 전위 배선(12) 상의 접속점 사이의 접지 전위 배선(12)에 정전기 보호 소자(18)를 제외한 어떤 다른 확산층도 접속되지 않도록 구성된다.
본 실시예에서, 전원 배선(10)은 전원 전압이 공급되는 전원 단자에 직접 접속되거나 또는 도 2에 나타낸 바와 같이 전원 전압을 높이거나 낮추는 전원 전압 변환 회로(25)를 통해 전원 단자(22)에 접속될 수 있음이 주지된다.
전체 반도체 집적 회로 장치(1B)가 대전에 의해 충전된 후, 방전 시험용 스위치(2)가 온 상태로 바뀔 때, 접지 전위 배선(12)에 의해 지지된 커패시턴스에 충전된 전하는 접지 단자(14)로부터 접지로 방전된다. 이 때, MOS 커패시터(16)의 단자 양자 사이의 전압은 정전기 보호 소자(18)에 의한 MOS 커패시터(16)의 유전체 파괴 전압 보다 낮은 전압에서 클램핑된다. 따라서, MOS 커패시터는 정전 파괴로부터 보호된다. 배선 저항(R5)과 배선 저항(R6) 사이의 관계는 제1 실시예의 배선 저항(R1 및 R2)의 관계와 같기 때문에, 그 설명은 생략된다.
다음, 본 발명의 제4 실시예에 따른 반도체 집적 회로 장치의 구조가 도 5에서 설명된다. 본 실시에 따른 반도체 집적 회로 장치(1C)의 구조는 MOS 커패시터(16) 및 전원 배선(10)과 접지 전위 배선(12) 사이에 병렬로 접속된 정전기 보호 소자(18)가 서로 반대로 위치한 제3 실시에에 따른 반도체 집적 회로 장치(1B)와 다르다. 즉, MOS 커패시터(16)는 접지 단자(14)와 정전기 보호 소자(18)의 사이에서 정전기 보호 소자(18)와 병렬로 접속되고, 구조의 다른 부분은 전 실시예와 같아 그 설명은 생략한다.
MOS 전계 효과 트랜지스터, 바이폴라 트랜지스터, 사이리스터, 또는 다이오드( 기생 다이오드를 제외한)는 정전기 보호 소자로서 사용될 수 있음이 주지된다.
MOS 커패시터(16) 및 정전기 보호 소자(18)는 접지 전위 배선(12) 및 전원 배선(10)에 연결되어 정전기 보호 소자(32)의 일단부가 접속된 접속점과 MOS 커패시터(16)의 일단부가 접속된 접속점 사이에 있어서의 접지 전위 배선(12)의 배선 저항(R7)은 MOS 커패시터의 일단부가 접속된 접속점과 정전기 보호 소자(18)의 일단부가 접속된 접속점 사이에 있어서의 접지 전위 배선의 배선 저항(R8) 보다 커진다. 2개 배선 저항(R7 및 R8)(R7>R8) 사이의 관계는 제1 실시예의 2개 배선 저항(R1 및 R2)(R1>R2) 사이의 관계와 유사하다.
게다가, 제3 실시예와 유사하게, 제4 실시예에 따른 반도체 집적 회로 장치(1C)는 접지 단자(14)와 MOS 커패시터(16)의 일단부가 접속된 접속점 사이의 접지 전위 배선(12)에 정전기 보호 소자(18)를 제외한 어떤 확산층도 접속되지 않도록 구성된다.
전체 반도체 집적 회로 장치(1B)가 대전으로 충전된 후, 방전 시험용 스위치(3)가 온 상태로 바뀔 때, 접지 전위 배선(12)에 의해 유지된 커패시턴스에 충전된 전하는 접지 단자(14)로부터 접지로 방전된다. 이 때, MOS 커패시터(16)의 단자 양자 사이의 전압은 정전기 보호 소자(18)에 의한 MOS 커패시터(16)의 유전체 파괴 전압 보다 낮은 전압에서 클램핑된다. 따라서, MOS 커패시터는 정전 파괴로부터 보호된다.
본 실시예에서, 전원 배선(10)은 전원 전압이 공급되는 전원 단자에 직접 접속되거나, 또는 도 2에 나타낸 바와 같이 전원 전압을 올리거나 낮추는 전원 전압 변환 회로(25)를 통해 전원 단자(22)에 접속될 수 있음이 주지된다.
제3 실시예에 따른 반도체 집적 회로 장치의 주요부의 예의 평면도는 도 9에서 예시되었고, 도 9의 B-B' 라인을 따른 단면도는 도 10에 나타내었다. 도 9 및10에서, MOS 커패시터(16)는 P형 반도체 기판(100) 상에 N+확산층(50 및 52) 및 게이트 폴리 실리콘(게이트 전극)(54)을 형성하여 구성된다.
MOS 커패시터(16)에 인접한, 바이폴라 트랜지스터(CDM 보호 소자)(18)는 P형 반도체 기판 상에 2개 N+확산층(70 및 72)을 서로 근접하게 대향 배치되도록 형성하여 구성된다. 도면 참조 번호(104)는 층간 절연막을 나타내고, 도면 참조 번호(106)는 알루미늄 배선을 나타내고, 도면 참조 번호(108)는 패시베이션막을 나타낸다. N+확산층(50 및 52)는 알루미늄 배선을 통해 콘택(51)에 의해 접지 전위 배선(12)에 접속되고, 게이트 폴리 실리콘(게이트 전극)(54)은 전원 배선(10)에 접속된다.
N+확산층(70)은 알루미늄 배선(106)을 통해 접지 전위 배선(12)에 접속되고 N+확산층(72)은 알루미늄 배선(106)을 통해 전원 배선(10)에 접속된다.
게다가, 도 9에 나타낸 바와 같이, 바이폴라 트랜지스터는 N+확산층(74 및 76)이 서로 근접하게 대향 배치 되도록 형성하여 구성된다. 이 바이폴라 트랜지스터는 정전기 보호 소자(32)를 구성하고, N+확산층(74)은 접지 전위 배선(12)에 접속되고, N+확산층(76)은 입출력 단자(30)에 접속된다. 도 9에 나타낸 바와 같이, 내부 회로의 배선(34)은 정전기 보호 소자(32)에 추가하여 입출력 단자(30)에 접속된다.
도 4에 나타낸 제3 실시예에 따른 반도체 집적 회로 장치(1B)의 주요부의 다른 예의 평면도를 도 11에 예시하였고, 도 11의 B-B' 라인에 따른 단면도를 도 12에 나타내었다. 도 11에 나타낸 예와 도 9에 나타낸 예 사이의 차이는 도 11의 예는 P형 반도체 기판(100) 상에 N+확산층(80) 및 P+확산층(82)이 서로 근접하게 대향 배치되도록 형성된 PN 다이오드를 사용하는 것이다. 도 11에 나타낸 구조의 다른 부분은 도 9의 구조와 같기 때문에 그 설명은 생략한다. 여기서, N+확산층(80)은 알루미늄 배선(106)을 통해 전원 배선(10)에 접속되고 P+확산층(82)은 접지 전위 배선(12)에 접속된다.
도 4에 나타낸 제3 실시예에 따른 반도체 집적 회로 장치(1B)의 다른 예의 평면도는 도 13에 예시되었고, 도 13의 C-C' 라인을 따른 단면도는 도 14에 나타내었다. 본 예와 도 9 및 10에 나타낸 예의 차이는 본 예는 정전기 보호 소자(CDM 소자)(18)로서 P+확산층(110) 및 N+확산층(112), N-웰, P+확산층(122) 및 N+확산층(124)으로 구성된 사이리스터를 사용하고, P+확산층(110) 및 N+확산층(112)은 P형 반도체 기판(112) 상에 서로 근접하게 대향 배치되도록 형성되고, P+확산층(122) 및 N+확산층(124)은 P형 반도체 기판(100) 상에 형성된 P형 웰(120) 내에 N+확산층(112)에 인접하여 서로 근접하게 대향 배치되도록 형성된다. 다른 구성 요소는 같기 때문에, 같은 구성 요소는 같은 숫자로 나타내었고 반복되는 설명은 생략하였다.
P+확산층(110) 및 N+확산층(112)은 접지 전위 배선에 접속되고, P+확산층(122) 및 N+확산층(124)은 전원 배선(10)에 접속된다. 그러나, 사이리스터를 구성하는 N+확산층 및 P+확산층의 배열은 도 13에 한정되지 않고, 구조물이 사이리스터의 기능을 한다면, N+확산층, P+확산층 그리고 N-웰은 적절히 재배열될 수 있다는 점이 주지된다.
본 발명의 제4 실시예에 따른 반도체 집적 회로 장치(1C)의 구조는 도 5에 나타내었다. MOS 커패시터와 정전기 보호 소자(18) 사이의 위치적 관계가 반대인 것을 제외한, 다른 배열은 제3 실시예와 같기 때문에 본 실시예의 평면도와 단면도를 생략하였다.
본 발명의 제5 실시예에 따른 반도체 집적 회로 장치(1D)의 구조는 도 6에 나타내었다. 도 6에 나타낸 바와 같이 반도체 집적 회로 장치(1D)는 입출력 단자(30) 및 접지 단자(14)를 포함한다. 반도체 집적 회로 장치(1D)는 접지 전위를 공급하는 제1 접지 전위 배선(34) 및 제1 접지 전위 배선과 공통으로 접지 전위를 공급하는 접지 단자(14)에 접속된 제2 접지 전위 배선(35)을 더 포함한다.
반도체 집적 회로 장치(1D)는 일단부는 입출력 단자(30)에 접속되고 다른 단부는 제1 접지 전위 배선(34)에 접속된 정전기 보호 소자(32) 및 일단부는 전원 배선(10)에 접속되고 다른 단부는 제2 접지 전위 배선(35)에 접속된 MOS 커패시터로구성된다. 확산층(136)은 접지 단자(14)와 MOS 커패시터(16)의 사이에 위치한 제2 접지 전위 배선(35)에 접속된다. 게다가, 입출력 단자는 CDM 시험을 수행하기 위하여 방전 시험용 스위치(3)를 통해 접지에 접속되어 구성된다.
본 반도체 집적 회로 장치(1D)에 대한 정전기 방전 시험이 디바이스 대전 모델에 따라 수행될 때, 제1 접지 전위 배선에 의해 유지된 커패시턴스에 충전된 전하는 보호 회로(32)를 통해 입출력 단자로부터 방전된다. 전하는 제2 접지 전위 배선(35)에 의해 유지된 커패시턴스에 축적되고 확산층(136)은 또한 보호 소자(32)를 통해 입출력 단자로부터 방전된다. 이 때, 확산층(136)은 제2 접지 전위 회로(35)에 접속되므로, 반도체 기판 내에 존재하는 전하가 방전되어, MOS 커패시터의 단자 양자 사이에 발생하는 전위차는 감소한다. 그러므로, MOS 커패시터(16)는 정전 파괴로부터 보호된다.
전원 배선(10)은 직접 전원 전압을 공급하는 전원 단자에 접속될 수 있거나, 또는 전원 배선(10)은 전원 전압을 높이거나 낮추는 전원 전압 변환 회로(25)를 통해 전원 단자(22)에 접속될 수 있음이 주지된다.
본 발명의 제5 실시예에 따른 반도체 집적 회로 장치에 따라, MOS 커패시터는 MOS 커패시터를 보호하는 정전기 보호 소자를 개별적으로 제공하지 않고 디바이스 대전 모델에 의해 정전기 전하로부터 보호될 수 있다. 정전기 파괴로부터 MOS 커패시터를 보호하는 CDM 보호 소자는 MOS 전계 효과 트랜지스터, 바이폴라 트랜지스터, 사이리스터 또는 다이오드에 한정되지 않음이 주지된다. 이들 소자를 결합하거나 또는 장치의 동작 속도를 증가시키기 위하여 어떤 다른 추가적인 소자를 결합할 수 있다. 전원 배선 및 접지 전위 배선은 알루미늄 배선에 한정되지 않고, (구리 같은) 다른 재료가 사용될 수 있음이 주지된다. 전원 배선 및 접지 전위 배선은 같은 재료로 만들지 않거나 또는 같은 공정에 의해 생성되는 배선이 아닐 수 있다.
본 발명에 따르면, 보호될 소자로서 전원 배선과 접지 전위 배선 사이에 MOS 커패시터를 접속함으로써 디바이스 대전 모델에 따른 정전 파괴에 대한 저항 전압을 향상시킬 수 있는 반도체 집적 회로를 제공할 수 있는 효과가 있다.

Claims (19)

  1. 반도체 집적 회로 장치에 있어서,
    일단부는 전원 전압을 공급하는 전원 배선에 접속되고, 다른 단부는 접지 전위를 공급하는 접지 전위 배선에 접속된 MOS 커패시터;
    상기 접지 전위 배선이 접속된 접지 단자; 및
    상기 접지 단자와 상기 MOS 커패시터 사이에 상기 MOS 커패시터와 병렬로 접속된 정전기 보호 소자를 포함하며;
    상기 정전기 보호 소자의 일단부가 접속된 상기 접지 배선 상의 접속점과 상기 접지 단자의 사이에 있어서의 상기 접지 전위의 배선 저항은 상기 정전기 보호 소자의 일단부가 접속된 상기 접지 전위 배선 상의 상기 접속점과 상기 MOS 커패시터의 다른 단부가 접속된 상기 접지 전위 배선 상의 접속점 사이에 있어서의 상기 접지 전위 배선의 배선 저항 보다 큰 것을 특징으로 하는 반도체 집적 회로 장치.
  2. 반도체 집적 회로 장치에 있어서,
    일단부는 전원 전압을 공급하는 전원 배선에 접속되고, 다른 단부는 접지 전위를 공급하는 접지 전위 배선에 접속된 정전기 보호 소자;
    상기 접지 전위 배선이 접속된 접지 단자; 및
    상기 접지 단자와 상기 정전기 보호 소자의 사이에 상기 정전기 보호 소자와 병렬로 접속된 MOS 커패시터를 포함하며;
    상기 MOS 커패시터의 일단부가 접속된 상기 접지 배선 상의 접속점과 상기 접지 단자 사이에 있어서의 상기 접지 전위의 배선 저항은 상기 MOS 커패시터의 일단부가 접속된 상기 접지 전위 배선 상의 상기 접속점과 상기 정전기 보호 소자의 다른 단부가 접속된 상기 접지 전위 배선 상의 접속점 사이에 있어서의 접지 전위 배선의 배선 저항 보다 큰 것을 특징으로 하는 반도체 집적 회로 장치.
  3. 제1항 또는 제2항에 있어서, 상기 접지 단자와 MOS 커패시터의 일단부가 접속된 상기 접지 전위 배선 상의 접속점의 사이에 있어서의 상기 접지 전위 배선에 상기 정전기 보호 소자를 제외한 어떤 다른 확산 층도 접속되지 않는 것을 특징으로 하는 반도체 집적 회로 장치.
  4. 반도체 집적 회로 장치에 있어서,
    입출력 단자;
    일단부는 상기 입출력 단자에 접속되고 다른 단부는 접지 전위를 공급하는 접지 전위 배선에 접속된 제1 정전기 보호 소자;
    일단부는 전원 전압을 공급하는 전원 배선에 접속되고 다른 단부는 접지 전위 배선에 접속된 MOS 커패시터; 및
    상기 제1 정전기 보호 소자와 상기 MOS 커패시터의 사이에 상기 MOS 커패시터와 병렬로 접속된 제2 정전기 보호 소자를 포함하며;
    상기 제1 정전기 보호 소자의 다른 단부가 접속된 접지 전위 배선 상의 접속점과 상기 제2 정전기 보호 소자의 한 말단 접속된 접지 전위 배선 상의 접속점 사이에 있어서의 접지 전위 배선의 배선 저항은 상기 제2 정전기 보호 소자의 일단부가 접속된 접지 전위 배선 상의 접속점과 상기 MOS 커패시터의 다른 단부가 접속된 접지 전위 배선 상의 접속접 사이에 있어서의 접지 전위 배선의 배선 저항 보다 큰 것을 특징으로 하는 반도체 집적 회로 장치.
  5. 반도체 집적 회로 장치에 있어서,
    입출력 단자;
    일단부는 상기 입출력 단자에 접속되고 다른 단부는 접지 전위를 공급하는 접지 전위 배선에 접속된 제1 정전기 보호 소자;
    일단부는 상기 전원 전압을 공급하는 전원 배선에 접속되고 다른 단부는 접지 전위를 공급하는 접지 전위 배선에 접속된 제2 정전기 보호 소자; 및
    상기 제1 정전기 보호 소자와 상기 제2 정전기 보호 소자의 사이에 상기 제2 정전기 보호 소자와 병렬로 접속된 MOS 커패시터를 포함하며;
    상기 제1 정전기 보호 소자의 다른 단부가 접속된 접지 전위 배선 상의 접속점과 상기 MOS 커패시터의 일단부가 접속된 접지 전위 배선 상의 접속점 사이에 있어서의 접지 전위 배선의 배선 저항은 상기 MOS 커패시터의 일단부가 접속된 접지 전위 배선 상의 접속점과 상기 제2 정전기 보호 소자의 다른 단부가 접속된 접지 전위 배선 상의 접속접 사이에 있어서의 접지 전위 배선의 배선 저항 보다 큰 것을 특징으로 하는 반도체 집적 회로 장치.
  6. 제4항 또는 제5항에 있어서, 상기 제1 정전기 보호 소자의 다른 단부가 접속된 접지 전위 배선 상의 접속점과 MOS 커패시터의 일단부가 접속된 상기 접지 전위 배선 상의 접속점 사이에 있어서의 상기 접지 전위 배선에 상기 제1 정전기 보호 소자를 제외한 어떤 다른 확산 층도 접속되지 않는 것을 특징으로 하는 반도체 집적 회로 장치.
  7. 제4항 또는 제5항에 있어서,
    접지 전위를 공급하는 제1 및 제2의 공통으로 접속된 접지 전위 배선과 입출력 단자;
    일단부는 상기 입출력 단자에 접속되고 다른 단부는 상기 제1 접지 전위 배선에 접속된 정전기 보호 소자; 및
    일단부는 전원 전압을 공급하는 전원 배선에 접속되고, 다른 단부는 상기 제2 접지 전위 배선에 접속된 MOS 커패시터를 포함하며;
    상기 제2 접지 전위 배선은 입출력 단자에 접속되지 않고 상기 접지 단자와 상기 MOS 커패시터의 다른 단부가 접속된 상기 제2 접지 전위 배선 상의 접속점 사이의 상기 제2 접지 전위 배선에 확산층이 접속된 것을 특징으로 하는 반도체 집적 회로 장치.
  8. 제1항 또는 제2항에 있어서, 상기 전원 배선은 소정의 전원 전압이 공급되는전원 단자에 접속되는 것을 특징으로 하는 반도체 집적 회로 장치.
  9. 제1항 또는 제2항에 있어서, 상기 전원 배선은 상기 제1 전원 전압을 변환하는 전원 전압 변환 회로를 통해, 제1 전원 전압이 공급되는, 전원 단자에 접속되는 것을 특징으로 하는 반도체 집적 회로 장치.
  10. 제1항 또는 제2항에 있어서, 상기 정전기 보호 소자는 상기 MOS 커패시터의 유전체 파괴 전압 보다 낮은 클램프 전압으로 단자 양자에 인가되는 전압을 클램핑하는 것을 특징으로 하는 반도체 집적 회로 장치.
  11. 제4항 또는 제5항에 있어서, 상기 제2 정전기 보호 소자는 상기 MOS 커패시터의 유전체 파괴 전압 보다 낮은 클램프 전압으로 단자 양자에 인가되는 전압을 클램핑하는 것을 특징으로 하는 반도체 집적 회로 장치.
  12. 제1항 또는 제2항에 있어서, 상기 정전기 보호 소자는 드레인이 상기 전원 배선에 접속되고, 소스와 게이트가 상기 접지 전위 배선에 접속된 MOS 전계 효과 트랜지스터인 것을 특징으로 하는 반도체 집적 회로 장치.
  13. 제4항 또는 제5항에 있어서, 상기 제2 정전기 보호 소자는 드레인이 상기 전원 배선에 접속되고, 소스와 게이트가 상기 접지 전위 배선에 접속된 MOS 전계효과 트랜지스터인 것을 특징으로 하는 반도체 집적 회로 장치.
  14. 제1항 또는 제2항에 있어서,
    상기 정전기 보호 소자는 제1 도전형 기판 상에 제1 도전형과 반대 도전형인 제2 도전형의 2개의 확산층이 서로 근접하게 대향 배치되도록 형성하여 이루어진 바이폴라 트랜지스터인 것을 특징으로 하는 반도체 집적 회로 장치.
  15. 제4항 또는 제5항에 있어서,
    상기 제2 정전기 보호 소자는, 제1 도전형의 기판 상에 제1 도전형과 반대 도전형인 제2 도전형의 2개의 확산층이 서로 근접하게 대향 배치되도록 형성하여 이루어진 바이폴라 트랜지스터인 반도체 집적 회로 장치.
  16. 제1항 또는 제2항에 있어서,
    상기 정전기 보호 소자는, 제1 도전형의 기판 상에 제 1 도전형 및 상기 제1 도전형과 반대 도전형인 제2 도전형인 2개의 확산층이 서로 근접하게 대향 배치되고, 또한 제1 도전형의 상기 기판 상에 형성된 제2 도전형 웰 상에 각각 제1 도전형 및 제2 도전형인 2개의 확산층이 서로 근접하게 대향 배치되도록 형성하여 구성된 사이리스터인 것을 특징으로 하는 반도체 집적 회로 장치.
  17. 제4항 또는 제5항에 있어서,
    상기 제2 정전기 보호 소자는 제1 도전형 기판 상에 각각이 제1 도전형 및 제1 도전형과 반대 도전형인 제2 도전형인 2개 확산층이 서로 근접하게 대향 배치되고, 또한 제1 도전형인 기판 상에 형성된 제2 도전형의 웰 상에 각각 제1 도전형과 제2 도전형인 2개 확산층이 서로 근접하게 대향 배치되도록 형성하여 구성된 사이리스터인 것을 특징으로 하는 반도체 집적 회로 장치.
  18. 제1항 또는 제2항에 있어서,
    상기 정전기 보호 소자는 제1 도전형인 기판 또는 웰 상에 제1 도전형과 반대 도전형인 제2 도전형인 2개의 확산층이 서로 근접하게 대향 배치되도록 형성하여 구성된 다이오드인 것을 특징으로 하는 반도체 집적 회로 장치.
  19. 제4항 또는 제5항에 있어서,
    상기 제2 정전기 보호 소자는 제1 도전형 기판 또는 웰 상에 제 1 도전형과 반대 도전형인 제2 도전형인 2개의 확산층이 서로 근접하게 대향 배치되도록 형성하여 구성된 다이오드인 것을 특징으로 하는 반도체 집적 회로 장치.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140128621A (ko) * 2013-04-29 2014-11-06 에스케이하이닉스 주식회사 반도체 집적 회로 장치

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6934136B2 (en) * 2002-04-24 2005-08-23 Texas Instrument Incorporated ESD protection of noise decoupling capacitors
KR100723519B1 (ko) * 2006-01-06 2007-05-30 삼성전자주식회사 Ｍｏｓ 트랜지스터를 이용한 전압 클램핑 회로 및 이를구비하는 반도체 칩
JP2008147338A (ja) 2006-12-08 2008-06-26 Nec Electronics Corp 半導体集積回路装置
JP2008305852A (ja) 2007-06-05 2008-12-18 Toshiba Corp 半導体装置
JP5092766B2 (ja) * 2008-01-21 2012-12-05 ミツミ電機株式会社 半導体装置
JP5728171B2 (ja) * 2009-06-29 2015-06-03 株式会社半導体エネルギー研究所 半導体装置
CN114361157B (zh) * 2022-03-21 2022-07-12 常州欣盛半导体技术股份有限公司 提升驱动装置静电放电能力的方法及驱动装置

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4044373A (en) * 1967-11-13 1977-08-23 Hitachi, Ltd. IGFET with gate protection diode and antiparasitic isolation means
JPS5299786A (en) * 1976-02-18 1977-08-22 Agency Of Ind Science & Technol Mos integrated circuit
JPS6048106B2 (ja) * 1979-12-24 1985-10-25 富士通株式会社 半導体集積回路
JPS5714216A (en) * 1980-06-30 1982-01-25 Mitsubishi Electric Corp Input protecting circuit
US4786956A (en) * 1982-10-20 1988-11-22 North American Philips Corporation, Signetics Division Input protection device for integrated circuits
JPS5992557A (ja) * 1982-11-18 1984-05-28 Nec Corp 入力保護回路付半導体集積回路
JPH022201A (ja) * 1988-06-13 1990-01-08 Nissan Motor Co Ltd 半導体入力保護回路
JPH03183207A (ja) * 1989-12-13 1991-08-09 Nissan Motor Co Ltd フィルタ回路
JPH0422886A (ja) * 1990-05-18 1992-01-27 Nissan Motor Co Ltd 半導体入出力回路
JPH04196352A (ja) 1990-11-28 1992-07-16 Nissan Motor Co Ltd 半導体保護装置
US5255146A (en) * 1991-08-29 1993-10-19 National Semiconductor Corporation Electrostatic discharge detection and clamp control circuit
JP3320872B2 (ja) 1993-12-27 2002-09-03 ローム株式会社 Ｃｍｏｓ集積回路装置
US5535134A (en) * 1994-06-03 1996-07-09 International Business Machines Corporation Object placement aid
US5440162A (en) * 1994-07-26 1995-08-08 Rockwell International Corporation ESD protection for submicron CMOS circuits
US6125021A (en) * 1996-04-30 2000-09-26 Texas Instruments Incorporated Semiconductor ESD protection circuit
US5828095A (en) * 1996-08-08 1998-10-27 Micron Technology, Inc. Charge pump
JP3570180B2 (ja) * 1997-11-20 2004-09-29 セイコーエプソン株式会社 半導体集積装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140128621A (ko) * 2013-04-29 2014-11-06 에스케이하이닉스 주식회사 반도체 집적 회로 장치
KR101990093B1 (ko) * 2013-04-29 2019-06-19 에스케이하이닉스 주식회사 반도체 집적 회로 장치

Also Published As

Publication number Publication date
US6943412B1 (en) 2005-09-13
JP2001060663A (ja) 2001-03-06
TW457697B (en) 2001-10-01
KR20010030106A (ko) 2001-04-16

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