JP5092766B2 - 半導体装置 - Google Patents

Description

本発明は半導体装置に係り、特に、静電保護素子を有する半導体装置に関する。

近年の高集積化が進んだ半導体装置において、半導体装置を構成する内部回路は微少であり、外部で発生した静電気によるサージにより容易に破壊される。このため、半導体装置には、静電気によるサージから内部回路を保護するための静電保護素子が設けられている。

図１１は、従来の半導体装置１００の回路を例示する図である。図１１を参照するに、半導体装置１００は、内部回路１０１と、電源パッド１０２と、入出力パッド１０３と、接地パッド１０４と、静電保護素子１０５と、Ａｌ配線１０６と、接地配線（ＧＮＤライン）１０６Ｇとを有する。Ｒ１０１乃至Ｒ１０３は接地配線１０６Ｇの有するインピーダンスを示している（実際に抵抗が挿入されているわけではない）。

図１１において、電源パッド１０２及び入出力パッド１０３は、Ａｌ配線１０６により内部回路１０１及び静電保護素子１０５の一端に接続されている。内部回路１０１及び静電保護素子１０５の他端は、接地配線１０６Ｇにより接地パッド１０４に接続されている。内部回路１０１及び静電保護素子１０５と接地パッド１０４とを接続する接地配線１０６Ｇは、所定のインピーダンスＲ１０１乃至Ｒ１０３を有する。

静電保護素子１０５は、入出力パッド１０３に接地パッド１０４及び電源パッド１０２を基準に静電気によるサージが印加された場合に、静電気によるサージをクランプし、接地パッド１０４及び電源パッド１０２に逃がす働きをする。これにより、内部回路１０１が静電気によるサージで破壊することを防止している。内部回路１０１，電源パッド１０２，入出力パッド１０３，接地パッド１０４及び静電保護素子１０５は、半導体基板（図示せず）上に形成されている。

図１２は、従来の半導体装置１００の平面構造について説明するための平面模式図である。同図中、図１１と同一部分については、同一符号を付し、その説明は省略する。図１２において、１０７はコンタクトを示している。コンタクト１０７は、接地配線１０６Ｇに所定の密度で形成され、接地配線１０６Ｇと半導体基板（図示せず）とを電気的に接続している。接地配線１０６Ｇと半導体基板（図示せず）とをコンタクト１０７で電気的に接続することにより、接地配線１０６Ｇと半導体基板（図示せず）とを同電位にし、ラッチアップ等の発生を防止している。

図１３は、図１２のＺ−Ｚ線に沿う断面図である。便宜上、図１２に示す平面模式図の一部を図示している。同図中、図１２と同一部分については、同一符号を付し、その説明は省略する。図１３において、１０８は半導体基板、１０９は絶縁層を示している。図１３を参照するに、半導体基板１０８上には、コンタクト１０７に対応する開口部を有する絶縁層１０９が形成されており、絶縁層１０９上には接地配線１０６Ｇが形成されている。接地配線１０６Ｇのうちの、絶縁層１０９の開口部に形成される部分がコンタクト１０７である。半導体基板１０８と接地配線１０６Ｇとは、コンタクト１０７により電気的に接続されている。

接地配線１０６Ｇ及びコンタクト１０７は、スパッタ法により絶縁層１０９上に形成されるため、絶縁層１０９の開口部は、全てＡｌで満たされるわけではなく、コンタクト１０７の部分は、膜厚が薄く、穴が形成されたような構造となっている（例えば、特許文献１参照）。
特開平９−１１６１０５号公報

ところで、コンタクト１０７周辺部の断面構造は、図１４のようになることが理想である。図１４は、従来の半導体装置１００におけるコンタクト１０７周辺部の理想的な断面構造について説明するための断面図である。便宜上、図１２に示す平面模式図の一部を図示している。同図中、図１３と同一部分については、同一符号を付し、その説明は省略する。図１４において、ａ及びｂは、接地配線１０６Ｇの両端の部分を示している。図１４を参照するに、絶縁層１０９の開口部は全てＡｌで満たされており、コンタクト１０７の部分も十分な膜厚を有する構造となっている。従って、コンタクト１０７が形成されたことに起因して、ａからｂに至る接地配線１０６Ｇのインピーダンスが上昇することはない。

しかしながら、従来の半導体装置１００は、実際には図１４に示すような理想的な断面構造は有さず、図１３に示すように、絶縁層１０９の開口部は全てＡｌで満たされるわけではなく、コンタクト１０７の部分は、膜厚が薄く、穴が形成されたような構造となっている。従って、図１３においては、コンタクト１０７が形成されたことに起因して、図１４におけるａからｂに対応する部分の接地配線１０６Ｇのインピーダンスは上昇する。接地配線１０６Ｇのインピーダンスが上昇することは、すなわち、図１１におけるＲ１０１乃至Ｒ１０３のインピーダンスが上昇することである。

前述のように、静電保護素子１０５は、電源パッド１０２及び入出力パッド１０３に静電気によるサージが印加された場合に、静電気によるサージをクランプし、接地パッド１０４に逃がす働きをする。しかし、図１３に示すように、コンタクト１０７が形成されたことに起因して接地配線１０６Ｇのインピーダンスが上昇すると、静電保護素子１０５のクランプ能力が十分に発揮されず、内部回路１０１を静電気によるサージから保護することができないという問題があった。

図１５は、従来の半導体装置１１０の回路を例示する図である。同図中、図１１と同一部分については、同一符号を付し、その説明は省略する。図１５において、Ｒ１０４及びＲ１０５は抵抗を示している。上記問題を解決する方法として、図１５に示す半導体装置１１０は、内部回路１０１と電源パッド１０２及び入出力パッド１０３とを接続するＡｌ配線１０６に所定の抵抗値を有する抵抗Ｒ１０４及びＲ１０５を挿入することにより、静電気によるサージを静電保護素子１０５側に流れやすくしている。しかし、抵抗Ｒ１０４及びＲ１０５として挿入可能な抵抗値の範囲が限定されるため、十分な解決方法であるとはいえない。

本発明は、上記に鑑みてなされたもので、静電保護素子のクランプ能力を十分に発揮し、内部回路を静電気によるサージから保護することができる半導体装置を提供することを目的とする。

上記目的を達成するため、第１の発明は、半導体基板（１８）上に、内部回路（１１）と、前記内部回路（１１）と接続配線（１６）及び接地配線（１６Ｇ）により接続される接続パッド（１２，１３）及び接地パッド（１４）と、前記接続パッド（１２，１３）と前記接地パッド（１４）との間に接続される静電保護素子（１５）とが設けられ、前記半導体基板（１８）と前記接地配線（１６Ｇ）とが、前記接地配線（１６Ｇ）に所定の密度で形成されたコンタクト（１７）により電気的に接続されている半導体装置（１０）であって、前記接地配線（１６Ｇ）の前記コンタクト（１７）部分の膜厚は、前記接地配線（１６Ｇ）の前記コンタクト（１７）部分以外の膜厚よりも薄く、前記所定の密度は、前記接続パッド（１２，１３）から前記静電保護素子（１５）を経由して前記接地パッド（１４）に至る部分のインピーダンス（Ｒ１７，Ｒ１９）が、前記接続パッド（１２，１３）から前記内部回路（１１）を経由して前記接地パッド（１４）に至る部分のインピーダンス（Ｒ１６，Ｒ１８）よりも低くなるように設定されていることを特徴とする。

第２の発明は、第１の発明に係る半導体装置（１０）において、前記接地配線（１６Ｇ）の、前記静電保護素子（１５）と前記接地パッド（１４）とを接続する部分に形成された前記コンタクト（１７）の密度は、前記接地配線（１６Ｇ）の、前記内部回路（１１）と前記接地パッド（１４）とを接続する部分に形成された前記コンタクト（１７）の密度よりも低いことを特徴とする。

第３の発明は、半導体基板（１８）上に、内部回路（１１）と、前記内部回路（１１）と接続配線（１６）及び第１の接地配線（１６Ｇ）により接続される接続パッド（１２，１３）及び接地パッド（１４）と、前記接続パッド（１２，１３）と前記接地パッド（１４）との間に接続される静電保護素子（１５）とが設けられ、前記半導体基板（１８）と前記第１の接地配線（１６Ｇ）とが、前記第１の接地配線（１６Ｇ）に第１の密度で形成されたコンタクト（１７）により電気的に接続されており、更に、前記第１の接地配線（１６Ｇ）上に絶縁層（２２）を介して第２の接地配線（２０Ｇ）が形成され、前記第１の接地配線（１６Ｇ）と前記第２の接地配線（２０Ｇ）とが、前記第２の接地配線（２０Ｇ）に第２の密度で形成されたスルーホール（２１）により電気的に接続されている半導体装置（２０）であって、前記第１の接地配線（１６Ｇ）の前記コンタクト（１７）部分の膜厚は、前記第１の接地配線（１６Ｇ）の前記コンタクト（１７）部分以外の膜厚よりも薄く、前記第２の接地配線（２０Ｇ）の前記スルーホール（２１）部分の膜厚は、前記第２の接地配線（２０Ｇ）の前記スルーホール（２１）部分以外の膜厚よりも薄く、前記第１の密度及び／又は前記第２の密度は、前記接続パッド（１２，１３）から前記静電保護素子（１５）を経由して前記接地パッド（１４）に至る部分のインピーダンス（Ｒ１７，Ｒ１９）が、前記接続パッド（１２，１３）から前記内部回路（１１）を経由して前記接地パッド（１４）に至る部分のインピーダンス（Ｒ１６，Ｒ１８）よりも低くなるように設定されていることを特徴とする。

第４の発明は、第３の発明に係る半導体装置（２０）において、前記第１の接地配線（１６Ｇ）の、前記静電保護素子（１５）と前記接地パッド（１４）とを接続する部分に形成された前記コンタクト（１７）の密度は、前記第１の接地配線（１６Ｇ）の、前記内部回路（１１）と前記接地パッド（１４）とを接続する部分に形成された前記コンタクト（１７）の密度よりも低いことを特徴とする。

第５の発明は、第３又は第４の発明に係る半導体装置（２０）において、前記第２の接地配線（２０Ｇ）の、前記第１の接地配線（１６Ｇ）の前記静電保護素子（１５）と前記接地パッド（１４）とを接続する部分に対応する位置に形成された前記スルーホール（２１）の密度は、その他の部分に形成された前記スルーホール（２１）の密度よりも高いことを特徴とする。

第６の発明は、第３乃至第５の何れか一に記載の発明に係る半導体装置（２０）において、前記コンタクト（１７）及び前記スルーホール（２１）は、前記第１の接地配線（１６Ｇ）及び前記第２の接地配線（２０Ｇ）の長手方向に沿って平面視交互に配置されていることを特徴とする。

なお、上記括弧内の参照符号は、理解を容易にするために付したものであり、一例にすぎず、図示の態様に限定されるものではない。

本発明によれば、静電保護素子のクランプ能力を十分に発揮し、内部回路を静電気によるサージから保護することができる半導体装置を提供することができる。

以下、図面を参照して、本発明を実施するための最良の形態の説明を行う。

〈第１の実施の形態〉
図１は、本発明の第１の実施の形態に係る半導体装置１０の回路を例示する図である。図１を参照するに、半導体装置１０は、内部回路１１と、電源パッド１２と、入出力パッド１３と、接地パッド１４と、静電保護素子１５と、接続配線１６と、接地配線（ＧＮＤライン）１６Ｇとを有する。Ｒ１１乃至Ｒ１３は接地配線１６Ｇの有するインピーダンスを示している（実際に抵抗が挿入されているわけではない）。なお、電源パッド１２及び入出力パッド１３を含めて接続パッドと表現する場合がある。

Ｒ１６は電源パッド１２から内部回路１１を経由して接地パッド１４に至る部分のインピーダンス（Ｒ１３のインピーダンスも含む）、Ｒ１７は電源パッド１２から静電保護素子１５を経由して接地パッド１４に至る部分のインピーダンス（Ｒ１１及びＲ１２のインピーダンスも含む）、Ｒ１８は入出力パッド１３から内部回路１１を経由して接地パッド１４に至る部分のインピーダンス（Ｒ１３のインピーダンスも含む）、Ｒ１９は入出力パッド１３から静電保護素子１５を経由し接地パッド１４に至る部分のインピーダンス（Ｒ１１のインピーダンスも含む）を示している。

図１において、電源パッド１２及び入出力パッド１３は、接続配線１６により内部回路１１及び静電保護素子１５の一端に接続されている。内部回路１１及び静電保護素子１５の他端は、接地配線１６Ｇにより接地パッド１４に接続されている。内部回路１１及び静電保護素子１５と接地パッド１４とを接続する接地配線１６Ｇは、所定のインピーダンスＲ１１乃至Ｒ１３を有する。電源パッド１２，入出力パッド１３，接地パッド１４，接続配線１６及び接地配線１６Ｇの材料としては、例えば、Ａｌ等を用いることができる。

静電保護素子１５は、電源パッド１２及び入出力パッド１３に静電気によるサージが印加された場合に、静電気によるサージをクランプし、接地パッド１４に逃がす働きをする。これにより、内部回路１１が静電気によるサージで破壊することを防止している。内部回路１１，電源パッド１２，入出力パッド１３，接地パッド１４及び静電保護素子１５は、半導体基板（図示せず）上に形成されている。静電保護素子１５としては、例えば、ＧＧＮＭＯＳ（Gate Grounded NMOS)、ＭＯＳ(Metal Oxide Semiconductor)トランジスタ、ＰＮ接合ダイオード等を用いることができる。

電源パッド１２及び入出力パッド１３に静電気によるサージが印加された場合に、静電保護素子のクランプ能力を十分に確保するためには、Ｒ１７<Ｒ１６、Ｒ１９<Ｒ１８であることが必要である。前述の図１５に示すように、内部回路１１と電源パッド１２及び入出力パッド１３とを接続する接続配線１６に所定の抵抗値を有する抵抗を挿入することでも、Ｒ１７<Ｒ１６、Ｒ１９<Ｒ１８は実現できる場合があるが、挿入可能な抵抗値の範囲が限定されるため、十分な方法であるとはいえない。Ｒ１７<Ｒ１６、Ｒ１９<Ｒ１８を実現するためには、接地配線１６Ｇの有するインピーダンスＲ１１乃至Ｒ１３を低減することが有効である。

インピーダンスＲ１１乃至Ｒ１３を低減するためには、接地配線１６Ｇを太くすればよいが、半導体装置が大型化するため適切ではない。そこで、従来の半導体装置１００において、図１３に示すように、接地配線１０６Ｇに、コンタクト１０７が高密度で形成されたことに起因して接地配線１０６Ｇのインピーダンスが上昇することに着目し、本発明の第１の実施の形態では、Ｒ１７<Ｒ１６、Ｒ１９<Ｒ１８を満たすように、コンタクト１７を形成する密度を低くすることによって、接地配線１６Ｇの太さを変えずに、インピーダンスＲ１１乃至Ｒ１３を下げる。

図２及び図３を参照しながら、本発明の第１の実施の形態に係る半導体装置１０におけるコンタクト１７について更に詳しく説明する。図２は、本発明の第１の実施の形態に係る半導体装置１０の平面構造について説明するための平面模式図である。同図中、図１と同一部分については、同一符号を付し、その説明は省略する。

図２において、１７はコンタクトを示している。コンタクト１７は、接地配線１６Ｇに所定の密度で形成され、接地配線１６Ｇと半導体基板（図示せず）とを電気的に接続している。接地配線１６Ｇと半導体基板（図示せず）とをコンタクト１７で電気的に接続することにより、接地配線１６Ｇと半導体基板（図示せず）とを同電位にし、ラッチアップ等の発生を防止している。

図３は、図２のＸ−Ｘ線に沿う断面図である。便宜上、図２に示す平面模式図の一部を図示している。同図中、図２と同一部分については、同一符号を付し、その説明は省略する。図３において、１８は半導体基板、１９は絶縁層、ｃ及びｄは接地配線１６Ｇの両端の部分を示している。図３を参照するに、半導体基板１８上にはコンタクト１７に対応する開口部を有する絶縁層１９が形成されており、絶縁層１９上には接地配線１６Ｇが形成されている。接地配線１６Ｇのうちの、絶縁層１９の開口部に形成される部分がコンタクト１７である。半導体基板１８と接地配線１６Ｇとは、コンタクト１７により電気的に接続されている。

コンタクト１７の材料としては、例えば、Ａｌ等を用いることができる。半導体基板１８は、例えば、シリコンからなる基板である。絶縁層１９の材料としては、例えば、ＳｉＯ_２等を用いることができる。コンタクト１７の大きさは、例えば、平面視１μｍ角とすることができる。接地配線１６Ｇの長手方向に略平行な方向に隣接するコンタクト１７の間隔は、例えば、９μｍとすることができる。接地配線１６Ｇの長手方向に略垂直な方向に縦に２列並べられたコンタクト１７の間隔は、例えば、３μｍとすることができる。

接地配線１６Ｇ及びコンタクト１７は、スパッタ法により絶縁層１９上に形成されるため、従来の半導体装置１００と同様に、絶縁層１９の開口部は、全てコンタクト１７を構成する材料（例えば、Ａｌ等）で満たされるわけではなく、コンタクト１７の部分は、膜厚が薄く、穴が形成されたような構造となっている。従って、コンタクト１７の部分は、接地配線１６Ｇのインピーダンスを上昇させる要因となる。

図２及び図３に示すように、本発明の第１の実施の形態に係る半導体装置１０におけるコンタクト１７は、図１２及び図１３に示す従来の半導体装置１００におけるコンタクト１０７と比べると、大幅に低い密度で形成されている。このように、接地配線１６Ｇに形成するコンタクト１７の密度を従来よりも低くすることにより、膜厚が薄く、穴が形成されたような構造となり接地配線１６Ｇのインピーダンスを上昇させる要因となる部分を減らすことができるため、ｃからｄに至る接地配線１６Ｇのインピーダンスを、従来の半導体装置１００の接地配線１０６Ｇと比べて低くすることができる。

なお、接地配線１６Ｇに形成するコンタクト１７の密度は、Ｒ１７<Ｒ１６、Ｒ１９<Ｒ１８を満たすように設定する。この際、コンタクト１７を全く形成しないことも可能であるが、コンタクト１７を全く形成しないと、接地配線１６Ｇと半導体基板１８とが同電位にならないため、ラッチアップの発生が問題になるような場合には、好適ではない。

一例として、本発明の第１の実施の形態に係る半導体装置１０におけるコンタクト１７の密度を、従来の半導体装置１００におけるコンタクト１０７の密度と同じに設定した場合（図１２及び図１３参照）のインピーダンスＲ１６〜Ｒ１９が、Ｒ１６＝１１Ω（うち、Ｒ１３＝６Ω），Ｒ１７＝１２Ω（うち、Ｒ１１＝３Ω，Ｒ１２＝６Ω），Ｒ１８＝１１Ω（うち、Ｒ１３＝６Ω），Ｒ１９＝６Ω（うち、Ｒ１１＝３Ω）であったとする。

静電保護素子１５のクランプ能力を十分に確保するためには、Ｒ１７<Ｒ１６，Ｒ１９<Ｒ１８でなければならないところ、この例の場合は、Ｒ１７（＝１２Ω）>Ｒ１６（＝１１Ω），Ｒ１９（＝６Ω）<Ｒ１８（＝１１Ω）となっており、Ｒ１７（＝１２Ω）とＲ１６（＝１１Ω）との関係が適切ではない。

そこで、接地配線１６Ｇ全体わたって均一にコンタクト１７の密度を低くすることにより（図２及び図３参照）、例えば、接地配線１６Ｇのインピーダンスが１／２になったとすると、Ｒ１１＝１．５Ω，Ｒ１２＝３Ω，Ｒ１３＝３Ωになるので、Ｒ１６〜Ｒ１９は、Ｒ１６＝８Ω（うち、Ｒ１３＝３Ω），Ｒ１７＝７．５Ω（うち、Ｒ１１＝１．５Ω，Ｒ１２＝３Ω），Ｒ１８＝８Ω（うち、Ｒ１３＝３Ω），Ｒ１９＝４．５Ω（うち、Ｒ１１＝１．５Ω）となる。すなわち、Ｒ１７（＝７．５Ω）<Ｒ１６（＝８Ω），Ｒ１９（＝４．５Ω）<Ｒ１８（＝８Ω）となり、Ｒ１７<Ｒ１６，Ｒ１９<Ｒ１８の条件を満足する。

なお、上記例では、接地配線１６Ｇ全体わたって均一にコンタクト１７の密度を低くしたが、接地配線１６ＧのＲ１１，Ｒ１２の部分のみについてコンタクト１７の密度を低くしても同様の効果が得られる。又、接地配線１６ＧのＲ１１，Ｒ１２の部分のコンタクト１７の密度と、接地配線１６ＧのＲ１３の部分のコンタクト１７の密度とを異なる割合（ただし、接地配線１６ＧのＲ１１，Ｒ１２の部分のコンタクト１７の密度を、接地配線１６ＧのＲ１３の部分のコンタクト１７の密度より低くする）で低くしても同様の効果が得られる。

本発明の第１の実施の形態に係る半導体装置１０によれば、Ｒ１７<Ｒ１６、Ｒ１９<Ｒ１８を満たすように接地配線１６Ｇに形成するコンタクト１７の密度を設定することにより、静電保護素子１５のクランプ能力を十分に確保することが可能となり、内部回路１１を静電気によるサージから保護することができる。

〈第２の実施の形態〉
本発明の第２の実施の形態に係る半導体装置２０の回路図は、図１と同様であるため、その説明は省略する。図４及び図５を参照しながら、本発明の第２の実施の形態に係る半導体装置２０について説明する。

図４は、本発明の第２の実施の形態に係る半導体装置２０の平面構造について説明するための平面模式図である。図５は、図４のＹ−Ｙ線に沿う断面図である。便宜上、図４に示す平面模式図の一部を図示している。図４及び図５において、図１乃至図３と同一部分については、同一符号を付し、その説明は省略する。図４及び図５において、２０Ｇは接地配線（ＧＮＤライン）、２１は接地配線１６Ｇと接地配線２０Ｇとを電気的に接続するスルーホールを示している。図５において、２２は絶縁層、ｅ及びｆは接地配線１６Ｇ及び２０Ｇの両端の部分を示している。接地配線２０Ｇ及びスルーホール２１の材料としては、例えば、Ａｌ等を用いることができる。絶縁層２２の材料としては、例えば、ＳｉＯ_２等を用いることができる。

図４及び図５を参照するに、本発明の第２の実施の形態に係る半導体装置２０は、本発明の第１の実施の形態に係る半導体装置１０とは異なり、接地配線１６Ｇ上に絶縁層２２が形成されており、更に絶縁層２２上の接地配線１６Ｇに対応する位置に接地配線２０Ｇが形成されている。接地配線２０Ｇには、スルーホール２１が形成されている。

図４及び図５を参照しながらコンタクト１７及びスルーホール２１について更に詳しく説明する。図４において、接地配線１６Ｇ及び２０Ｇの長手方向に沿った外縁部には、接地配線１６Ｇの長手方向に略垂直方向に縦に２個並べられたコンタクト１７と、接地配線２０Ｇの長手方向に略垂直方向に縦に２個並べられたスルーホール２１とが、接地配線１６Ｇ及び接地配線２０Ｇの長手方向に沿って平面視交互に配置されている。

図５において、半導体基板１８上にはコンタクト１７に対応する開口部を有する絶縁層１９が形成されており、絶縁層１９上には接地配線１６Ｇが形成されている。接地配線１６Ｇ上には、スルーホール２１に対応する開口部を有する絶縁層２２が形成されており、絶縁層２２上には接地配線２０Ｇが形成されている。接地配線１６Ｇの、絶縁層１９の開口部に形成される部分がコンタクト１７であり、接地配線２０Ｇの、絶縁層２２の開口部に形成される部分がスルーホール２１である。

コンタクト１７は、半導体基板１８と接地配線１６Ｇとを電気的に接続している。スルーホール２１は、接地配線１６Ｇと接地配線２０Ｇとを電気的に接続している。コンタクト１７及びスルーホール２１の部分は、従来の半導体装置１００と同様にスパッタ法により形成されるため、膜厚が薄く、穴が形成されたような構造となっている。従って、コンタクト１７及びスルーホール２１の部分は、接地配線１６Ｇ及び２０Ｇのインピーダンスを上昇させる要因となる。

コンタクト１７とスルーホール２１の大きさは、例えば、平面視１μｍ角とすることができる。接地配線１６Ｇの長手方向に略平行な方向に隣接するコンタクト１７の間隔は、例えば、６μｍとすることができる。接地配線２０Ｇの長手方向に略平行な方向に隣接するスルーホール２１の間隔は、例えば、６μｍとすることができる。接地配線１６Ｇの長手方向に略垂直な方向に縦に２列並べられたコンタクト１７の間隔は、例えば、３μｍとすることができる。接地配線２０Ｇの長手方向に略垂直な方向に縦に２列並べられたスルーホール２１の間隔は、例えば、３μｍとすることができる。

図４及び図５に示すように、本発明の第２の実施の形態に係る半導体装置２０におけるコンタクト１７は、図１２及び図１３に示す従来の半導体装置１００におけるコンタクト１０７と比べると、大幅に低い密度で形成されている。又、接地配線１６Ｇ上に絶縁層２２を形成し、更に絶縁層２２上の接地配線１６Ｇに対応する位置に接地配線２０Ｇを形成し、接地配線１６Ｇ及び接地配線２０Ｇをスルーホール２１で電気的に接続している。

このように、接地配線１６Ｇに形成するコンタクト１７の密度を従来よりも低くし、更に、接地配線１６Ｇ上に絶縁層２２を介して接地配線２０Ｇを形成し、接地配線１６Ｇ及び２０Ｇをスルーホール２１で電気的に接続することにより、膜厚が薄く、穴が形成されたような構造となり接地配線１６Ｇ及び２０Ｇのインピーダンスを上昇させる要因となる部分を減らすとともに、接地配線２０Ｇがインピーダンスを下げる働きをするため、ｅからｆに至る接地配線１６Ｇ及び２０Ｇのインピーダンスを、従来の半導体装置１００の接地配線１０６Ｇと比べて低くすることができる。

なお、接地配線１６Ｇに形成するコンタクト１７の密度、及び、接地配線２０Ｇに形成するスルーホール２１の密度は、Ｒ１７<Ｒ１６、Ｒ１９<Ｒ１８を満たすように設定する。この際、接地配線１６Ｇにコンタクト１７を全く形成しないことも可能であるが、コンタクト１７を全く形成しないと、接地配線１６Ｇと半導体基板１８とが同電位にならないため、ラッチアップの発生が問題になるような場合には、好適ではない。

本発明の第１の実施の形態では、Ｒ１７<Ｒ１６、Ｒ１９<Ｒ１８を満たすために、コンタクト１７を形成する密度を低くすることによって、接地配線１６Ｇの太さを変えずに、接地配線１６Ｇのインピーダンスを下げた。本発明の第２の実施の形態では、Ｒ１７<Ｒ１６、Ｒ１９<Ｒ１８を満たすために、接地配線１６Ｇ上に絶縁層２２を介して接地配線２０Ｇを形成し、コンタクト１７を形成する密度を低くするとともに、接地配線１６Ｇと接地配線２０Ｇとを所定の密度で形成されたスルーホール２１で電気的に接続することにより、接地配線１６Ｇの太さを変えずに、接地配線１６Ｇ及び２０Ｇのインピーダンスを下げている。

一例として、本発明の第２の実施の形態に係る半導体装置２０におけるコンタクト１７の密度を、従来の半導体装置１００におけるコンタクト１０７の密度と同じに設定した場合（図１２及び図１３参照）のインピーダンスＲ１６〜Ｒ１９が、Ｒ１６＝１１Ω（うち、Ｒ１３＝６Ω），Ｒ１７＝１２Ω（うち、Ｒ１１＝３Ω，Ｒ１２＝６Ω），Ｒ１８＝１１Ω（うち、Ｒ１３＝６Ω），Ｒ１９＝６Ω（うち、Ｒ１１＝３Ω）であったとする。

静電保護素子１５のクランプ能力を十分に確保するためには、Ｒ１７<Ｒ１６，Ｒ１９<Ｒ１８でなければならないところ、この例の場合は、Ｒ１７（＝１２Ω））>Ｒ１６（＝１１Ω），Ｒ１９（＝６Ω）<Ｒ１８（＝１１Ω）となっており、Ｒ１７（＝１２Ω）とＲ１６（＝１１Ω）との関係が適切ではない。

そこで、接地配線１６Ｇ上に絶縁層２２を介して接地配線２０Ｇを形成し、接地配線１６Ｇ全体わたって均一にコンタクト１７を形成する密度を低くするとともに、接地配線１６Ｇと接地配線２０Ｇとを所定の密度で形成されたスルーホール２１で電気的に接続することにより（図４及び図５参照）、例えば、接地配線１６Ｇ及び２０Ｇのインピーダンスが１／３になったとすると、Ｒ１１＝１Ω，Ｒ１２＝２Ω，Ｒ１３＝２Ωになるので、Ｒ１６〜Ｒ１９は、Ｒ１６＝７Ω（うち、Ｒ１３＝２Ω），Ｒ１７＝６Ω（うち、Ｒ１１＝１Ω，Ｒ１２＝２Ω），Ｒ１８＝７Ω（うち、Ｒ１３＝２Ω），Ｒ１９＝４Ω（うち、Ｒ１１＝１Ω）となる。すなわち、Ｒ１７（＝６Ω）<Ｒ１６（＝７Ω），Ｒ１９（＝４Ω）<Ｒ１８（＝７Ω）となり、Ｒ１７<Ｒ１６，Ｒ１９<Ｒ１８の条件を満足する。

なお、上記例では、接地配線１６Ｇ全体わたって均一にコンタクト１７の密度を低くするとともに、接地配線１６Ｇと接地配線２０Ｇとを所定の密度で形成されたスルーホール２１で電気的に接続したが、接地配線１６ＧのＲ１１，Ｒ１２の部分のみについてコンタクト１７の密度を低くするとともに、接地配線１６Ｇと接地配線２０Ｇとを所定の密度で形成されたスルーホール２１で電気的に接続しても同様の効果が得られる。又、接地配線１６ＧのＲ１１，Ｒ１２の部分と接地配線１６ＧのＲ１３の部分のコンタクト１７の密度を異なる割合（ただし、接地配線１６ＧのＲ１１，Ｒ１２の部分のコンタクト１７の密度を、接地配線１６ＧのＲ１３の部分のコンタクト１７の密度より低くする）で低くするとともに、接地配線１６Ｇと接地配線２０Ｇとを所定の密度で形成されたスルーホール２１で電気的に接続しても同様の効果が得られる。

本発明の第２の実施の形態に係る半導体装置２０によれば、接地配線１６Ｇ上に絶縁層２２を介して接地配線２０Ｇを形成し、Ｒ１７<Ｒ１６、Ｒ１９<Ｒ１８を満たすように、接地配線１６Ｇに形成するコンタクト１７、及び、接地配線２０Ｇに形成するスルーホール２１の密度を設定することにより、静電保護素子１５のクランプ能力を十分に確保することが可能となり、内部回路１１を静電気によるサージから保護することができる。

〈実施例〉
実施例では、接地配線１６Ｇ及び２０Ｇに形成するコンタクト１７及びスルーホール２１の密度をどのように設定すれば、接地配線１６Ｇ及び２０Ｇのインピーダンスを低くすることができるのかを実験した。図６は、インピーダンスの測定をするための測定用ＴＥＧの形状を示す平面図である。なお、ＴＥＧとは、テスト・エレメント・グループの略称であり、半導体装置の特性等を検討するための評価用ウエハである。同図中、図１乃至図５と同一部品については、同一符号を付し、その説明は省略する。図６において、Ａは測定用ＴＥＧの所定の領域、ｇ及びｈはインピーダンス測定用の端子を示している。

図６を参照するに、測定用ＴＥＧは、周縁部に５９５μｍ×２６３０μｍの接地配線１６Ｇ、又は、接地配線１６Ｇ及び２０Ｇが、平面視長方形状に形成されており、一端が端子ｇ、他端が端子ｈで終端している。

測定用ＴＥＧとしては、ＴＥＧ１及びＴＥＧ２を用意した。ＴＥＧ１は、周縁部に５９５μｍ×２６３０μｍの接地配線１６Ｇが形成されており、一端が端子ｇ、他端が端子ｈで終端している１層構造の接地配線を有する測定用ＴＥＧである。又、ＴＥＧ２は、ＴＥＧ１上に絶縁層２２を形成し、絶縁層２２上の接地配線１６Ｇに対応する位置に、更に、接地配線２０Ｇが形成され、一端が端子ｇ、他端が端子ｈで終端している２層構造の接地配線を有する測定用ＴＥＧである。ＴＥＧ２において、接地配線１６Ｇと接地配線２０Ｇとは所定位置に形成されたスルーホール２１により電気的に接続されている。接地配線１６Ｇ及び２０Ｇは、Ａｌで形成されている。

インピーダンスは、図６に示す形状のＴＥＧ１又はＴＥＧ２の接地配線１６Ｇ及び／又は２０Ｇに図７〜図１０に示すＴＥＧパターン１〜４を形成し、端子ｇ〜端子ｈに１００ｍＡの電流を流したときの電圧降下を四端子法で測定することにより算出した。図７は、ＴＥＧパターン１を示す平面図であり、１層構造の接地配線１６Ｇを有するＴＥＧ１の領域Ａを拡大して示す平面図である。同図中、図１乃至図６と同一部品については、同一符号を付し、その説明は省略する。

図７を参照するに、ＴＥＧパターン１は、コンタクト１７がＴＥＧ１の接地配線１６Ｇ全体に規則的に形成されているパターンである。コンタクト１７の大きさは平面視１μｍ角であり、隣接するコンタクト１７の間隔は３μｍである。図７に示すＴＥＧパターン１は、図１２及び図１３に示す従来の半導体装置１００にコンタクト１０７が形成されるパターンと同じである。

図８は、ＴＥＧパターン２を示す平面図であり、１層構造の接地配線１６Ｇを有するＴＥＧ１の領域Ａを拡大して示す平面図である。同図中、図１乃至図７と同一部品については、同一符号を付し、その説明は省略する。図８を参照するに、ＴＥＧパターン２は、ＴＥＧ１の接地配線１６Ｇの内周側外縁部及び外周側外縁部に、コンタクト１７が、接地配線１６Ｇの長手方向に沿って２列に規則的に形成されているパターンである。コンタクト１７の大きさは平面視１μｍ角であり、隣接するコンタクト１７の間隔は３μｍである。

図９は、ＴＥＧパターン３を示す平面図であり、２層構造の接地配線１６Ｇ及び２０Ｇを有するＴＥＧ２の領域Ａを拡大して示す平面図である。同図中、図１乃至図８と同一部品については、同一符号を付し、その説明は省略する。図９を参照するに、ＴＥＧパターン３は、スルーホール２１が、ＴＥＧ２の接地配線２０Ｇ全体に規則的に形成されているパターンである。スルーホール２１の大きさは平面視１μｍ角であり、隣接するスルーホール２１の間隔は３μｍである。

なお、ＴＥＧパターン３において、接地配線１６Ｇにコンタクト１７は形成されていない。従って、接地配線１６Ｇがコンタクト１７により半導体基板１８と電気的に接続されず、接地配線１６Ｇと半導体基板１８とが同電位にならないため、ラッチアップの発生が問題になるような場合には、ＴＥＧパターン３は好適ではない。

図１０は、ＴＥＧパターン４を示す平面図であり、２層構造の接地配線１６Ｇ及び２０Ｇを有するＴＥＧ２の領域Ａを拡大して示す平面図である。同図中、図１乃至図９と同一部品については、同一符号を付し、その説明は省略する。図１０において、Ｂ，Ｃ，Ｄ，Ｅは、ＴＥＧ２の所定の領域を示している。図１０を参照するに、ＴＥＧパターン４は、領域Ｂ，Ｃ，Ｄ，Ｅに形成された以下に説明する各パターンからなる。

領域Ｂの内周側外縁部及び外周側外縁部には、接地配線１６Ｇの長手方向に略垂直方向に縦に２個並べられたコンタクト１７と、接地配線２０Ｇの長手方向に略垂直方向に縦に２個並べられたスルーホール２１とが、接地配線１６Ｇ及び接地配線２０Ｇの長手方向に沿って平面視交互に配置されている。

コンタクト１７とスルーホール２１の大きさは平面視１μｍ角である。接地配線１６Ｇの長手方向に略平行な方向に隣接するコンタクト１７の間隔は６μｍである。接地配線２０Ｇの長手方向に略平行な方向に隣接するスルーホール２１の間隔は６μｍである。接地配線１６Ｇの長手方向に略垂直な方向に縦に２列並べられたコンタクト１７の間隔は３μｍである。接地配線２０Ｇの長手方向に略垂直な方向に縦に２列並べられたスルーホール２１の間隔３μｍである。

領域Ｃには、接地配線１６Ｇ，コンタクト１７及び絶縁層２２のみが形成されており、接地配線２０Ｇ，スルーホール２１は形成されていない。領域Ｃの内周側外縁部及び外周側外縁部には、コンタクト１７が、接地配線１６Ｇの長手方向に沿って２列に規則的に形成されている。コンタクト１７の大きさは平面視１μｍ角である。接地配線１６Ｇの長手方向に略平行な方向に隣接するコンタクト１７の間隔は６μｍである。接地配線１６Ｇの長手方向に略垂直な方向に縦に２列並べられたコンタクト１７の間隔は３μｍである。なお、領域Ｃは、接地配線２０Ｇが形成されている層の接続配線が、接地配線１６Ｇと交差するように配置される領域を想定して設けたものである。

領域Ｄは、領域Ｃの両側に位置する領域を示している。領域Ｄには、スルーホール２１が、接地配線２０Ｇの長手方向に略平行な方向に２１列、接地配線２０Ｇの長手方向に略垂直な方向に５列規則的に形成されている。スルーホール２１の大きさは平面視１μｍ角である。隣接するスルーホール２１の間隔は３μｍである。なお、領域Ｄは、接地配線２０Ｇを、接地配線１６Ｇのみからなる領域Ｃと低インピーダンスで接続するために、領域Ｃの両側に設けたものである。

領域Ｅには、領域Ｄと同様にスルーホール２１が、接地配線２０Ｇの長手方向に略平行な方向に２１列、接地配線２０Ｇの長手方向に略垂直な方向に５列規則的に形成されている。スルーホール２１の大きさは平面視１μｍ角であり、隣接するスルーホール２１の間隔は３μｍである。なお、領域Ｅは、絶縁層２２を介して領域Ｅの下層に形成されている接地配線１６Ｇに静電保護素子１５が接続されることを想定して設けた領域である。

すなわち、ＴＥＧパターン４では、ＴＥＧ２全体に形成されるスルーホール２１の密度を低く調整することにより、接地配線１６Ｇ及び２０Ｇ全体のインピーダンスを低くしているが、静電保護素子１５が接続される領域Ｅでは、スルーホール２１の密度を高くすることにより、接地配線１６Ｇ及び２０Ｇをスルーホール２１で強固に接続し、静電保護素子１５のクランプ能力を十分に確保している。なお、ＴＥＧパターン４において、図１０に示す以外の部分のパターンは、領域Ｂのパターンと同一である。

以上のような図７〜図１０に示すＴＥＧパターン１〜４を形成し、端子ｇ〜端子ｈに１００ｍＡの電流を流したときの電圧降下を四端子法で測定することにより、端子ｇ〜端子ｈのインピーダンスを算出した結果を表１に示す。

表１において、インピーダンス比は、ＴＥＧパターン１の端子ｇ〜端子ｈのインピーダンスを１００％とした場合の、ＴＥＧパターン２〜４のインピーダンスの割合を示している。表１に示すように、図１２及び図１３に示す従来の半導体装置１００におけるコンタクト１０７の形成されるパターンと同じであるＴＥＧパターン１に比べて、ＴＥＧパターン２〜４のインピーダンスが下がっていることが確認された。特に図１０に示すＴＥＧパターン４は、ＴＥＧパターン１に比べて３６％のインピーダンス比であり、インピーダンスが大幅に下がっている。

ただし、ＴＥＧパターン３は、接地配線１６Ｇがコンタクト１７により半導体基板１８と電気的に接続していないため、接地配線１６Ｇと半導体基板１８とが同電位にならないため、ラッチアップの発生が問題になるような場合には好適ではない。

なお、実際のＴＥＧパターンは、Ｒ１７<Ｒ１６、Ｒ１９<Ｒ１８を満たすように、コンタクト１７及びスルーホール２１の密度を任意に設定すればよいため、実際のＴＥＧパターンは、図７〜図１０に示すＴＥＧパターン１〜４に限定されることなく、適宜、必要なパターンを形成すればよい。

本発明の実施例によれば、接地配線１６Ｇに形成されるコンタクト１７及び／又は接地配線２０Ｇに形成されるスルーホール２１の密度を適切に設定することにより、接地配線１６Ｇ及び／又は２０Ｇのインピーダンスを下げられることが確認された。

又、本発明の第１の実施の形態に係る半導体装置１０又は本発明の第２の実施の形態に係る半導体装置２０に、本実施例のＴＥＧパターン１〜４又はそれらを適宜修正したＴＥＧパターンを適用することにより、Ｒ１７<Ｒ１６、Ｒ１９<Ｒ１８を満たすことができ、静電保護素子１５のクランプ能力を十分に確保することが可能となり、内部回路１１を静電気によるサージから保護することができる。

以上、本発明の好ましい実施の形態及び実施例について詳説したが、本発明は、上述した実施の形態及び実施例に制限されることはなく、本発明の範囲を逸脱することなく、上述した実施の形態及び実施例に種々の変形及び置換を加えることができる。

例えば、図８において、ＴＥＧ１の接地配線１６Ｇの内周側外縁部及び外周側外縁部に、コンタクト１７が、接地配線１６Ｇの長手方向に沿って２列に規則的に形成されているパターンを示したが、コンタクト１７が、接地配線１６Ｇの長手方向に沿って３列以上規則的に形成されているパターンとしても構わないし、他の全く異なるパターンとしても構わない。

又、コンタクト１７及びスルーホール２１の大きさは平面視１μｍ角でなくても構わないし、隣接するコンタクト１７及びスルーホール２１の間隔は任意で構わない。

本発明の第１の実施の形態に係る半導体装置１０の回路を例示する図である。 本発明の第１の実施の形態に係る半導体装置１０の平面構造について説明するための平面模式図である。 図２のＸ−Ｘ線に沿う断面図である。 本発明の第２の実施の形態に係る半導体装置２０の平面構造について説明するための平面模式図である。 図４のＹ−Ｙ線に沿う断面図である。 インピーダンスの測定をするための測定用ＴＥＧの形状を示す平面図である。 ＴＥＧパターン１を示す平面図である。 ＴＥＧパターン２を示す平面図である。 ＴＥＧパターン３を示す平面図である。 ＴＥＧパターン４を示す平面図である。 従来の半導体装置１００の回路を例示する図である。 従来の半導体装置１００の平面構造について説明するための平面模式図である。 図１２のＺ−Ｚ線に沿う断面図である。 従来の半導体装置１００におけるコンタクト１０７周辺部の理想的な断面構造について説明するための断面図である。 従来の半導体装置１１０の回路を例示する図である。

符号の説明

１０，２０，１００，１１０ 半導体装置
１１，１０１ 内部回路
１２，１０２ 電源パッド
１３，１０３ 入出力パッド
１４，１０４ 接地パッド
１５，１０５ 静電保護素子
１６ 配線
１６Ｇ，２０Ｇ，１０６Ｇ 接地配線
１７，１０７ コンタクト
１８，１０８ 半導体基板
１９，２２，１０９ 絶縁層
２１ スルーホール
１０６ Ａｌ配線
ａ，ｂ 接地配線１０６Ｇの両端
ｃ，ｄ 接地配線１６Ｇの両端
ｅ，ｆ 接地配線１６Ｇ及び２０Ｇの両端
ｇ，ｈ 端子
Ａ〜Ｅ 領域
Ｒ１１〜Ｒ１３，Ｒ１６〜Ｒ１９，Ｒ１０１〜Ｒ１０３ インピーダンス
Ｒ１０４，Ｒ１０５ 抵抗

Claims (6)

1. 半導体基板上に、内部回路と、前記内部回路と接続配線及び接地配線により接続される接続パッド及び接地パッドと、前記接続パッドと前記接地パッドとの間に接続される静電保護素子とが設けられ、前記半導体基板と前記接地配線とが、前記接地配線に所定の密度で形成されたコンタクトにより電気的に接続されている半導体装置であって、
   前記接地配線の前記コンタクト部分の膜厚は、前記接地配線の前記コンタクト部分以外の膜厚よりも薄く、
   前記所定の密度は、前記接続パッドから前記静電保護素子を経由して前記接地パッドに至る部分のインピーダンスが、前記接続パッドから前記内部回路を経由して前記接地パッドに至る部分のインピーダンスよりも低くなるように設定されていることを特徴とする半導体装置。
2. 前記接地配線の、前記静電保護素子と前記接地パッドとを接続する部分に形成された前記コンタクトの密度は、前記接地配線の、前記内部回路と前記接地パッドとを接続する部分に形成された前記コンタクトの密度よりも低いことを特徴とする請求項１記載の半導体装置。
3. 半導体基板上に、内部回路と、前記内部回路と接続配線及び第１の接地配線により接続される接続パッド及び接地パッドと、前記接続パッドと前記接地パッドとの間に接続される静電保護素子とが設けられ、前記半導体基板と前記第１の接地配線とが、前記第１の接地配線に第１の密度で形成されたコンタクトにより電気的に接続されており、更に、前記第１の接地配線上に絶縁層を介して第２の接地配線が形成され、前記第１の接地配線と前記第２の接地配線とが、前記第２の接地配線に第２の密度で形成されたスルーホールにより電気的に接続されている半導体装置であって、
   前記第１の接地配線の前記コンタクト部分の膜厚は、前記第１の接地配線の前記コンタクト部分以外の膜厚よりも薄く、
   前記第２の接地配線の前記スルーホール部分の膜厚は、前記第２の接地配線の前記スルーホール部分以外の膜厚よりも薄く、
   前記第１の密度及び／又は前記第２の密度は、前記接続パッドから前記静電保護素子を経由して前記接地パッドに至る部分のインピーダンスが、前記接続パッドから前記内部回路を経由して前記接地パッドに至る部分のインピーダンスよりも低くなるように設定されていることを特徴とする半導体装置。
4. 前記第１の接地配線の、前記静電保護素子と前記接地パッドとを接続する部分に形成された前記コンタクトの密度は、前記第１の接地配線の、前記内部回路と前記接地パッドとを接続する部分に形成された前記コンタクトの密度よりも低いことを特徴とする請求項３記載の半導体装置。
5. 前記第２の接地配線の、前記第１の接地配線の前記静電保護素子と前記接地パッドとを接続する部分に対応する位置に形成された前記スルーホールの密度は、その他の部分に形成された前記スルーホールの密度よりも高いことを特徴とする請求項３又は４記載の半導体装置。
6. 前記コンタクト及び前記スルーホールは、前記第１の接地配線及び前記第２の接地配線の長手方向に沿って平面視交互に配置されていることを特徴とする請求項３乃至５の何れか一項記載の半導体装置。

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