WO2011101943A1 - 半導体集積回路装置 - Google Patents
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Definitions
- the present invention relates to a semiconductor integrated circuit device, and more particularly, to an internal circuit, an electrode pad formed in an upper layer of a circuit block, and an ESD protection circuit for protecting the internal circuit from destruction caused by ESD (Electrostatic Discharge). Connection structure.
- ESD Electrostatic Discharge
- Patent Document 1 proposes a technique of arranging electrode pads in a matrix.
- an ESD protection circuit is disposed below the electrode pad. For this reason, when a large number of electrode pads are arranged on the upper layer of the circuit block, the ESD protection circuit hinders the circuit arrangement in the circuit block, causing problems such as an increase in circuit area and wiring congestion.
- Patent Document 2 discloses a configuration in which the ESD protection circuit is moved from the lower layer of the electrode pad and disposed at the peripheral edge of the semiconductor integrated circuit device.
- the input / output circuit connected to the electrode pad is usually located under the electrode pad. For this reason, when the ESD protection circuit is arranged at the peripheral portion of the semiconductor integrated circuit device as in Patent Document 2, the circuit arrangement is not hindered, but on the other hand, the electrode pad and the ESD protection circuit are electrically connected. The wiring length for connection increases. For this reason, there arises a problem that a sufficient surge current does not flow in the ESD protection circuit, and the input / output circuit is easily destroyed.
- a semiconductor integrated circuit device includes: A circuit block having an internal circuit which is an input circuit, an output circuit or an input / output circuit; An electrode pad provided in an upper layer of the circuit block and electrically connected to the internal circuit; An ESD protection circuit electrically connected to the electrode pad, A branch point is provided in the connection wiring between the electrode pad and the internal circuit and the ESD protection circuit, The connection wiring is A first wiring connecting the electrode pad and the branch point; A second wiring connecting the branch point and the internal circuit; A third wiring connecting the branch point and the ESD protection circuit; The branch point is disposed at a position closer to the ESD protection circuit than the electrode pad.
- the first wiring connecting the electrode pad and the branch point includes the connection between the electrode pad and the internal circuit, and the electrode pad Common wiring for connection to the ESD protection circuit. Since the branch point is disposed at a position closer to the ESD protection circuit than the electrode pad, the resistance value of the third wiring connecting the branch point and the ESD protection circuit becomes small. As a result, the surge current applied to the electrode pad is likely to flow to the ESD protection circuit side, so that destruction of the internal circuit can be prevented.
- the surge current applied to the electrode pad is likely to flow to the ESD protection circuit side, thereby preventing the destruction of the internal circuit. it can.
- FIG. 1 is a schematic circuit diagram showing a configuration of a semiconductor integrated circuit device according to a first embodiment. It is a graph which shows the characteristic of an ESD protection circuit.
- FIG. 6 is a diagram illustrating a configuration of a semiconductor integrated circuit device according to a second embodiment. It is explanatory drawing regarding the electrode pad of the outermost periphery.
- FIG. 6 is a diagram illustrating a configuration of a semiconductor integrated circuit device according to a third embodiment.
- FIG. 10 is a diagram illustrating a configuration of a semiconductor integrated circuit device according to a modification of the third embodiment.
- FIG. 6 is a diagram illustrating a configuration of a semiconductor integrated circuit device according to a fourth embodiment.
- FIG. 1 is a schematic circuit diagram showing the configuration of the semiconductor integrated circuit device according to the first embodiment.
- the semiconductor integrated circuit device according to the present embodiment is provided with a circuit block in which an input circuit 105 as an internal circuit is disposed, an electrode pad 101 provided in an upper layer of the circuit block, and electrically connected to the input circuit 105;
- a GND electrode pad 112 and an ESD protection circuit 108 that is electrically connected to the electrode pad 101 and the GND electrode pad 112 and protects the circuit block from destruction due to ESD (Electrostatic Discharge) are provided.
- the ESD protection circuit 108 is configured by an N-type MOS transistor.
- a branch point A103 is provided in the connection wiring between the electrode pad 101 and the input circuit 105 and the ESD protection circuit 108, and the connection wiring between the GND electrode pad 112 and the input circuit 105 and the ESD protection circuit 108 is provided. Further, a branch point B109 is provided.
- the drain region of the ESD protection circuit 108 configured by the electrode pad 101 and the N-type MOS transistor includes the wiring 102 as the first wiring connecting the electrode pad 101 and the branch point A103, and the ESD protection circuit and the branch point A103.
- the wiring is connected via a wiring 106 as a third wiring connecting the circuit 108.
- the GND electrode pad 112 and the source region of the ESD protection circuit 108 include a wiring 111 as a first wiring that connects the GND electrode pad 112 and the branch point B 109, and a third line that connects the branch point B 109 and the ESD protection circuit 108. It is connected via a wiring 107 as a wiring.
- the gate of the input circuit 105 is connected to the electrode pad 101 via a wiring 102 connecting the electrode pad 101 and the branch point A103 and a wiring 104 as a second wiring connecting the branch point A103 and the input circuit 105.
- the source region of the input circuit 105 is connected to the GND electrode via a wiring 111 connecting the GND electrode pad 112 and the branch point B109 and a wiring 110 as a second wiring connecting the branch point B109 and the input circuit 105. It is connected to the pad 112.
- the branch point A103 is disposed closer to the ESD protection circuit 108 than the electrode pad 101, and the branch point B109 is disposed closer to the ESD protection circuit 108 than the GND power supply pad 112.
- FIG. 2 is a graph showing the characteristics of the ESD protection circuit 108.
- the voltage applied to the ESD protection circuit 108 and the input circuit 105 (hereinafter referred to as internal voltage) is the X axis, and the current flowing at that time is the Y axis.
- the ESD protection circuit 108 when a surge voltage is applied to the electrode pad 101, the ESD protection circuit 108 is turned on when the internal voltage rises to “4 A” V, and the ESD protection circuit 108 is suddenly turned on by the breakdown characteristics. Current flows through At this time, the characteristic of the current flowing through the ESD protection circuit 108 is the total resistance value of the wirings 106 and 107, that is, the wiring from the branch point A103 and the branch point B109 to the ESD protection circuit 108 (hereinafter referred to as the ESD protection resistance value). Dependent. In the present embodiment, the upper limit of the ESD protection resistance value to be satisfied is referred to as a reference resistance value.
- the wirings 102 and 111 are common wirings in the connection between the electrode pad 101 and the GND electrode pad 112, the input circuit 105, and the ESD protection circuit 108. For this reason, it is clear that it can be excluded.
- the wirings 104 and 110 are considered as follows. As for the transistor size of the ESD protection circuit 108, normally, if the ESD protection resistance value is equal to or less than the reference resistance value, the operating voltage (approximately equal to the internal voltage) when the reference surge voltage is applied is the gate of the input circuit 105. It is adjusted so that it is less than the oxide film breakdown voltage. For this reason, even if the resistance values of the wirings 104 and 110 are 0 ⁇ , if the ESD protection resistance value is equal to or less than the reference resistance value, the input circuit 105 is not destroyed even if a reference surge voltage is applied. That is, the wirings 104 and 110 can be excluded and considered.
- the slope G1 indicates the current characteristic of the ESD protection circuit 108 when the ESD protection resistance value is lower than the reference resistance value.
- the internal voltage is “4C” V, which is lower than the gate oxide film breakdown voltage “4B” V of the input circuit 105, so the input circuit 105 is not destroyed.
- the gradient G2 indicates current characteristics when the ESD protection resistance value is higher than the reference resistance value.
- the internal voltage when a surge voltage of 1000 V is applied is “4D” V, which exceeds the gate oxide breakdown voltage “4B” V, and the input circuit 105 is destroyed.
- the provisional surge voltage is set to 1000 V.
- the allowable surge voltage also increases.
- the resistance values of the wirings 102 and 111 can be excluded from the calculation target of the ESD protection resistance value. Further, by providing the branch point A103 and the branch point B109 closer to the ESD protection circuit 108 than the electrode pad 101 and the GND electrode pad 112, the wirings 106 and 107, that is, the branch points A103 and the branch point B109 to the ESD protection circuit 108 are provided. The wiring length of the wiring is shortened. Since the corresponding resistance value decreases, the ESD protection resistance value can be reduced and the allowable surge voltage increases.
- the first wiring connecting the electrode pad and the branch point, the second wiring connecting the branch point and the input circuit, and the third wiring connecting the branch point and the ESD protection circuit Since the ESD protection resistance value is reduced by making the branch point closer to the ESD protection circuit than the electrode pad, it is easy to satisfy the reference resistance value, and a higher surge voltage can be allowed.
- the ESD protection circuit 108 causes a larger amount of current to flow when a surge is applied as the resistance values of the wirings 106 and 107 are smaller.
- the voltage applied to the input circuit 105 decreases as the resistance value of the wirings 104 and 110 increases, a higher surge voltage is acceptable. That is, according to this embodiment, Resistance value from branch point to input circuit> Resistance value from branch point to ESD protection circuit (Resistance value of second wiring> Resistance value of third wiring) By satisfying this relationship, a higher surge voltage becomes acceptable.
- wire length and resistance value are generally proportional, Wiring length from branch point to input circuit> Wiring length from branch point to ESD protection circuit (Wiring length of second wiring> Wiring length of third wiring) If the above relationship is satisfied, a higher surge voltage is acceptable without checking the resistance value.
- FIG. 3 is a diagram showing a configuration of the semiconductor integrated circuit device according to the second embodiment.
- the electrode pads 22 are arranged in the upper layer of the circuit block 21.
- An enlarged view of the region 2A is 2B.
- the ESD protection circuit 206 is disposed closer to the peripheral end of the semiconductor integrated circuit device 201 than the electrode pad 202, the GND electrode pad 213, and the input circuit 208.
- a branch point A204 is provided in the connection wiring between the electrode pad 202 and the input circuit 208 and the ESD protection circuit 206, and the connection wiring between the GND electrode pad 213 and the input circuit 208 and the ESD protection circuit 206
- a branch point B212 is provided.
- the drain region of the ESD protection circuit 206 composed of the electrode pad 202 and the N-type MOS transistor includes the wiring 203 as the first wiring connecting the electrode pad 202 and the branch point A 204, and the ESD protection circuit 206 and the ESD protection circuit 206. Connection is made via a wiring 205 serving as a third wiring connecting the circuit 206.
- the GND electrode pad 213 and the source region of the ESD protection circuit 206 are a wiring 214 as a first wiring that connects the GND electrode pad 213 and the branch point B212, and a third region that connects the branch point B212 and the ESD protection circuit 206. It is connected via a wiring 210 as a wiring.
- the gate of the input circuit 208 is connected to the electrode pad 202 through a wiring 203 connecting the electrode pad 202 and the branch point A 204 and a wiring 207 as a second wiring connecting the branch point A 204 and the input circuit 208.
- the source region of the input circuit 208 is connected to the GND electrode via a wiring 214 connecting the GND electrode pad 213 and the branch point B212 and a wiring 215 as a second wiring connecting the branch point B212 and the input circuit 208. It is connected to the pad 213.
- the branch point A 204 and the branch point B 212 are located between the ESD protection circuit 206 and the input circuit 208. Further, the branch point A 204 and the branch point B 212 are provided near the periphery of the semiconductor integrated circuit device 201, that is, closer to the ESD protection circuit 206 than the input circuit 208. As a result, the wirings 207 and 215 are routed in the sections W1 and W2, but compared with the case where the electrode pad 202 and the GND electrode pad 213 and the input circuit 208 are connected in the shortest time, the branch points A204 and B212 are connected. The wirings 205 and 211 to the ESD protection circuit 206 are shortened. Therefore, the wiring resistance of the sections W1 and W2 for the wirings 205 and 211 is reduced, and the ESD protection resistance value can be reduced.
- the first wiring that connects the electrode pad and the branch point the second wiring that connects the branch point and the input circuit
- the third wiring that connects the branch point and the ESD protection circuit.
- the ESD protection circuit is arranged at the peripheral portion of the semiconductor integrated circuit device, the branch point is provided between the input circuit and the ESD protection circuit, and the second wiring is routed to generate the ESD protection. The resistance value can be reduced.
- the wirings for which the ESD protection resistance value is calculated are the wirings 205 and 210.
- the outermost electrode pad among the electrode pads of the semiconductor integrated circuit device 201 is assigned to the GND electrode pad 213 to which the ESD protection circuit 206 is connected. Since the outermost electrode pads are closest to the peripheral edge of the semiconductor integrated circuit device 201, the wirings 210 and 214 can be shortened as compared with the case where electrode pads other than the outermost electrode are assigned. Thereby, not only the ESD protection resistance value can be reduced, but also the wiring congestion of the semiconductor integrated circuit device 201 can be suppressed.
- the electrode pad 25 arranged in the upper layer of the circuit block 23 is to be connected to the ESD protection circuit.
- the electrode pad 24 arranged at the peripheral edge of the semiconductor integrated circuit device 221 is an inspection-dedicated electrode pad that is used only during inspection, and therefore does not normally connect an ESD protection circuit.
- the “outermost electrode pad” here refers to the electrode pad located on the outermost periphery among the electrode pads arranged in the upper layer of the circuit block.
- the electrode pads 22 are arranged in a matrix, but it is not always necessary to arrange them in a complete matrix. For example, some electrode pad positions may be shifted or missing. It doesn't matter.
- FIG. 5 is a diagram showing a configuration of a semiconductor integrated circuit device according to the third embodiment.
- the electrode pads 32 are arranged in the upper layer of the circuit block 31.
- An enlarged view of the region 3A is 3B.
- the ESD protection circuit 306 is arranged in a position different from the internal circuit region 304 to which the input circuit 305 belongs in the circuit block 31.
- a branch point A308 is provided in the connection wiring between the electrode pad 303 and the input circuit 305 and the ESD protection circuit 306.
- a branch point B312 is provided in the connection wiring between the GND electrode pad 313 and the input circuit 305 and the ESD protection circuit 306, A branch point B312 is provided.
- the electrode pad 303 and the drain region of the ESD protection circuit 306 composed of the N-type MOS transistor are the wiring 307 as the first wiring connecting the electrode pad 303 and the branch point A 308, and the branch point A 308 and the ESD protection. They are connected via a wiring 310 as a third wiring connecting the circuit 306.
- the GND electrode pad 313 and the source region of the ESD protection circuit 306 include a wiring 314 as a first wiring that connects the GND electrode pad 313 and the branch point B 312, and a third line that connects the branch point B 312 and the ESD protection circuit 306. They are connected via a wiring 311 as a wiring.
- the gate of the input circuit 305 is connected to the electrode pad 303 via a wiring 307 connecting the electrode pad 303 and the branch point A 308 and a wiring 309 as a second wiring connecting the branch point A 308 and the input circuit 305.
- the source region of the input circuit 305 includes a GND electrode via a wiring 314 that connects the GND electrode pad 313 and the branch point B 312 and a wiring 315 that serves as a second wiring that connects the branch point B 312 and the input circuit 305. It is connected to the pad 313.
- the ESD protection circuit 306 is arranged in the same circuit block 31 as the input circuit 305 and at a position different from the internal circuit region 304 to which the input circuit 305 belongs, thereby The ESD protection circuit 306 can be arranged near the branch point A308 and the branch point B312 without disturbing the arrangement and wiring of the internal circuit. Further, the ESD protection circuit 306 can be disposed near the electrode pad 303 and the GND electrode pad 313 as compared with the case where the ESD protection circuit is disposed in the peripheral portion of the semiconductor integrated circuit device. As a result, the routing of the wirings 310 and 311 can be shortened, so that the ESD protection resistance value can be reduced and a higher surge voltage can be allowed.
- Wiring is provided, and the ESD protection circuit is arranged in the circuit block.
- the third wiring can be accommodated in the circuit block, so that the wiring length can be shortened as compared with the case where the ESD protection circuit is arranged at the peripheral edge of the semiconductor integrated circuit device. Therefore, the ESD protection resistance value can be reduced.
- the ESD protection circuit 306 is preferably disposed outside the internal circuit region 304 inside the circuit block 31. As a result, the ESD protection circuit 306 is unlikely to interfere with the internal circuit.
- FIG. 6 is a diagram showing a configuration of a semiconductor integrated circuit device according to a modification of the present embodiment.
- an electrode pad 321 adjacent to the ESD protection circuit 306 is used as the GND electrode pad instead of the GND electrode pad 313.
- the wiring length of the source connection wiring 311 of the ESD protection circuit 306 can be further reduced as compared with the configuration in FIG. Thereby, since the ESD protection resistance value can be reduced, a higher surge voltage can be allowed.
- the GND electrode pad 321 is in the upper layer of the circuit block 31, but may be located anywhere as long as it is adjacent to the ESD protection circuit 306 or overlaps the ESD protection circuit 306.
- the electrode pads 32 are arranged in a matrix.
- the electrode pads 32 do not necessarily have to be arranged in a complete matrix. For example, some electrode pad positions are shifted or missing. There is no problem.
- FIG. 7 is a diagram showing a configuration of a semiconductor integrated circuit device according to the fourth embodiment.
- the electrode pads 42 are arranged in the upper layer of the circuit block 41.
- An enlarged view of the region 4A is 4B.
- the ESD protection circuit 404 is disposed adjacent to the input circuit 405.
- FIG. A branch point A407 is provided in the connection wiring between the electrode pad 403 and the input circuit 405 and the ESD protection circuit 404, and the connection wiring between the GND electrode pad 410 and the input circuit 405 and the ESD protection circuit 404 is provided in A branch point B412 is provided.
- the electrode pad 403 and the drain region of the ESD protection circuit 404 composed of the N-type MOS transistor are the wiring 406 as the first wiring connecting the electrode pad 403 and the branch point A407, and the branch point A407 and the ESD protection. They are connected via a wiring 408 serving as a third wiring connecting the circuit 404.
- the GND electrode pad 410 and the source region of the ESD protection circuit 404 include a wiring 413 as a first wiring that connects the GND electrode pad 410 and the branch point B 412, and a third region that connects the branch point B 412 and the ESD protection circuit 404. They are connected via a wiring 411 as a wiring.
- the gate of the input circuit 405 is connected to the electrode pad 403 through a wiring 406 connecting the electrode pad 403 and the branch point A 407 and a wiring 409 as a second wiring connecting the branch point A 407 and the input circuit 405.
- the source region of the input circuit 405 includes a GND electrode via a wiring 413 connecting the GND electrode pad 410 and the branch point B 412 and a wiring 414 serving as a second wiring connecting the branch point B 412 and the input circuit 405. It is connected to the pad 410.
- the routing distance of the wirings 411 and 414 and the wirings 408 and 409 can be shortened. That is, the distance from the electrode pad to the input circuit and the distance from the electrode pad to the ESD protection circuit are both shorter than in the third embodiment. Therefore, not only the ESD protection resistance value can be reduced, but also the resistance value to the input circuit can be reduced, and the necessary wiring resources can be reduced.
- the first wiring that connects the electrode pad and the branch point the second wiring that connects the branch point and the input circuit, and the third wiring that connects the branch point and the ESD protection circuit.
- the ESD protection circuit is disposed adjacent to the input circuit in the circuit block. As a result, not only the ESD protection resistance value can be reduced, but also the resistance value up to the input circuit can be reduced, and the necessary wiring resources can be reduced.
- branch point A and branch point B branch point A and branch point B
- the ESD protection circuit is composed of an N-type MOS transistor whose gate potential is fixed to the ground potential, but may be composed of a P-type MOS transistor. In this case, it goes without saying that the GND electrode pad becomes the power electrode pad.
- an input circuit including a MOS transistor in which a wiring from an external connection terminal is connected to the gate electrode is shown.
- the same effect can be obtained when an output circuit composed of a MOS transistor whose drain region is connected to the external connection terminal is used as an internal circuit connected to the electrode pad.
- the input / output circuit may be an internal circuit.
- the same effect can be obtained even when the ESD protection circuit is configured by, for example, a diode other than the MOS transistor, or when the internal circuit is configured by another element other than the MOS transistor.
- Electrode pad 101 Electrode pads 102, 111 First wiring 104, 110 Second wiring 106, 107 Third wiring 103 Branch point A 105 Input circuit (internal circuit) 108 ESD protection circuit 109 Branch point B 112 GND electrode pads 201, 301, 401 Semiconductor integrated circuit devices 202, 303, 403 Electrode pads 203, 214, 307, 314, 406, 413 First wirings 204, 308, 407 Branch point A 205, 210, 310, 311, 408, 411 Third wiring 206, 306, 404 ESD protection circuit 207, 215, 309, 315, 409, 414 Second wiring 208, 305, 405 Input circuit (internal circuit) 212, 312, 412 Branch point B 213, 313, 321, 410 GND electrode pad
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Abstract
半導体集積回路装置（２０１）の回路ブロック（２１）の上層に、電極パッド（２２）が設けられている。電極パッド（２０２，２１３）と、内部回路（２０８）およびＥＳＤ（Electrostatice Discharge）保護回路（２０６）との間の接続配線に、分岐点Ａ（２０４），分岐点Ｂ（２１２）が設けられている。分岐点Ａ（２０４），分岐点Ｂ（２１２）は、電極パッド（２０２，２１３）よりもＥＳＤ保護回路（２０６）に近い位置に、配置されている。
Description
本発明は、半導体集積回路装置に関するものであり、特に、内部回路と、回路ブロックの上層に形成された電極パッドと、内部回路をＥＳＤ（Electrostatice Discharge）による破壊から保護するためのＥＳＤ保護回路との接続構造に関する。
近年、回路の大規模化に伴い、半導体集積回路装置のピン数が増大する傾向にある。このような多ピン化に対応するために、例えば特許文献１では、電極パッドをマトリックス状に配置する技術が提案されている。
一般に、電極パッドの下層にはＥＳＤ保護回路が配置される。このため、回路ブロックの上層に多数の電極パッドを配置した場合、ＥＳＤ保護回路が回路ブロック内の回路配置の妨げになり、回路面積の増大や配線混雑という問題を引き起こす。
このような問題を解消するために、例えば特許文献２では、ＥＳＤ保護回路を電極パッドの下層から移動させ、半導体集積回路装置の周縁部に配置する構成が開示されている。
電極パッドと接続される入出力回路は、通常、電極パッドの下に位置する。このため、特許文献２のように、ＥＳＤ保護回路を半導体集積回路装置の周縁部に配置した場合、回路配置の妨げにはならないが、その一方で、電極パッドとＥＳＤ保護回路とを電気的に接続するための配線長が増大してしまう。このため、ＥＳＤ保護回路に十分なサージ電流が流れず、入出力回路が破壊されやすくなる、という問題が生じる。
本発明の一態様では、半導体集積回路装置は、
入力回路、出力回路または入出力回路である内部回路を備えた回路ブロックと、
前記回路ブロックの上層に設けられており、前記内部回路と電気的に接続された電極パッドと、
前記電極パッドと電気的に接続されたＥＳＤ保護回路とを備え、
前記電極パッドと前記内部回路および前記ＥＳＤ保護回路との間の接続配線に、分岐点が設けられており、
前記接続配線は、
前記電極パッドと前記分岐点とを結ぶ第１の配線と、
前記分岐点と前記内部回路とを結ぶ第２の配線と、
前記分岐点と前記ＥＳＤ保護回路とを結ぶ第３の配線とを有し、
前記分岐点は、前記電極パッドよりも前記ＥＳＤ保護回路に近い位置に、配置されている。
入力回路、出力回路または入出力回路である内部回路を備えた回路ブロックと、
前記回路ブロックの上層に設けられており、前記内部回路と電気的に接続された電極パッドと、
前記電極パッドと電気的に接続されたＥＳＤ保護回路とを備え、
前記電極パッドと前記内部回路および前記ＥＳＤ保護回路との間の接続配線に、分岐点が設けられており、
前記接続配線は、
前記電極パッドと前記分岐点とを結ぶ第１の配線と、
前記分岐点と前記内部回路とを結ぶ第２の配線と、
前記分岐点と前記ＥＳＤ保護回路とを結ぶ第３の配線とを有し、
前記分岐点は、前記電極パッドよりも前記ＥＳＤ保護回路に近い位置に、配置されている。
この態様によると、電極パッドと内部回路およびＥＳＤ保護回路との間の接続配線において、電極パッドと分岐点とを結ぶ第１の配線は、電極パッドと内部回路との接続、および、電極パッドとＥＳＤ保護回路との接続における共通配線となる。そして、分岐点が電極パッドよりもＥＳＤ保護回路に近い位置に配置されているため、分岐点とＥＳＤ保護回路とを結ぶ第３の配線の抵抗値が小さくなる。これにより、電極パッドに印加されたサージ電流がＥＳＤ保護回路側に流れやすくなるので、内部回路の破壊を防ぐことができる。
本発明によると、電極パッドが回路ブロックの上層に配置された半導体集積回路装置において、電極パッドに印加されたサージ電流が、ＥＳＤ保護回路側に流れやすくなるので、内部回路の破壊を防ぐことができる。
以下、本発明の実施形態を図面に基づいて詳細に説明する。
（実施形態１）
図１は実施形態１に係る半導体集積回路装置の構成を示す模式的回路図である。本実施形態に係る半導体集積回路装置は、内部回路としての入力回路１０５が配置された回路ブロックと、回路ブロックの上層に設けられており、入力回路１０５と電気的に接続された電極パッド１０１およびＧＮＤ電極パッド１１２と、電極パッド１０１およびＧＮＤ電極パッド１１２と電気的に接続されており、回路ブロックをＥＳＤ（Electrostatic Discharge）による破壊から保護するためのＥＳＤ保護回路１０８とを備えている。図１の構成では、ＥＳＤ保護回路１０８はＮ型ＭＯＳトランジスタによって構成されている。
図１は実施形態１に係る半導体集積回路装置の構成を示す模式的回路図である。本実施形態に係る半導体集積回路装置は、内部回路としての入力回路１０５が配置された回路ブロックと、回路ブロックの上層に設けられており、入力回路１０５と電気的に接続された電極パッド１０１およびＧＮＤ電極パッド１１２と、電極パッド１０１およびＧＮＤ電極パッド１１２と電気的に接続されており、回路ブロックをＥＳＤ（Electrostatic Discharge）による破壊から保護するためのＥＳＤ保護回路１０８とを備えている。図１の構成では、ＥＳＤ保護回路１０８はＮ型ＭＯＳトランジスタによって構成されている。
そして、電極パッド１０１と入力回路１０５およびＥＳＤ保護回路１０８との間の接続配線に、分岐点Ａ１０３が設けられており、ＧＮＤ電極パッド１１２と入力回路１０５およびＥＳＤ保護回路１０８との間の接続配線に、分岐点Ｂ１０９が設けられている。
すなわち、電極パッド１０１とＮ型ＭＯＳトランジスタで構成されるＥＳＤ保護回路１０８のドレイン領域とは、電極パッド１０１と分岐点Ａ１０３とを結ぶ第１の配線としての配線１０２と、分岐点Ａ１０３とＥＳＤ保護回路１０８とを結ぶ第３の配線としての配線１０６とを介して接続されている。ＧＮＤ電極パッド１１２とＥＳＤ保護回路１０８のソース領域とは、ＧＮＤ電極パッド１１２と分岐点Ｂ１０９とを結ぶ第１の配線としての配線１１１と、分岐点Ｂ１０９とＥＳＤ保護回路１０８とを結ぶ第３の配線としての配線１０７とを介して接続されている。
また入力回路１０５のゲートは、電極パッド１０１と分岐点Ａ１０３とを結ぶ配線１０２と、分岐点Ａ１０３と入力回路１０５とを結ぶ第２の配線としての配線１０４とを介して、電極パッド１０１と接続されている。また、入力回路１０５のソース領域は、ＧＮＤ電極パッド１１２と分岐点Ｂ１０９とを結ぶ配線１１１と、分岐点Ｂ１０９と入力回路１０５とを結ぶ第２の配線としての配線１１０とを介して、ＧＮＤ電極パッド１１２と接続されている。
そして、分岐点Ａ１０３は、電極パッド１０１よりもＥＳＤ保護回路１０８に近い位置に配置されており、分岐点Ｂ１０９は、ＧＮＤ電源パッド１１２よりもＥＳＤ保護回路１０８に近い位置に配置されている。
図２はＥＳＤ保護回路１０８の特性を示すグラフである。図２では、電極パッド１０１にサージ電圧が印加された場合にＥＳＤ保護回路１０８と入力回路１０５にかかる電圧（以下、内部電圧と呼ぶ）をＸ軸、そのときに流れる電流をＹ軸としている。
図２に示すように、電極パッド１０１にサージ電圧が印加された場合において、内部電圧が「４Ａ」Ｖまで上がったときにＥＳＤ保護回路１０８がオンし、ブレークダウン特性によってＥＳＤ保護回路１０８に急激に電流が流れる。このとき、ＥＳＤ保護回路１０８に流れる電流の特性は、配線１０６，１０７、すなわち分岐点Ａ１０３、分岐点Ｂ１０９からＥＳＤ保護回路１０８までの配線の合計抵抗値（以下、ＥＳＤ保護抵抗値と呼ぶ）に依存する。また本実施形態では、満たすべきＥＳＤ保護抵抗値の上限を、基準抵抗値と呼ぶ。
ここで、ＥＳＤ保護抵抗値の算出対象となる配線について説明する。
配線１０２，１１１は、電極パッド１０１およびＧＮＤ電極パッド１１２と、入力回路１０５との接続、およびＥＳＤ保護回路１０８との接続における共通配線である。このたため、除外して考えてよいことは明らかである。
配線１０４，１１０については、次のように考えられる。ＥＳＤ保護回路１０８のトランジスタサイズは、通常、ＥＳＤ保護抵抗値が基準抵抗値以下であれば、基準となるサージ電圧が印加された場合の動作電圧（内部電圧とほぼ等しい）が入力回路１０５のゲート酸化膜耐圧未満になるように、調整されている。このため、配線１０４，１１０の抵抗値がたとえ０Ωであっても、ＥＳＤ保護抵抗値が基準抵抗値以下であれば、基準となるサージ電圧が印加されても入力回路１０５は破壊されない。すなわち、配線１０４，１１０も除外して考えることができる。
図２において、傾きＧ１はＥＳＤ保護抵抗値が基準抵抗値よりも低い場合におけるＥＳＤ保護回路１０８の電流特性を示す。傾きＧ１の場合、例えば１０００Ｖのサージ電圧を印加した場合の内部電圧は「４Ｃ」Ｖであり、入力回路１０５のゲート酸化膜耐圧「４Ｂ」Ｖよりも低いため、入力回路１０５は破壊されない。これに対して、傾きＧ２はＥＳＤ保護抵抗値が基準抵抗値よりも高い場合の電流特性を示す。傾きＧ２の場合、同様に１０００Ｖのサージ電圧を印加した場合の内部電圧は「４Ｄ」Ｖであり、ゲート酸化膜耐圧「４Ｂ」Ｖを超えるため、入力回路１０５が破壊される。なおここでは、仮のサージ電圧を１０００Ｖとしたが、ＥＳＤ保護抵抗値が小さいほどＥＳＤ保護回路１０８に流れる電流量が増加するため、許容可能なサージ電圧も上昇する。
すなわち、図１に示すように分岐点Ａ１０３や分岐点Ｂ１０９を設けることによって、配線１０２，１１１の抵抗値をＥＳＤ保護抵抗値の算出対象から除くことができる。さらに、分岐点Ａ１０３、分岐点Ｂ１０９を電極パッド１０１、ＧＮＤ電極パッド１１２よりもＥＳＤ保護回路１０８寄りに設けることによって、配線１０６，１０７、すなわち分岐点Ａ１０３、分岐点Ｂ１０９からＥＳＤ保護回路１０８までの配線の配線長が短くなる。この分の抵抗値が下がるので、ＥＳＤ保護抵抗値を小さくでき、許容可能なサージ電圧が上昇する。
以上のように本実施形態によると、電極パッドと分岐点とを結ぶ第１の配線と、分岐点と入力回路とを結ぶ第２の配線と、分岐点とＥＳＤ保護回路を結ぶ第３の配線とを設けて、分岐点を電極パッドよりもＥＳＤ保護回路寄りにすることによって、ＥＳＤ保護抵抗値が小さくなるので、基準抵抗値を満たしやすく、更にはより高いサージ電圧が許容可能になる。
また、ＥＳＤ保護回路１０８は、配線１０６，１０７の抵抗値が小さいほど、サージ印加時に多くの電流を流す。これに対して、配線１０４，１１０については抵抗値が大きいほど、入力回路１０５にかかる電圧が下がるため、より高いサージ電圧が許容可能になる。すなわち、本実施形態によれば、
分岐点から入力回路までの抵抗値 ＞ 分岐点からＥＳＤ保護回路までの抵抗値
（第２の配線の抵抗値 ＞ 第３の配線の抵抗値）
という関係を満たすことによって、より高いサージ電圧が許容可能になる。さらに、一般的に配線長と抵抗値は比例の関係にあるので、
分岐点から入力回路までの配線長 ＞ 分岐点からＥＳＤ保護回路までの配線長
（第２の配線の配線長 ＞ 第３の配線の配線長）
という関係を満たせば、抵抗値を確認するまでもなく、より高いサージ電圧が許容可能である。
分岐点から入力回路までの抵抗値 ＞ 分岐点からＥＳＤ保護回路までの抵抗値
（第２の配線の抵抗値 ＞ 第３の配線の抵抗値）
という関係を満たすことによって、より高いサージ電圧が許容可能になる。さらに、一般的に配線長と抵抗値は比例の関係にあるので、
分岐点から入力回路までの配線長 ＞ 分岐点からＥＳＤ保護回路までの配線長
（第２の配線の配線長 ＞ 第３の配線の配線長）
という関係を満たせば、抵抗値を確認するまでもなく、より高いサージ電圧が許容可能である。
（実施形態２）
図３は実施形態２に係る半導体集積回路装置の構成を示す図である。図３に示す半導体集積回路装置２０１では、回路ブロック２１の上層に電極パッド２２が並んでいる。領域２Ａの拡大図が２Ｂである。拡大図２Ｂにおいて、ＥＳＤ保護回路２０６は、電極パッド２０２、ＧＮＤ電極パッド２１３および入力回路２０８よりも、半導体集積回路装置２０１の周端部寄りに配置されている。電極パッド２０２と入力回路２０８およびＥＳＤ保護回路２０６との間の接続配線に、分岐点Ａ２０４が設けられており、ＧＮＤ電極パッド２１３と入力回路２０８およびＥＳＤ保護回路２０６との間の接続配線に、分岐点Ｂ２１２が設けられている。
図３は実施形態２に係る半導体集積回路装置の構成を示す図である。図３に示す半導体集積回路装置２０１では、回路ブロック２１の上層に電極パッド２２が並んでいる。領域２Ａの拡大図が２Ｂである。拡大図２Ｂにおいて、ＥＳＤ保護回路２０６は、電極パッド２０２、ＧＮＤ電極パッド２１３および入力回路２０８よりも、半導体集積回路装置２０１の周端部寄りに配置されている。電極パッド２０２と入力回路２０８およびＥＳＤ保護回路２０６との間の接続配線に、分岐点Ａ２０４が設けられており、ＧＮＤ電極パッド２１３と入力回路２０８およびＥＳＤ保護回路２０６との間の接続配線に、分岐点Ｂ２１２が設けられている。
すなわち、電極パッド２０２とＮ型ＭＯＳトランジスタで構成されるＥＳＤ保護回路２０６のドレイン領域とは、電極パッド２０２と分岐点Ａ２０４とを結ぶ第１の配線としての配線２０３と、分岐点Ａ２０４とＥＳＤ保護回路２０６とを結ぶ第３の配線としての配線２０５とを介して接続されている。ＧＮＤ電極パッド２１３とＥＳＤ保護回路２０６のソース領域とは、ＧＮＤ電極パッド２１３と分岐点Ｂ２１２とを結ぶ第１の配線としての配線２１４と、分岐点Ｂ２１２とＥＳＤ保護回路２０６とを結ぶ第３の配線としての配線２１０とを介して接続されている。
また入力回路２０８のゲートは、電極パッド２０２と分岐点Ａ２０４とを結ぶ配線２０３と、分岐点Ａ２０４と入力回路２０８とを結ぶ第２の配線としての配線２０７とを介して、電極パッド２０２と接続されている。また、入力回路２０８のソース領域は、ＧＮＤ電極パッド２１３と分岐点Ｂ２１２とを結ぶ配線２１４と、分岐点Ｂ２１２と入力回路２０８とを結ぶ第２の配線としての配線２１５とを介して、ＧＮＤ電極パッド２１３と接続されている。
そして、分岐点Ａ２０４および分岐点Ｂ２１２は、ＥＳＤ保護回路２０６と入力回路２０８との間に位置している。さらに、分岐点Ａ２０４、分岐点Ｂ２１２は、半導体集積回路装置２０１の周縁部近く、すなわち入力回路２０８よりもＥＳＤ保護回路２０６寄りに設けられている。これにより、区間Ｗ１，Ｗ２では配線２０７，２１５の引き回しが発生するが、電極パッド２０２およびＧＮＤ電極パッド２１３と入力回路２０８とを最短で接続した場合に比べて、分岐点Ａ２０４、分岐点Ｂ２１２からＥＳＤ保護回路２０６までの配線２０５，２１１が短くなる。したがって、配線２０５，２１１について区間Ｗ１，Ｗ２の配線抵抗分が削減され、ＥＳＤ保護抵抗値を削減できる。
以上のように本実施形態によると、電極パッドと分岐点とを結ぶ第１の配線と、分岐点と入力回路とを結ぶ第２の配線と、分岐点とＥＳＤ保護回路とを結ぶ第３の配線とを設けて、ＥＳＤ保護回路を半導体集積回路装置の周縁部に配置し、分岐点を入力回路とＥＳＤ保護回路との間に設け、第２の配線の引き回しを発生させることによって、ＥＳＤ保護抵抗値を削減することができる。
また、図３において、ＥＳＤ保護抵抗値の算出対象となる配線は、配線２０５，２１０である。図３において、ＥＳＤ保護回路２０６の接続先であるＧＮＤ電極パッド２１３は、半導体集積回路装置２０１の電極パッドのうち、最外周の電極パッドが割り当てられている。最外周の電極パッドは半導体集積回路装置２０１の周縁部に最も近いため、最外周以外の電極パッドを割り当てる場合に比べて配線２１０，２１４を短くできる。これにより、ＥＳＤ保護抵抗値を削減できるだけでなく、半導体集積回路装置２０１の配線混雑も抑制できる。
図４を用いて、上述した「最外周の電極パッド」について補足説明する。
図４において、半導体集積回路装置２２１の上層に並んでいる電極パッドのうち、ＥＳＤ保護回路の接続対象となるのは、回路ブロック２３の上層に配置された電極パッド２５である。これに対して、半導体集積回路装置２２１の周縁部に配置された電極パッド２４は、検査時のみに使用する検査専用電極パッドなので、通常ＥＳＤ保護回路を接続しない。すなわち、ここでの「最外周の電極パッド」とは、回路ブロックの上層に配置された電極パッドのうち最外周に位置するもののことをいう。
また、図３では、電極パッド２２はマトリクス状に配置されているが、完全なマトリクスで配置されている必要は必ずしもなく、例えば、一部の電極パッド位置がずれていたり、抜けがあったりしてもかまわない。
（実施形態３）
図５は実施形態３に係る半導体集積回路装置の構成を示す図である。図５に示す半導体集積回路装置３０１では、回路ブロック３１の上層に電極パッド３２が並んでいる。領域３Ａの拡大図が３Ｂである。拡大図３Ｂにおいて、ＥＳＤ保護回路３０６は、回路ブロック３１内の、入力回路３０５が属する内部回路領域３０４とは異なる位置に配置されている。電極パッド３０３と入力回路３０５およびＥＳＤ保護回路３０６との間の接続配線に、分岐点Ａ３０８が設けられており、ＧＮＤ電極パッド３１３と入力回路３０５およびＥＳＤ保護回路３０６との間の接続配線に、分岐点Ｂ３１２が設けられている。
図５は実施形態３に係る半導体集積回路装置の構成を示す図である。図５に示す半導体集積回路装置３０１では、回路ブロック３１の上層に電極パッド３２が並んでいる。領域３Ａの拡大図が３Ｂである。拡大図３Ｂにおいて、ＥＳＤ保護回路３０６は、回路ブロック３１内の、入力回路３０５が属する内部回路領域３０４とは異なる位置に配置されている。電極パッド３０３と入力回路３０５およびＥＳＤ保護回路３０６との間の接続配線に、分岐点Ａ３０８が設けられており、ＧＮＤ電極パッド３１３と入力回路３０５およびＥＳＤ保護回路３０６との間の接続配線に、分岐点Ｂ３１２が設けられている。
すなわち、電極パッド３０３とＮ型ＭＯＳトランジスタで構成されるＥＳＤ保護回路３０６のドレイン領域とは、電極パッド３０３と分岐点Ａ３０８とを結ぶ第１の配線としての配線３０７と、分岐点Ａ３０８とＥＳＤ保護回路３０６とを結ぶ第３の配線としての配線３１０とを介して接続されている。ＧＮＤ電極パッド３１３とＥＳＤ保護回路３０６のソース領域とは、ＧＮＤ電極パッド３１３と分岐点Ｂ３１２とを結ぶ第１の配線としての配線３１４と、分岐点Ｂ３１２とＥＳＤ保護回路３０６とを結ぶ第３の配線としての配線３１１とを介して接続されている。
また入力回路３０５のゲートは、電極パッド３０３と分岐点Ａ３０８とを結ぶ配線３０７と、分岐点Ａ３０８と入力回路３０５とを結ぶ第２の配線としての配線３０９とを介して、電極パッド３０３と接続されている。また、入力回路３０５のソース領域は、ＧＮＤ電極パッド３１３と分岐点Ｂ３１２とを結ぶ配線３１４と、分岐点Ｂ３１２と入力回路３０５とを結ぶ第２の配線としての配線３１５とを介して、ＧＮＤ電極パッド３１３と接続されている。
図５に示すように、ＥＳＤ保護回路３０６を、入力回路３０５と同じ回路ブロック３１内に配置し、かつ入力回路３０５が属する内部回路領域３０４とは異なる位置に配置することによって、回路ブロック３１の内部回路の配置・配線を邪魔することなく、ＥＳＤ保護回路３０６を分岐点Ａ３０８、分岐点Ｂ３１２の近くに配置できる。さらに、ＥＳＤ保護回路を半導体集積回路装置の周縁部に配置する場合に比べて、ＥＳＤ保護回路３０６を電極パッド３０３、ＧＮＤ電極パッド３１３の近くに配置することができる。これにより、配線３１０、３１１の引き回しも短くできるので、ＥＳＤ保護抵抗値を削減することができ、より高いサージ電圧が許容可能になる。
以上のように本実施形態によると、電極パッドと分岐点とを結ぶ第１の配線と、分岐点と入力回路とを結ぶ第２の配線と、分岐点とＥＳＤ保護回路とを結ぶ第３の配線とを設けて、ＥＳＤ保護回路を回路ブロック内に配置する。これにより、第３の配線を回路ブロック内に収めることができるため、ＥＳＤ保護回路を半導体集積回路装置の周縁部に配置する場合に比べて配線長を短くできる。したがって、ＥＳＤ保護抵抗値を削減することができる。
さらに、一般的には、回路ブロック３１の中心付近は内部回路が密に存在しているが、回路ブロック３１の枠付近は内部回路の密度が低い。したがって、本実施形態において、ＥＳＤ保護回路３０６は、回路ブロック３１内部において、内部回路領域３０４よりも外側に配置するのが好ましい。これにより、ＥＳＤ保護回路３０６が内部回路の邪魔になりにくい。
図６は本実施形態の変形例に係る半導体集積回路装置の構成を示す図である。図６の構成では、ＧＮＤ電極パッド３１３に代えて、ＥＳＤ保護回路３０６に隣接する電極パッド３２１が、ＧＮＤ電極パッドとして用いられている。この構成により、図５の構成と比べて、ＥＳＤ保護回路３０６のソース接続配線３１１の配線長をより短くすることができる。これにより、ＥＳＤ保護抵抗値を削減できるため、より高いサージ電圧が許容可能になる。
なお、図６では、ＧＮＤ電極パッド３２１は回路ブロック３１の上層にあるが、ＥＳＤ保護回路３０６に隣接した、もしくはＥＳＤ保護回路３０６と重なる位置の電極パッドであればどこにあってもよい。
なお、図５および図６では、電極パッド３２はマトリクス状に配置されているが、完全なマトリクスで配置されている必要は必ずしもなく、例えば、一部の電極パッド位置がずれていたり、抜けがあったりしてもかまわない。
（実施形態４）
図７は実施形態４に係る半導体集積回路装置の構成を示す図である。図７に示す半導体集積回路装置４０１では、回路ブロック４１の上層に電極パッド４２が並んでいる。領域４Ａの拡大図が４Ｂである。拡大図４Ｂにおいて、ＥＳＤ保護回路４０４は、入力回路４０５と隣接して配置されている。電極パッド４０３と入力回路４０５およびＥＳＤ保護回路４０４との間の接続配線に、分岐点Ａ４０７が設けられており、ＧＮＤ電極パッド４１０と入力回路４０５およびＥＳＤ保護回路４０４との間の接続配線に、分岐点Ｂ４１２が設けられている。
図７は実施形態４に係る半導体集積回路装置の構成を示す図である。図７に示す半導体集積回路装置４０１では、回路ブロック４１の上層に電極パッド４２が並んでいる。領域４Ａの拡大図が４Ｂである。拡大図４Ｂにおいて、ＥＳＤ保護回路４０４は、入力回路４０５と隣接して配置されている。電極パッド４０３と入力回路４０５およびＥＳＤ保護回路４０４との間の接続配線に、分岐点Ａ４０７が設けられており、ＧＮＤ電極パッド４１０と入力回路４０５およびＥＳＤ保護回路４０４との間の接続配線に、分岐点Ｂ４１２が設けられている。
すなわち、電極パッド４０３とＮ型ＭＯＳトランジスタで構成されるＥＳＤ保護回路４０４のドレイン領域とは、電極パッド４０３と分岐点Ａ４０７とを結ぶ第１の配線としての配線４０６と、分岐点Ａ４０７とＥＳＤ保護回路４０４とを結ぶ第３の配線としての配線４０８とを介して接続されている。ＧＮＤ電極パッド４１０とＥＳＤ保護回路４０４のソース領域とは、ＧＮＤ電極パッド４１０と分岐点Ｂ４１２とを結ぶ第１の配線としての配線４１３と、分岐点Ｂ４１２とＥＳＤ保護回路４０４とを結ぶ第３の配線としての配線４１１とを介して接続されている。
また入力回路４０５のゲートは、電極パッド４０３と分岐点Ａ４０７とを結ぶ配線４０６と、分岐点Ａ４０７と入力回路４０５とを結ぶ第２の配線としての配線４０９とを介して、電極パッド４０３と接続されている。また、入力回路４０５のソース領域は、ＧＮＤ電極パッド４１０と分岐点Ｂ４１２とを結ぶ配線４１３と、分岐点Ｂ４１２と入力回路４０５とを結ぶ第２の配線としての配線４１４とを介して、ＧＮＤ電極パッド４１０と接続されている。
図７に示すように、ＥＳＤ保護回路４０４を入力回路４０５と隣接して配置することによって、配線４１１，４１４や配線４０８，４０９の引き回し距離を短くできる。すなわち、実施形態３と比べて、電極パッドから入力回路までの距離、および電極パッドからＥＳＤ保護回路までの距離がともに短くなる。したがって、ＥＳＤ保護抵抗値を削減できるだけでなく、入力回路までの抵抗値も小さくできるとともに、必要な配線リソースも少なくて済む。
以上のように本実施形態によると、電極パッドと分岐点とを結ぶ第１の配線と、分岐点と入力回路とを結ぶ第２の配線と、分岐点とＥＳＤ保護回路とを結ぶ第３の配線とを設けて、ＥＳＤ保護回路を回路ブロック内において入力回路と隣接して配置する。これにより、ＥＳＤ保護抵抗値を削減できるだけでなく、入力回路までの抵抗値も小さくできるとともに、必要な配線リソースも少なくできる。
なお、上述の各実施形態では、分岐点を２箇所（分岐点Ａ、分岐点Ｂ）に設けた構成を例示したが、いずれか一方の分岐点だけであっても、同様の効果が得られる。
また、上述の各実施形態では、ＥＳＤ保護回路は、ゲート電位をグランド電位に固定したＮ型ＭＯＳトランジスタで構成されているものとしたが、Ｐ型ＭＯＳトランジスタで構成してもよい。この場合は、ＧＮＤ電極パッドが電源電極パッドになることは言うまでもない。
また、上述の各実施形態では、電極パッドと接続される内部回路の例として、外部接続端子からの配線がゲート電極に接続されるＭＯＳトランジスタからなる入力回路を示した。これに代えて例えば、ドレイン領域が外部接続端子に接続されるＭＯＳトランジスタからなる出力回路を、電極パッドと接続される内部回路としても、同様の効果が得られる。また、入力回路、出力回路の他に、入出力回路を内部回路としてもかまわない。
また、ＥＳＤ保護回路が、ＭＯＳトランジスタ以外の例えばダイオードなどによって構成されていたり、内部回路が、ＭＯＳトランジスタ以外の別の素子によって構成されている場合でも、同様の効果が得られる。
本発明では、サージ電圧による内部回路破壊を防ぐことができるので、例えば、半導体集積回路装置の耐久性向上に有効である。
２１，３１，４１ 回路ブロック
２２，３２，４２ 電極パッド
１０１ 電極パッド
１０２，１１１ 第１の配線
１０４，１１０ 第２の配線
１０６，１０７ 第３の配線
１０３ 分岐点Ａ
１０５ 入力回路（内部回路）
１０８ ＥＳＤ保護回路
１０９ 分岐点Ｂ
１１２ ＧＮＤ電極パッド
２０１，３０１，４０１ 半導体集積回路装置
２０２，３０３，４０３ 電極パッド
２０３，２１４，３０７，３１４，４０６，４１３ 第１の配線
２０４，３０８，４０７ 分岐点Ａ
２０５，２１０，３１０，３１１，４０８，４１１ 第３の配線
２０６，３０６，４０４ ＥＳＤ保護回路
２０７，２１５，３０９，３１５，４０９，４１４ 第２の配線
２０８，３０５，４０５ 入力回路（内部回路）
２１２，３１２，４１２ 分岐点Ｂ
２１３，３１３，３２１，４１０ ＧＮＤ電極パッド
２２，３２，４２ 電極パッド
１０１ 電極パッド
１０２，１１１ 第１の配線
１０４，１１０ 第２の配線
１０６，１０７ 第３の配線
１０３ 分岐点Ａ
１０５ 入力回路（内部回路）
１０８ ＥＳＤ保護回路
１０９ 分岐点Ｂ
１１２ ＧＮＤ電極パッド
２０１，３０１，４０１ 半導体集積回路装置
２０２，３０３，４０３ 電極パッド
２０３，２１４，３０７，３１４，４０６，４１３ 第１の配線
２０４，３０８，４０７ 分岐点Ａ
２０５，２１０，３１０，３１１，４０８，４１１ 第３の配線
２０６，３０６，４０４ ＥＳＤ保護回路
２０７，２１５，３０９，３１５，４０９，４１４ 第２の配線
２０８，３０５，４０５ 入力回路（内部回路）
２１２，３１２，４１２ 分岐点Ｂ
２１３，３１３，３２１，４１０ ＧＮＤ電極パッド
Claims (9)
- 入力回路、出力回路または入出力回路である内部回路を備えた回路ブロックと、
前記回路ブロックの上層に設けられており、前記内部回路と電気的に接続された電極パッドと、
前記電極パッドと電気的に接続されたＥＳＤ（Electrostatice Discharge）保護回路とを備え、
前記電極パッドと前記内部回路および前記ＥＳＤ保護回路との間の接続配線に、分岐点が設けられており、
前記接続配線は、
前記電極パッドと前記分岐点とを結ぶ第１の配線と、
前記分岐点と前記内部回路とを結ぶ第２の配線と、
前記分岐点と前記ＥＳＤ保護回路とを結ぶ第３の配線とを有し、
前記分岐点は、前記電極パッドよりも前記ＥＳＤ保護回路に近い位置に、配置されている
ことを特徴とする半導体集積回路装置。 - 請求項１記載の半導体集積回路装置において、
前記第３の配線の抵抗値は、前記第２の配線の抵抗値よりも小さい
ことを特徴とする半導体集積回路装置。 - 請求項１または２記載の半導体集積回路装置において、
前記第２の配線は、前記第３の配線よりも長い
ことを特徴とする半導体集積回路装置。 - 請求項１～３のうちいずれか１項記載の半導体集積回路装置において、
前記ＥＳＤ保護回路は、
前記電極パッドおよび前記内部回路よりも、前記半導体集積回路装置の周縁部寄りに配置されており、
前記分岐点は、前記ＥＳＤ保護回路と前記内部回路との間に位置している
ことを特徴とする半導体集積回路装置。 - 請求項４記載の半導体集積回路装置において、
前記ＥＳＤ保護回路に接続される前記電極パッドは、前記回路ブロックの上層に設けられた電極パッドのうち最外周に位置するものである
ことを特徴とする半導体集積回路装置。 - 請求項１～３のうちいずれか１項記載の半導体集積回路装置において、
前記ＥＳＤ保護回路は、前記回路ブロック内に配置されている
ことを特徴とする半導体集積回路装置。 - 請求項６記載の半導体集積回路装置において、
前記ＥＳＤ保護回路は、前記内部回路が属する内部回路領域よりも、前記回路ブロックにおける外側寄りに配置されている
ことを特徴とする半導体集積回路装置。 - 請求項６記載の半導体集積回路装置において、
前記ＥＳＤ保護回路に接続される前記電極パッドは、前記ＥＳＤ保護回路と隣接するもの、または、前記ＥＳＤ保護回路と重なる位置にあるものである
ことを特徴とする半導体集積回路装置。 - 請求項６記載の半導体集積回路装置において、
前記ＥＳＤ保護回路は、前記内部回路と隣接して配置されている
ことを特徴とする半導体集積回路装置。
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