JPH06350082A - 入力保護回路およびｉｃ - Google Patents
入力保護回路およびｉｃInfo
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- JPH06350082A JPH06350082A JP15604693A JP15604693A JPH06350082A JP H06350082 A JPH06350082 A JP H06350082A JP 15604693 A JP15604693 A JP 15604693A JP 15604693 A JP15604693 A JP 15604693A JP H06350082 A JPH06350082 A JP H06350082A
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Abstract
(57)【要約】
【目的】 ＩＣの内部回路を異常入力から十分に保護す
ることができ、しかも内部回路についてのレイアウト上
の制約が少ない入力保護回路を実現する。 【構成】 金属配線層が一層でありラインＶＤＤ，ＧＮ
Ｄがその層のパターンからなりパッド２０がラインＶＤ
Ｄ，ＧＮＤ間に配置され内部回路Ｔｒ１がラインＧＮＤ
を挟んでパッド２０の反対側に配置されたＩＣ内に設け
られる入力保護回路において、ラインＶＤＤに直結して
設けられパッド２０に接続されたダイオードＤ１と、ラ
インＧＮＤに直結して設けられパッド２０に接続された
ダイオードＤ２と、ラインＧＮＤに直結して設けられた
ダイオードＤ３と、を備え、パッド２０，ダイオードＤ
１，Ｄ３，内部回路Ｔｒ１を順に結ぶ配線パターンを介
して内部回路Ｔｒ１が入力信号Ａを受け、ダイオードＤ
１，Ｄ３間の配線パターンが抵抗値Ｒ１を有する。
ることができ、しかも内部回路についてのレイアウト上
の制約が少ない入力保護回路を実現する。 【構成】 金属配線層が一層でありラインＶＤＤ，ＧＮ
Ｄがその層のパターンからなりパッド２０がラインＶＤ
Ｄ，ＧＮＤ間に配置され内部回路Ｔｒ１がラインＧＮＤ
を挟んでパッド２０の反対側に配置されたＩＣ内に設け
られる入力保護回路において、ラインＶＤＤに直結して
設けられパッド２０に接続されたダイオードＤ１と、ラ
インＧＮＤに直結して設けられパッド２０に接続された
ダイオードＤ２と、ラインＧＮＤに直結して設けられた
ダイオードＤ３と、を備え、パッド２０，ダイオードＤ
１，Ｄ３，内部回路Ｔｒ１を順に結ぶ配線パターンを介
して内部回路Ｔｒ１が入力信号Ａを受け、ダイオードＤ
１，Ｄ３間の配線パターンが抵抗値Ｒ１を有する。
Description
【０００１】
【産業上の利用分野】この発明は、入力保護回路および
ＩＣに関し、詳しくは、ＩＣの一部としてＩＣ内に作り
込まれる入力保護回路およびこれを有するＩＣに関す
る。
ＩＣに関し、詳しくは、ＩＣの一部としてＩＣ内に作り
込まれる入力保護回路およびこれを有するＩＣに関す
る。
【０００２】
【従来の技術】図５に、アルミ等の金属配線層が一層の
ＩＣのパターン例を示す。この種のＩＣは工程数が少な
くて短納期で安価なことからＡＳＩＣ等に多用されてい
る。大電流を流す電源ラインＶDDと接地ラインＧＮＤ
は、抵抗の小さい金属配線層のパターンからなる。な
お、電源ラインＶDDは右上がりのハッチングで示し、接
地ラインＧＮＤは右下がりのハッチングで示す（その他
の図についても同じ）。金属配線層が一層しかないこと
から、レイアウト上、これらの電源ラインＶDDと接地ラ
インＧＮＤは交差させることができないという制約があ
る。また、外部からの入力信号Ａを受けるパッド２０と
電源ラインＶDDと接地ラインＧＮＤとに密着して後述の
保護回路１００を設ける必要もある。
ＩＣのパターン例を示す。この種のＩＣは工程数が少な
くて短納期で安価なことからＡＳＩＣ等に多用されてい
る。大電流を流す電源ラインＶDDと接地ラインＧＮＤ
は、抵抗の小さい金属配線層のパターンからなる。な
お、電源ラインＶDDは右上がりのハッチングで示し、接
地ラインＧＮＤは右下がりのハッチングで示す（その他
の図についても同じ）。金属配線層が一層しかないこと
から、レイアウト上、これらの電源ラインＶDDと接地ラ
インＧＮＤは交差させることができないという制約があ
る。また、外部からの入力信号Ａを受けるパッド２０と
電源ラインＶDDと接地ラインＧＮＤとに密着して後述の
保護回路１００を設ける必要もある。
【０００３】このため、この種のＩＣでは、通常、外部
から電源電圧を受けるパッド３０に接続された電源ライ
ンＶDDがＩＣの最外周側に配置され、その内側にパッド
２０等が配置され、外部で接地されるパッド４０に接続
された接地ラインＧＮＤがパッド２０等の内側に配置さ
れ、さらにその内側にトランジスタＴｒ１等の内部回路
が配置される。すなわち、外部からの入力信号Ａを受け
るパッド２０が電源ラインＶDDと接地ラインＧＮＤとの
ライン間に配置され、パッド２０を経由した後の入力信
号Ａを受けるトランジスタＴｒ１が接地ラインＧＮＤを
挟んでパッド２０の反対側に配置される。
から電源電圧を受けるパッド３０に接続された電源ライ
ンＶDDがＩＣの最外周側に配置され、その内側にパッド
２０等が配置され、外部で接地されるパッド４０に接続
された接地ラインＧＮＤがパッド２０等の内側に配置さ
れ、さらにその内側にトランジスタＴｒ１等の内部回路
が配置される。すなわち、外部からの入力信号Ａを受け
るパッド２０が電源ラインＶDDと接地ラインＧＮＤとの
ライン間に配置され、パッド２０を経由した後の入力信
号Ａを受けるトランジスタＴｒ１が接地ラインＧＮＤを
挟んでパッド２０の反対側に配置される。
【０００４】図５に、トランジスタＴｒ１の保護回路１
００について回路図を示す。これは、正のサージ電圧を
電源ラインＶDDにクランプするための保護ダイオードＤ
１と、負のサージ電圧を接地ラインＧＮＤにクランプす
るための保護ダイオードＤ２と、トランジスタＴｒ１の
入力保護抵抗としての抵抗Ｒ１とからなる。その機能を
十分に発揮するために、保護ダイオードＤ１は電源ライ
ンＶDDのパターン内に配置して設けられ、保護ダイオー
ドＤ２は接地ラインＧＮＤのパターン内に配置して設け
られる。
００について回路図を示す。これは、正のサージ電圧を
電源ラインＶDDにクランプするための保護ダイオードＤ
１と、負のサージ電圧を接地ラインＧＮＤにクランプす
るための保護ダイオードＤ２と、トランジスタＴｒ１の
入力保護抵抗としての抵抗Ｒ１とからなる。その機能を
十分に発揮するために、保護ダイオードＤ１は電源ライ
ンＶDDのパターン内に配置して設けられ、保護ダイオー
ドＤ２は接地ラインＧＮＤのパターン内に配置して設け
られる。
【０００５】そして、金属配線層のパターンを交差させ
られないという上述の制約から、ダイオードＤ１とパッ
ド２０とダイオードＤ２とは、ポリシリコン等の非金属
の配線パターンで接続される。また、パッド２０とトラ
ンジスタＴｒ１との間の接続は、やはり同じポリシリコ
ン等で行われるので、パッド２０とダイオードＤ２との
間の配線パターンをダイオードＤ２からトランジスタＴ
ｒ１まで延長した形が採られ、内部回路の領域５０内に
設けられる。このような入力保護回路によって、外部か
らパッド２０に印加されたサージ電圧等の異常入力から
トランジスタＴｒ１が保護される。
られないという上述の制約から、ダイオードＤ１とパッ
ド２０とダイオードＤ２とは、ポリシリコン等の非金属
の配線パターンで接続される。また、パッド２０とトラ
ンジスタＴｒ１との間の接続は、やはり同じポリシリコ
ン等で行われるので、パッド２０とダイオードＤ２との
間の配線パターンをダイオードＤ２からトランジスタＴ
ｒ１まで延長した形が採られ、内部回路の領域５０内に
設けられる。このような入力保護回路によって、外部か
らパッド２０に印加されたサージ電圧等の異常入力から
トランジスタＴｒ１が保護される。
【０００６】
【発明が解決しようとする課題】このような従来の入力
保護回路では、入力ラインに並列に設けられた２つの保
護ダイオードと直列に設けられた入力保護抵抗とで、異
常入力から内部回路を保護している。そして、この入力
保護回路で内部回路が保護されるＩＣは、保護ダイオー
ドの電流容量以下の異常入力に対する限り、万全である
ように見える。しかし、実際には、異常入力がその容量
より遥かに小さい値のものであっても内部回路が保護さ
れない場合も多い。実際に使用されているＩＣは、電流
量が極めて僅かな異常入力、例えば静電気の放電によっ
てしばしば破壊される。
保護回路では、入力ラインに並列に設けられた２つの保
護ダイオードと直列に設けられた入力保護抵抗とで、異
常入力から内部回路を保護している。そして、この入力
保護回路で内部回路が保護されるＩＣは、保護ダイオー
ドの電流容量以下の異常入力に対する限り、万全である
ように見える。しかし、実際には、異常入力がその容量
より遥かに小さい値のものであっても内部回路が保護さ
れない場合も多い。実際に使用されているＩＣは、電流
量が極めて僅かな異常入力、例えば静電気の放電によっ
てしばしば破壊される。
【０００７】もっとも、静電破壊等に対する耐性を高め
るには、入力保護抵抗の抵抗値を大きくすれば良いこと
が知られている。しかし、入力保護抵抗は信号ラインに
直列に設けられることから、これの値を大きくするとそ
の分だけ内部回路の動作速度が低下してしまう。このた
め、入力保護抵抗の抵抗値を無闇に大きくする訳にもい
かず、内部回路を異常入力から十分に保護することがで
きない。これでは、不都合である。
るには、入力保護抵抗の抵抗値を大きくすれば良いこと
が知られている。しかし、入力保護抵抗は信号ラインに
直列に設けられることから、これの値を大きくするとそ
の分だけ内部回路の動作速度が低下してしまう。このた
め、入力保護抵抗の抵抗値を無闇に大きくする訳にもい
かず、内部回路を異常入力から十分に保護することがで
きない。これでは、不都合である。
【０００８】また、入力保護抵抗を含む配線パターンは
内部回路の領域内に設けられ、しかも、それに所定の抵
抗値を持たせるために配線パターンは比較的細長いパタ
ーンとなる。このため、内部回路の領域におけるレイア
ウトの自由度が制限されるという不都合もある。この発
明の目的は、このような従来技術の問題点を解決するも
のであって、ＩＣの内部回路を異常入力から十分に保護
することができ、しかも内部回路についてのレイアウト
上の制約が少ない構成の入力保護回路およびこれを有す
るＩＣを実現することにある。
内部回路の領域内に設けられ、しかも、それに所定の抵
抗値を持たせるために配線パターンは比較的細長いパタ
ーンとなる。このため、内部回路の領域におけるレイア
ウトの自由度が制限されるという不都合もある。この発
明の目的は、このような従来技術の問題点を解決するも
のであって、ＩＣの内部回路を異常入力から十分に保護
することができ、しかも内部回路についてのレイアウト
上の制約が少ない構成の入力保護回路およびこれを有す
るＩＣを実現することにある。
【０００９】
【課題を解決するための手段】図３に、入力保護回路１
００を含むパターンレイアウトの拡大模式図を示す。電
源ラインＶDDは右上がりのハッチングで示し、接地ライ
ンＧＮＤは右下がりのハッチングで示す。入力保護回路
について詳しく調べたところ、放電の如く瞬間的に大き
な電圧が掛かる場合は、パッド２０とダイオードＤ１と
の間の配線パターン２１についての寄生回路２１ａの存
在が無視できないことが判明した。寄生回路２１ａは、
等価的に、抵抗とコンデンサとからなる回路と認めら
れ、異常入力に対して遅延回路的に作用する。同様に、
パッド２０とダイオードＤ２との間の配線パターン２２
についての寄生回路２２ａも、異常入力に対して遅延回
路的に作用する。
００を含むパターンレイアウトの拡大模式図を示す。電
源ラインＶDDは右上がりのハッチングで示し、接地ライ
ンＧＮＤは右下がりのハッチングで示す。入力保護回路
について詳しく調べたところ、放電の如く瞬間的に大き
な電圧が掛かる場合は、パッド２０とダイオードＤ１と
の間の配線パターン２１についての寄生回路２１ａの存
在が無視できないことが判明した。寄生回路２１ａは、
等価的に、抵抗とコンデンサとからなる回路と認めら
れ、異常入力に対して遅延回路的に作用する。同様に、
パッド２０とダイオードＤ２との間の配線パターン２２
についての寄生回路２２ａも、異常入力に対して遅延回
路的に作用する。
【００１０】図４に、これらを考慮した入力保護回路１
００の等価回路を示す。これによると、パッド２０に対
し外部から正の異常入力があった場合は、ダイオードＤ
１がパッド２０における電圧を電源ラインＶDDの電圧に
クランプするはずであるが、寄生回路２１ａが介在する
ため、パッド２０における電圧がダイオードＤ１のアノ
ードにおける電圧よりも高くなることがある。そして、
この高い電圧が、寄生回路２１ａと寄生回路２２ａの特
性の相違等によっては、トランジスタＴｒ１の入力ライ
ンに掛かってしまい、入力保護抵抗Ｒ１だけでは降圧し
きれない。
００の等価回路を示す。これによると、パッド２０に対
し外部から正の異常入力があった場合は、ダイオードＤ
１がパッド２０における電圧を電源ラインＶDDの電圧に
クランプするはずであるが、寄生回路２１ａが介在する
ため、パッド２０における電圧がダイオードＤ１のアノ
ードにおける電圧よりも高くなることがある。そして、
この高い電圧が、寄生回路２１ａと寄生回路２２ａの特
性の相違等によっては、トランジスタＴｒ１の入力ライ
ンに掛かってしまい、入力保護抵抗Ｒ１だけでは降圧し
きれない。
【００１１】このため、異常入力が保護ダイオードの容
量より遥かに小さい電流値のものであっても、ＩＣの内
部回路が破壊されることがある。なお、パッド２０に対
する外部からの異常入力が負電圧の場合は、寄生回路２
２ａが入力保護抵抗Ｒ１の保護機能を高めるように作用
するので、この場合はＩＣの内部回路が保護される。こ
の発明は、かかる調査に基づく考察にパターンレイアウ
ト上の便宜をも加味してなされたものである。
量より遥かに小さい電流値のものであっても、ＩＣの内
部回路が破壊されることがある。なお、パッド２０に対
する外部からの異常入力が負電圧の場合は、寄生回路２
２ａが入力保護抵抗Ｒ１の保護機能を高めるように作用
するので、この場合はＩＣの内部回路が保護される。こ
の発明は、かかる調査に基づく考察にパターンレイアウ
ト上の便宜をも加味してなされたものである。
【００１２】この目的を達成するためのこの発明の入力
保護回路の構成は、金属配線層が一層であり電源ライン
等の第１のラインと接地ライン等の第２のラインが前記
金属配線層のパターンからなり外部からの入力信号を受
けるパッドが前記第１のラインと前記第２のラインとの
ライン間に配置され前記パッドを経由した後の前記入力
信号を受ける内部回路が前記第２のラインを挟んで前記
パッドの反対側に配置されたＩＣ内に設けられ、外部か
ら前記パッドに印加されたサージ電圧等の異常入力から
前記内部回路を保護する入力保護回路において、前記第
１のラインのパターン内に配置して設けられ又は前記第
１のラインに接して設けられ、カソード（又はアノー
ド）が前記第１のラインに直接接続され、アノード（又
はカソード）がポリシリコン等の非金属の第１の配線パ
ターンで前記パッドに接続された第１の保護ダイオード
と、前記第２のラインのパターン内に配置して設けられ
又は前記第２のラインに接して設けられ、アノード（又
はカソード）が前記第２のラインに直接接続され、カソ
ード（又はアノード）がポリシリコン等の非金属の第２
の配線パターンで前記パッドに接続された第２の保護ダ
イオードと、前記第２のラインのパターン内に配置して
設けられ又は前記第２のラインに接して設けられ、アノ
ード（又はカソード）が前記第２のラインに直接接続さ
れ、カソード（又はアノード）がポリシリコン等の非金
属の第３の配線パターンで前記第１のダイオードのアノ
ード（又はカソード）に接続された第３の保護ダイオー
ドと、前記第３の保護ダイオードのカソード（又はアノ
ード）と前記内部回路とを接続する第４の配線パターン
と、を備え、前記内部回路が前記パッドと前記第１の配
線パターンと前記第３の配線パターンと前記第４の配線
パターンとを順に経由した後の前記入力信号を受け、前
記第３の配線パターンが前記内部回路の入力保護抵抗と
しての所定の抵抗値を有するものである。先の目的を達
成するためのこの発明のＩＣの構成は、上記の入力保護
回路を有するものである。
保護回路の構成は、金属配線層が一層であり電源ライン
等の第１のラインと接地ライン等の第２のラインが前記
金属配線層のパターンからなり外部からの入力信号を受
けるパッドが前記第１のラインと前記第２のラインとの
ライン間に配置され前記パッドを経由した後の前記入力
信号を受ける内部回路が前記第２のラインを挟んで前記
パッドの反対側に配置されたＩＣ内に設けられ、外部か
ら前記パッドに印加されたサージ電圧等の異常入力から
前記内部回路を保護する入力保護回路において、前記第
１のラインのパターン内に配置して設けられ又は前記第
１のラインに接して設けられ、カソード（又はアノー
ド）が前記第１のラインに直接接続され、アノード（又
はカソード）がポリシリコン等の非金属の第１の配線パ
ターンで前記パッドに接続された第１の保護ダイオード
と、前記第２のラインのパターン内に配置して設けられ
又は前記第２のラインに接して設けられ、アノード（又
はカソード）が前記第２のラインに直接接続され、カソ
ード（又はアノード）がポリシリコン等の非金属の第２
の配線パターンで前記パッドに接続された第２の保護ダ
イオードと、前記第２のラインのパターン内に配置して
設けられ又は前記第２のラインに接して設けられ、アノ
ード（又はカソード）が前記第２のラインに直接接続さ
れ、カソード（又はアノード）がポリシリコン等の非金
属の第３の配線パターンで前記第１のダイオードのアノ
ード（又はカソード）に接続された第３の保護ダイオー
ドと、前記第３の保護ダイオードのカソード（又はアノ
ード）と前記内部回路とを接続する第４の配線パターン
と、を備え、前記内部回路が前記パッドと前記第１の配
線パターンと前記第３の配線パターンと前記第４の配線
パターンとを順に経由した後の前記入力信号を受け、前
記第３の配線パターンが前記内部回路の入力保護抵抗と
しての所定の抵抗値を有するものである。先の目的を達
成するためのこの発明のＩＣの構成は、上記の入力保護
回路を有するものである。
【００１３】
【作用】このような構成のこの発明の入力保護回路およ
びＩＣにあっては、異常入力のうち第１，第２の保護ダ
イオードではクランプしきれずに第３の配線パターンに
まで伝えられた分を、第３の保護ダイオードが第２のラ
インにクランプする。しかも、この第３の保護ダイオー
ドは、第２のラインに直結して設けられているので、高
速に動作する。そこで、異常入力から内部回路を確実に
保護することができる。
びＩＣにあっては、異常入力のうち第１，第２の保護ダ
イオードではクランプしきれずに第３の配線パターンに
まで伝えられた分を、第３の保護ダイオードが第２のラ
インにクランプする。しかも、この第３の保護ダイオー
ドは、第２のラインに直結して設けられているので、高
速に動作する。そこで、異常入力から内部回路を確実に
保護することができる。
【００１４】また、第１の保護ダイオードを第２のライ
ンに直結して設け、第３の保護ダイオードを第２のライ
ンに直結して設け、さらに第３の配線パターンが第１の
保護ダイオードと第３の保護ダイオードとを接続する。
しかも、第３の配線パターンが入力保護抵抗としての所
定の抵抗値を有する。これにより、入力保護抵抗が第１
のラインと第２のラインとの間に配され、細長い入力保
護抵抗を内部回路の領域に配置する必要がなくなる。そ
こで、第４の配線パターンおよびこれに接続される回路
等について内部回路の領域におけるレイアウトの自由度
が増す。したがって、この発明では、ＩＣの内部回路を
異常入力から十分に保護することができ、しかも内部回
路についてのレイアウト上の制約が少ない。
ンに直結して設け、第３の保護ダイオードを第２のライ
ンに直結して設け、さらに第３の配線パターンが第１の
保護ダイオードと第３の保護ダイオードとを接続する。
しかも、第３の配線パターンが入力保護抵抗としての所
定の抵抗値を有する。これにより、入力保護抵抗が第１
のラインと第２のラインとの間に配され、細長い入力保
護抵抗を内部回路の領域に配置する必要がなくなる。そ
こで、第４の配線パターンおよびこれに接続される回路
等について内部回路の領域におけるレイアウトの自由度
が増す。したがって、この発明では、ＩＣの内部回路を
異常入力から十分に保護することができ、しかも内部回
路についてのレイアウト上の制約が少ない。
【００１５】
【実施例】以下、この発明の一実施例について図面を参
照して詳細に説明する。図１に、入力保護回路について
その具体的なレイアウトを示す。これは、パッド２０と
内部回路としてのトランジスタＴｒ１との間に設けられ
た１つの入力保護回路である。電源ラインＶDDは右上が
りのハッチングで示し、接地ラインＧＮＤは右下がりの
ハッチングで示す。これらの電源ラインＶDDと接地ライ
ンＧＮＤは、単一のアルミ配線層のパターンからなる。
照して詳細に説明する。図１に、入力保護回路について
その具体的なレイアウトを示す。これは、パッド２０と
内部回路としてのトランジスタＴｒ１との間に設けられ
た１つの入力保護回路である。電源ラインＶDDは右上が
りのハッチングで示し、接地ラインＧＮＤは右下がりの
ハッチングで示す。これらの電源ラインＶDDと接地ライ
ンＧＮＤは、単一のアルミ配線層のパターンからなる。
【００１６】ここで、ＶDDは第１のラインとしての電源
ライン、ＧＮＤは第２のラインとしての接地ライン、２
０は外部からの入力信号Ａを受けるパッド、２１は非金
属であるポリシリコンの第１の配線パターン、２１ａは
その寄生回路、２２はポリシリコンの第２の配線パター
ン、２２ａはその寄生回路、３１はダイオードＤ１の領
域、４１はダイオードＤ２の領域、４２はダイオードＤ
３の領域、６０はポリシリコンの第３の配線パターン、
６１はポリシリコンの第４の配線パターンである。
ライン、ＧＮＤは第２のラインとしての接地ライン、２
０は外部からの入力信号Ａを受けるパッド、２１は非金
属であるポリシリコンの第１の配線パターン、２１ａは
その寄生回路、２２はポリシリコンの第２の配線パター
ン、２２ａはその寄生回路、３１はダイオードＤ１の領
域、４１はダイオードＤ２の領域、４２はダイオードＤ
３の領域、６０はポリシリコンの第３の配線パターン、
６１はポリシリコンの第４の配線パターンである。
【００１７】この入力保護回路が設けられたＩＣの全体
的なレイアウトについては従来例において既述した。す
なわち、アルミ配線層（金属配線層）が一層であり電源
ラインＶDDと接地ラインＧＮＤがアルミ配線層のパター
ンからなりパッド２０が電源ラインＶDDと接地ラインＧ
ＮＤとのライン間に配置されパッド２０を経由した後の
入力信号Ａを受けるトランジスタＴｒ１が接地ラインＧ
ＮＤを挟んでパッド２０の反対側に配置されたものであ
る。
的なレイアウトについては従来例において既述した。す
なわち、アルミ配線層（金属配線層）が一層であり電源
ラインＶDDと接地ラインＧＮＤがアルミ配線層のパター
ンからなりパッド２０が電源ラインＶDDと接地ラインＧ
ＮＤとのライン間に配置されパッド２０を経由した後の
入力信号Ａを受けるトランジスタＴｒ１が接地ラインＧ
ＮＤを挟んでパッド２０の反対側に配置されたものであ
る。
【００１８】ダイオードＤ１は、電源ラインＶDDのパタ
ーン内に配置して設けられ、カソードが電源ラインＶDD
に直接接続され、アノードが配線パターン２１でパッド
２０に接続されている。これは、パッド２０への正のサ
ージ電圧を電源ラインＶDDにクランプするためのもので
ある。ダイオードＤ２は、接地ラインＧＮＤのパターン
内に配置して設けられ、アノードが接地ラインＧＮＤに
直接接続され、カソードが配線パターン２２でパッド２
０に接続されている。これは、パッド２０への負のサー
ジ電圧を電源ラインＶDDにクランプするためのものであ
る。
ーン内に配置して設けられ、カソードが電源ラインＶDD
に直接接続され、アノードが配線パターン２１でパッド
２０に接続されている。これは、パッド２０への正のサ
ージ電圧を電源ラインＶDDにクランプするためのもので
ある。ダイオードＤ２は、接地ラインＧＮＤのパターン
内に配置して設けられ、アノードが接地ラインＧＮＤに
直接接続され、カソードが配線パターン２２でパッド２
０に接続されている。これは、パッド２０への負のサー
ジ電圧を電源ラインＶDDにクランプするためのものであ
る。
【００１９】ダイオードＤ３は、接地ラインＧＮＤのパ
ターン内に配置して設けられ、アノードが接地ラインＧ
ＮＤに直接接続され、カソードが配線パターン６０でダ
イオードＤ１のアノードに接続されている。これは、パ
ッド２０への負のサージ電圧を電源ラインＶDDにクラン
プするためのものである。もっとも、ダイオードＤ３は
ダイオードＤ２を補足するものである。すなわち、パッ
ド２０への負のサージ電圧による異常入力のうちダイオ
ードＤ２によって電源ラインＶDDにクランプしきれなか
った分だけをクランプする。そこで、ダイオードＤ３の
領域４２は、ダイオードＤ１の領域３１やダイオードＤ
２の領域４１に較べて、僅かなもので済む。なお、ダイ
オードＤ１，Ｄ２，Ｄ３はラインＶDD，ＧＮＤに隣接し
て設けてもよい。
ターン内に配置して設けられ、アノードが接地ラインＧ
ＮＤに直接接続され、カソードが配線パターン６０でダ
イオードＤ１のアノードに接続されている。これは、パ
ッド２０への負のサージ電圧を電源ラインＶDDにクラン
プするためのものである。もっとも、ダイオードＤ３は
ダイオードＤ２を補足するものである。すなわち、パッ
ド２０への負のサージ電圧による異常入力のうちダイオ
ードＤ２によって電源ラインＶDDにクランプしきれなか
った分だけをクランプする。そこで、ダイオードＤ３の
領域４２は、ダイオードＤ１の領域３１やダイオードＤ
２の領域４１に較べて、僅かなもので済む。なお、ダイ
オードＤ１，Ｄ２，Ｄ３はラインＶDD，ＧＮＤに隣接し
て設けてもよい。
【００２０】配線パターン６０は、細長いパターンとし
て形成され、内部回路の入力保護抵抗Ｒ１としての所定
の抵抗値を有する。これにより、入力保護抵抗Ｒ１がト
ランジスタＴｒ１と同じ内部領域にではなく電源ライン
ＶDDと接地ラインＧＮＤとのライン間の領域に配置され
る。なお、配線パターン６０が細長いパターンであり且
つダイオードＤ３の領域４２も僅かなものであるから、
これらによって、パッド配置が影響を受けることはな
い。
て形成され、内部回路の入力保護抵抗Ｒ１としての所定
の抵抗値を有する。これにより、入力保護抵抗Ｒ１がト
ランジスタＴｒ１と同じ内部領域にではなく電源ライン
ＶDDと接地ラインＧＮＤとのライン間の領域に配置され
る。なお、配線パターン６０が細長いパターンであり且
つダイオードＤ３の領域４２も僅かなものであるから、
これらによって、パッド配置が影響を受けることはな
い。
【００２１】配線パターン６０はトランジスタＴｒ１に
まで延長され、この延長部分が配線パターン６１であ
る。この配線パターン６１は入力保護抵抗Ｒ１を兼ねる
必要がないので、そのレイアウトおよびこれに接続され
るトランジスタＴｒ１の配置は、もはや入力保護抵抗Ｒ
１による制約を受けることはない。これにより、内部回
路のレイアウトの大きな自由度が確保できる。そして、
入力信号Ａが、パッド２０と配線パターン２１と配線パ
ターン６０と配線パターン６１とを順に経由して、トラ
ンジスタＴｒ１に入力される。
まで延長され、この延長部分が配線パターン６１であ
る。この配線パターン６１は入力保護抵抗Ｒ１を兼ねる
必要がないので、そのレイアウトおよびこれに接続され
るトランジスタＴｒ１の配置は、もはや入力保護抵抗Ｒ
１による制約を受けることはない。これにより、内部回
路のレイアウトの大きな自由度が確保できる。そして、
入力信号Ａが、パッド２０と配線パターン２１と配線パ
ターン６０と配線パターン６１とを順に経由して、トラ
ンジスタＴｒ１に入力される。
【００２２】このような構成の保護回路の動作を説明す
る。図２に、寄生回路２１ａ，２２ａをも考慮した等価
回路を示す。これは、ダイオードＤ３を有することの他
に入力保護抵抗Ｒ１の一端がダイオードＤ１のアノード
に接続されている点でも、図４の等価回路と相違する。
パッド２０に対し外部から正の異常入力があった場合
は、遅延回路的に作用する寄生回路２１ａは入力保護抵
抗Ｒ１の保護機能を高めるように作用する。そこで、こ
の場合には、ダイオードＤ１と抵抗Ｒ１との接続点の電
圧が電源ラインＶDDにクランプされ、ダイオードＤ１と
抵抗Ｒ１とによってトランジスタＴｒ１が十分に保護さ
れる。
る。図２に、寄生回路２１ａ，２２ａをも考慮した等価
回路を示す。これは、ダイオードＤ３を有することの他
に入力保護抵抗Ｒ１の一端がダイオードＤ１のアノード
に接続されている点でも、図４の等価回路と相違する。
パッド２０に対し外部から正の異常入力があった場合
は、遅延回路的に作用する寄生回路２１ａは入力保護抵
抗Ｒ１の保護機能を高めるように作用する。そこで、こ
の場合には、ダイオードＤ１と抵抗Ｒ１との接続点の電
圧が電源ラインＶDDにクランプされ、ダイオードＤ１と
抵抗Ｒ１とによってトランジスタＴｒ１が十分に保護さ
れる。
【００２３】パッド２０に対し外部から負の異常入力が
あった場合は、基本的には、ダイオードＤ２がパッド２
０における電圧を接地ラインＧＮＤの電圧にクランプし
ようとする。しかし、寄生回路２２ａが介在するため、
パッド２０における電圧が接地電圧よりもかなり低くな
ることがある。そして、この負の電圧が、寄生回路２１
ａと寄生回路２２ａの特性の相違等によって、入力保護
抵抗Ｒ１に伝えられることともなる。
あった場合は、基本的には、ダイオードＤ２がパッド２
０における電圧を接地ラインＧＮＤの電圧にクランプし
ようとする。しかし、寄生回路２２ａが介在するため、
パッド２０における電圧が接地電圧よりもかなり低くな
ることがある。そして、この負の電圧が、寄生回路２１
ａと寄生回路２２ａの特性の相違等によって、入力保護
抵抗Ｒ１に伝えられることともなる。
【００２４】もっとも、入力保護抵抗Ｒ１に伝えられた
異常入力はダイオードＤ３によって確実に接地ラインＧ
ＮＤにクランプされる。そこで、トランジスタＴｒ１が
破壊されることはない。したがって、パッド２０に対す
る外部からの異常入力が正負いずれの電圧であっても、
トランジスタＴｒ１は確実に保護される。よって、上述
のレイアウトの入力保護回路を有するＩＣは、外部から
パッドに印加されたサージ電圧等の異常入力から内部回
路が確実に保護される。
異常入力はダイオードＤ３によって確実に接地ラインＧ
ＮＤにクランプされる。そこで、トランジスタＴｒ１が
破壊されることはない。したがって、パッド２０に対す
る外部からの異常入力が正負いずれの電圧であっても、
トランジスタＴｒ１は確実に保護される。よって、上述
のレイアウトの入力保護回路を有するＩＣは、外部から
パッドに印加されたサージ電圧等の異常入力から内部回
路が確実に保護される。
【００２５】以上、第１のラインに供給される電圧が第
２のラインに供給される電圧よりも高い場合を例に説明
してきたが、第１のラインに供給される電圧が第２のラ
インに供給される電圧よりも低い場合もこの発明は有効
である。この場合には、第１，第２，第３の保護ダイオ
ードの極性を反転すればよい。また、第１，第２のライ
ンの何れの方が電源ラインで他方が接地ラインあっても
よいし、あるいはソース，ドレインのラインであっても
よい。
２のラインに供給される電圧よりも高い場合を例に説明
してきたが、第１のラインに供給される電圧が第２のラ
インに供給される電圧よりも低い場合もこの発明は有効
である。この場合には、第１，第２，第３の保護ダイオ
ードの極性を反転すればよい。また、第１，第２のライ
ンの何れの方が電源ラインで他方が接地ラインあっても
よいし、あるいはソース，ドレインのラインであっても
よい。
【００２６】
【発明の効果】以上の説明から理解できるように、この
発明の入力保護回路およびこれを有するＩＣにあって
は、金属配線層が一層であり第１のラインと第２のライ
ンがこの金属配線層のパターンからなりパッドが第１，
第２のライン間に配置され内部回路が第２のラインを挟
んでパッドの反対側に配置されたＩＣ内に設けられる入
力保護回路において、第１のラインに直結して設けられ
パッドに接続された第１の保護ダイオードと、第２のラ
インに直結して設けられパッドに接続された第２の保護
ダイオードと、第２のラインに直結して設けられた第３
の保護ダイオードと、を備え、パッド，第１，第３の保
護ダイオード，内部回路を順に結ぶ配線パターンを介し
て内部回路が入力信号を受け、第１，第３の保護ダイオ
ード間の配線パターンが所定の抵抗値を有する。これに
より、ＩＣの内部回路を異常入力から十分に保護するこ
とができ、しかも内部回路についてのレイアウト上の制
約が少ない構成の入力保護回路を実現することができる
という効果がある。
発明の入力保護回路およびこれを有するＩＣにあって
は、金属配線層が一層であり第１のラインと第２のライ
ンがこの金属配線層のパターンからなりパッドが第１，
第２のライン間に配置され内部回路が第２のラインを挟
んでパッドの反対側に配置されたＩＣ内に設けられる入
力保護回路において、第１のラインに直結して設けられ
パッドに接続された第１の保護ダイオードと、第２のラ
インに直結して設けられパッドに接続された第２の保護
ダイオードと、第２のラインに直結して設けられた第３
の保護ダイオードと、を備え、パッド，第１，第３の保
護ダイオード，内部回路を順に結ぶ配線パターンを介し
て内部回路が入力信号を受け、第１，第３の保護ダイオ
ード間の配線パターンが所定の抵抗値を有する。これに
より、ＩＣの内部回路を異常入力から十分に保護するこ
とができ、しかも内部回路についてのレイアウト上の制
約が少ない構成の入力保護回路を実現することができる
という効果がある。
【図１】図１は、この発明の構成の入力保護回路の一実
施例について、そのパターンレイアウトの拡大模式図で
ある。
施例について、そのパターンレイアウトの拡大模式図で
ある。
【図２】図２は、その等価回路である。
【図３】図３は、入力保護回路について、従来のパター
ンレイアウトの拡大模式図に、等価回路の記号を付加し
たものである。
ンレイアウトの拡大模式図に、等価回路の記号を付加し
たものである。
【図４】図４は、その等価回路図である。
【図５】図５は、従来の金属配線層が一層のＩＣについ
て、そのパターンレイアウトの模式図である。
て、そのパターンレイアウトの模式図である。
【図６】図６は、従来の入力保護回路について、その基
本回路である。
本回路である。
１０ ＩＣ ＶDD 第１のラインとしての電源ライン ＧＮＤ 第２のラインとしての接地ライン ２０ 外部からの入力信号Ａを受けるパッド ２１ ポリシリコンの第１の配線パターン ２１ａ その寄生回路 ２２ ポリシリコンの第２の配線パターン ２２ａ その寄生回路 ３０ 電源用パッド ３１ ダイオードＤ１の領域 ４０ 接地用パッド ４１ ダイオードＤ２の領域 ４２ ダイオードＤ３の領域 ６０ ポリシリコンの第３の配線パターン ６１ ポリシリコンの第４の配線パターン
Claims (2)
- 【請求項１】金属配線層が一層であり電源ライン等の第
１のラインと接地ライン等の第２のラインが前記金属配
線層のパターンからなり外部からの入力信号を受けるパ
ッドが前記第１のラインと前記第２のラインとのライン
間に配置され前記パッドを経由した後に前記入力信号を
受ける内部回路が前記第２のラインを挟んで前記パッド
の反対側に配置されたＩＣ内に設けられ、外部から前記
パッドに印加されたサージ電圧等の異常入力から前記内
部回路を保護する入力保護回路において、 前記第１のラインのパターン内に配置して設けられ又は
前記第１のラインに接して設けられ、カソード（又はア
ノード）が前記第１のラインに直接接続され、アノード
（又はカソード）がポリシリコン等の非金属の第１の配
線パターンで前記パッドに接続された第１の保護ダイオ
ードと、 前記第２のラインのパターン内に配置して設けられ又は
前記第２のラインに接して設けられ、アノード（又はカ
ソード）が前記第２のラインに直接接続され、カソード
（又はアノード）がポリシリコン等の非金属の第２の配
線パターンで前記パッドに接続された第２の保護ダイオ
ードと、 前記第２のラインのパターン内に配置して設けられ又は
前記第２のラインに接して設けられ、アノード（又はカ
ソード）が前記第２のラインに直接接続され、カソード
（又はアノード）がポリシリコン等の非金属の第３の配
線パターンで前記第１のダイオードのアノード（又はカ
ソード）に接続された第３の保護ダイオードと、 前記第３の保護ダイオードのカソード（又はアノード）
と前記内部回路とを接続する第４の配線パターンと、 を備え、前記内部回路が前記パッドと前記第１の配線パ
ターンと前記第３の配線パターンと前記第４の配線パタ
ーンとを順に経由した後に前記入力信号を受け、前記第
３の配線パターンが前記内部回路の入力保護抵抗として
の所定の抵抗値を有することを特徴とする入力保護回
路。 - 【請求項２】金属配線層が一層であり電源ライン等の第
１のラインと接地ライン等の第２のラインが前記金属配
線層のパターンからなり外部からの入力信号を受けるパ
ッドが前記第１のラインと前記第２のラインとのライン
間に配置され前記パッドを経由した後に前記入力信号を
受ける内部回路が前記第２のラインを挟んで前記パッド
の反対側に配置されたＩＣにおいて、 前記第１のラインのパターン内に配置して設けられ又は
前記第１のラインに接して設けられカソード（又はアノ
ード）が前記第１のラインに直接接続されアノード（又
はカソード）がポリシリコン等の非金属の第１の配線パ
ターンで前記パッドに接続された第１の保護ダイオード
と、前記第２のラインのパターン内に配置して設けられ
又は前記第２のラインに接して設けられアノード（又は
カソード）が前記第２のラインに直接接続されカソード
（又はアノード）がポリシリコン等の非金属の第２の配
線パターンで前記パッドに接続された第２の保護ダイオ
ードと、前記第２のラインのパターン内に配置して設け
られ又は前記第２のラインに接して設けられアノード
（又はカソード）が前記第２のラインに直接接続されカ
ソード（又はアノード）がポリシリコン等の非金属の第
３の配線パターンで前記第１のダイオードのアノード
（又はカソード）に接続された第３の保護ダイオード
と、前記第３の保護ダイオードのカソード（又はアノー
ド）と前記内部回路とを接続する第４の配線パターン
と、を備え、前記内部回路が前記パッドと前記第１の配
線パターンと前記第３の配線パターンと前記第４の配線
パターンとを順に経由した後に前記入力信号を受け、前
記第３の配線パターンが前記内部回路の入力保護抵抗と
しての所定の抵抗値を有する入力保護回路を有し、 外部から前記パッドに印加されたサージ電圧等の異常入
力から前記内部回路を保護することを特徴とするＩＣ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15604693A JP2903357B2 (ja) | 1993-06-02 | 1993-06-02 | 入力保護回路およびｉｃ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15604693A JP2903357B2 (ja) | 1993-06-02 | 1993-06-02 | 入力保護回路およびｉｃ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06350082A true JPH06350082A (ja) | 1994-12-22 |
| JP2903357B2 JP2903357B2 (ja) | 1999-06-07 |
Family
ID=15619140
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15604693A Expired - Fee Related JP2903357B2 (ja) | 1993-06-02 | 1993-06-02 | 入力保護回路およびｉｃ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2903357B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006049846A (ja) * | 2004-07-02 | 2006-02-16 | Rohm Co Ltd | 半導体装置 |
| WO2011101943A1 (ja) * | 2010-02-22 | 2011-08-25 | パナソニック株式会社 | 半導体集積回路装置 |
-
1993
- 1993-06-02 JP JP15604693A patent/JP2903357B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006049846A (ja) * | 2004-07-02 | 2006-02-16 | Rohm Co Ltd | 半導体装置 |
| US9812408B2 (en) | 2004-07-02 | 2017-11-07 | Rohm Co., Ltd. | Semiconductor device with electrostatic discharge protection device near the edge of the chip |
| WO2011101943A1 (ja) * | 2010-02-22 | 2011-08-25 | パナソニック株式会社 | 半導体集積回路装置 |
| US8773825B2 (en) | 2010-02-22 | 2014-07-08 | Panasonic Corporation | Semiconductor integrated circuit device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2903357B2 (ja) | 1999-06-07 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |