JPH0936245A - 半導体回路装置 - Google Patents
半導体回路装置Info
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- JPH0936245A JPH0936245A JP7180115A JP18011595A JPH0936245A JP H0936245 A JPH0936245 A JP H0936245A JP 7180115 A JP7180115 A JP 7180115A JP 18011595 A JP18011595 A JP 18011595A JP H0936245 A JPH0936245 A JP H0936245A
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- mos
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- Emergency Protection Circuit Devices (AREA)
- Protection Of Static Devices (AREA)
- Elimination Of Static Electricity (AREA)
Abstract
(57)【要約】
【目的】 電源系統に対応した複数の保護回路を設け
て、静電気放電などによって発生した過電圧による半導
体素子の破壊を防ぐことができる半導体回路装置を提供
する。 【構成】 電源系統５，６に対応した保護回路１をＭＯ
Ｓ- ＦＥＴＱ1 ，Ｑ2 で構成し、電源系統７，８に対応
した保護回路１０をＭＯＳ- ＦＥＴＱ11，Ｑ12で構成し
た。これにより、パッケージに静電気が帯電して、その
電荷が模擬的にパッケージ容量Ｃｐｏ，Ｃｎｏに蓄積さ
れると、その電荷が、保護回路１のＭＯＳ- ＦＥＴＱ1
，Ｑ2 によって、外部接続端子９に放電される。ま
た、静電気による電荷が模擬的にパッケージ容量Ｃｐ
ｉ，Ｃｎｉに蓄積されると、その電荷が、保護回路１０
のＭＯＳ- ＦＥＴＱ11，Ｑ12によって、外部接続端子９
に放電される。
て、静電気放電などによって発生した過電圧による半導
体素子の破壊を防ぐことができる半導体回路装置を提供
する。 【構成】 電源系統５，６に対応した保護回路１をＭＯ
Ｓ- ＦＥＴＱ1 ，Ｑ2 で構成し、電源系統７，８に対応
した保護回路１０をＭＯＳ- ＦＥＴＱ11，Ｑ12で構成し
た。これにより、パッケージに静電気が帯電して、その
電荷が模擬的にパッケージ容量Ｃｐｏ，Ｃｎｏに蓄積さ
れると、その電荷が、保護回路１のＭＯＳ- ＦＥＴＱ1
，Ｑ2 によって、外部接続端子９に放電される。ま
た、静電気による電荷が模擬的にパッケージ容量Ｃｐ
ｉ，Ｃｎｉに蓄積されると、その電荷が、保護回路１０
のＭＯＳ- ＦＥＴＱ11，Ｑ12によって、外部接続端子９
に放電される。
Description
【０００１】
【発明の属する技術分野】本発明は、ノイズの影響を防
止しまたは電源系のインピーダンスを低減するために複
数の電源系統を備えた半導体回路装置に関するものであ
る。
止しまたは電源系のインピーダンスを低減するために複
数の電源系統を備えた半導体回路装置に関するものであ
る。
【０００２】
【従来の技術】図２は、従来の半導体回路装置の一部を
簡略的に示した回路図である。この半導体回路装置は、
図２に示すように、ＭＯＳ- ＦＥＴＱ1 ，Ｑ2 で構成さ
れた保護回路１と、ＭＯＳ- ＦＥＴＱ3 ，Ｑ4 で構成さ
れた出力バッファ回路２と、ＭＯＳ- ＦＥＴＱ5 〜Ｑ10
及び抵抗Ｒで構成された内部回路３とを備えている。そ
して、この半導体回路装置には、出力バッファ回路２用
の電源系統５，６と、内部回路３用の電源系統７，８と
が分離して設けられている。これにより、装置外部への
出力バッファ回路２の動作時に、電源線５０や接地線６
０に重畳したノイズが内部回路３に影響を与えることを
防止している。
簡略的に示した回路図である。この半導体回路装置は、
図２に示すように、ＭＯＳ- ＦＥＴＱ1 ，Ｑ2 で構成さ
れた保護回路１と、ＭＯＳ- ＦＥＴＱ3 ，Ｑ4 で構成さ
れた出力バッファ回路２と、ＭＯＳ- ＦＥＴＱ5 〜Ｑ10
及び抵抗Ｒで構成された内部回路３とを備えている。そ
して、この半導体回路装置には、出力バッファ回路２用
の電源系統５，６と、内部回路３用の電源系統７，８と
が分離して設けられている。これにより、装置外部への
出力バッファ回路２の動作時に、電源線５０や接地線６
０に重畳したノイズが内部回路３に影響を与えることを
防止している。
【発明が解決しようとする課題】しかし、上記した従来
の半導体回路装置では、次のような問題があった。近
年、このような集積回路装置では、ＭＯＳ- ＦＥＴＱ1
〜Ｑ10の微細化が行われ、各ＭＯＳ- ＦＥＴのゲート酸
化膜の膜厚が薄くなっている。このために、外部接続端
子９を介して行われる静電気放電（ＥＳＤ；Ｅｌｅｃｔ
ｒｏ−Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）によって、
半導体回路装置の故障が起こり易くなってきている。
の半導体回路装置では、次のような問題があった。近
年、このような集積回路装置では、ＭＯＳ- ＦＥＴＱ1
〜Ｑ10の微細化が行われ、各ＭＯＳ- ＦＥＴのゲート酸
化膜の膜厚が薄くなっている。このために、外部接続端
子９を介して行われる静電気放電（ＥＳＤ；Ｅｌｅｃｔ
ｒｏ−Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）によって、
半導体回路装置の故障が起こり易くなってきている。
【０００３】ところで、静電気の電荷が、外部接続端子
９を介して外部から半導体回路装置内部に放電して流れ
込む場合における、人体モデル（ＨＢＭ；Ｈｕｍａｎ
Ｂｏｄｙ Ｍｏｄｅｌ）や機械モデル（ＭＭ；Ｍａｃｈ
ｉｎｅ Ｍｏｄｅｌ）等、コンデンサ放電法によって模
擬されるＥＳＤに対しては、保護素子や保護回路の研究
が進んでおり、これらは良い耐圧レベルにある。
９を介して外部から半導体回路装置内部に放電して流れ
込む場合における、人体モデル（ＨＢＭ；Ｈｕｍａｎ
Ｂｏｄｙ Ｍｏｄｅｌ）や機械モデル（ＭＭ；Ｍａｃｈ
ｉｎｅ Ｍｏｄｅｌ）等、コンデンサ放電法によって模
擬されるＥＳＤに対しては、保護素子や保護回路の研究
が進んでおり、これらは良い耐圧レベルにある。
【０００４】しかしながら、半導体回路装置自体あるい
は半導体回路装置のパッケージが帯電して、その電荷が
外部接続端子９を介して外部に放電する場合における、
パッケージ帯電モデル（ＣＰＭ；Ｃｈａｒｇｅｄ Ｐａ
ｃｋａｇｅ Ｍｏｄｅｌ）やデバイス帯電モデル（ＣＤ
Ｍ；Ｃｈａｒｇｅｄ Ｄｅｖｉｃｅ Ｍｏｄｅｌ）によ
って模擬されるＥＳＤに対しては、ＭＯＳ- ＦＥＴＱ1
〜Ｑ10が必ずしも十分な耐圧レベルにあるとはいえず、
組立や検査時におけるＥＳＤによって半導体回路装置の
故障が増加する傾向にある。
は半導体回路装置のパッケージが帯電して、その電荷が
外部接続端子９を介して外部に放電する場合における、
パッケージ帯電モデル（ＣＰＭ；Ｃｈａｒｇｅｄ Ｐａ
ｃｋａｇｅ Ｍｏｄｅｌ）やデバイス帯電モデル（ＣＤ
Ｍ；Ｃｈａｒｇｅｄ Ｄｅｖｉｃｅ Ｍｏｄｅｌ）によ
って模擬されるＥＳＤに対しては、ＭＯＳ- ＦＥＴＱ1
〜Ｑ10が必ずしも十分な耐圧レベルにあるとはいえず、
組立や検査時におけるＥＳＤによって半導体回路装置の
故障が増加する傾向にある。
【０００５】すなわち、作業中におけるハンドリング等
の摩擦によって、静電気が半導体回路装置のパッケージ
に帯電し、この電荷が、図２に示すように、模擬的にパ
ッケージ容量Ｃｐｏ，Ｃｎｏやパッケージ容量Ｃｐｉ，
Ｃｎｉに蓄積された状態になる。静電気の電荷がパッケ
ージ容量Ｃｐｏ，Ｃｎｏに帯電すると、電源系統５，６
が供給する電圧を越える過電圧が、電源線５０や接地線
６０に発生することがある。このとき、ＣＰＭで模擬さ
れるスイッチＳＷが閉じて、外部接続端子９が接地され
ると、保護回路１のＭＯＳ- ＦＥＴＱ1 ，Ｑ2 と出力バ
ッファ回路２のＭＯＳ- ＦＥＴＱ3 ，Ｑ4 が保護素子と
して作用する。このため、パッケージ容量Ｃｐｏ，Ｃｎ
ｏの電荷は、外部接続端子９を経由して、外部に放電さ
れる。この結果、出力バッファ回路２等の破壊を防ぐこ
とができる。
の摩擦によって、静電気が半導体回路装置のパッケージ
に帯電し、この電荷が、図２に示すように、模擬的にパ
ッケージ容量Ｃｐｏ，Ｃｎｏやパッケージ容量Ｃｐｉ，
Ｃｎｉに蓄積された状態になる。静電気の電荷がパッケ
ージ容量Ｃｐｏ，Ｃｎｏに帯電すると、電源系統５，６
が供給する電圧を越える過電圧が、電源線５０や接地線
６０に発生することがある。このとき、ＣＰＭで模擬さ
れるスイッチＳＷが閉じて、外部接続端子９が接地され
ると、保護回路１のＭＯＳ- ＦＥＴＱ1 ，Ｑ2 と出力バ
ッファ回路２のＭＯＳ- ＦＥＴＱ3 ，Ｑ4 が保護素子と
して作用する。このため、パッケージ容量Ｃｐｏ，Ｃｎ
ｏの電荷は、外部接続端子９を経由して、外部に放電さ
れる。この結果、出力バッファ回路２等の破壊を防ぐこ
とができる。
【０００６】しかし、静電気がパッケージ容量Ｃｐｉ，
Ｃｎｉに帯電し、電源系統７，８の電圧を越える過電圧
が、電源線７０や接地線８０に発生した場合に、スイッ
チＳＷが閉じて、外部接続端子９を接地すると、この静
電気による電荷が、パッケージ容量Ｃｐｉ，Ｃｎｉから
図２の二点鎖線で示す経路ｍ，ｎ，ｐ，ｑに沿って流れ
る事態が生じる。
Ｃｎｉに帯電し、電源系統７，８の電圧を越える過電圧
が、電源線７０や接地線８０に発生した場合に、スイッ
チＳＷが閉じて、外部接続端子９を接地すると、この静
電気による電荷が、パッケージ容量Ｃｐｉ，Ｃｎｉから
図２の二点鎖線で示す経路ｍ，ｎ，ｐ，ｑに沿って流れ
る事態が生じる。
【０００７】具体的には、電源系統７のパッケージ容量
Ｃｐｉの電荷は、電源線７０を経由して、経路ｍを流れ
る。これにより、内部回路３のＭＯＳ- ＦＥＴＱ9 のゲ
ート酸化膜に高電圧がかかり、ＭＯＳ- ＦＥＴＱ9 の薄
いゲート酸化膜が破壊される。また、電荷が経路ｎを流
れ、つまり、電荷が、ＭＯＳ- ＦＥＴＱ5 を介して出力
バッファ回路２のＭＯＳ- ＦＥＴＱ3 のゲートからドレ
インに流れると、ＭＯＳ- ＦＥＴＱ3 が保護素子として
作用せず、ゲート酸化膜に高電圧がかかって、ＭＯＳ-
ＦＥＴＱ3 の薄いゲート酸化膜が破壊される。一方、電
源系統８のパッケージ容量Ｃｎｉにおいても、その電荷
は、接地線８０を経由して、経路ｐを流れる。これによ
り、内部回路３のＭＯＳ- ＦＥＴＱ10の薄いゲート酸化
膜が破壊される。また、電荷が経路ｑを流れると、出力
バッファ回路２のＭＯＳ- ＦＥＴＱ4 が保護素子として
作用せず、薄いゲート酸化膜が破壊されることとなる。
Ｃｐｉの電荷は、電源線７０を経由して、経路ｍを流れ
る。これにより、内部回路３のＭＯＳ- ＦＥＴＱ9 のゲ
ート酸化膜に高電圧がかかり、ＭＯＳ- ＦＥＴＱ9 の薄
いゲート酸化膜が破壊される。また、電荷が経路ｎを流
れ、つまり、電荷が、ＭＯＳ- ＦＥＴＱ5 を介して出力
バッファ回路２のＭＯＳ- ＦＥＴＱ3 のゲートからドレ
インに流れると、ＭＯＳ- ＦＥＴＱ3 が保護素子として
作用せず、ゲート酸化膜に高電圧がかかって、ＭＯＳ-
ＦＥＴＱ3 の薄いゲート酸化膜が破壊される。一方、電
源系統８のパッケージ容量Ｃｎｉにおいても、その電荷
は、接地線８０を経由して、経路ｐを流れる。これによ
り、内部回路３のＭＯＳ- ＦＥＴＱ10の薄いゲート酸化
膜が破壊される。また、電荷が経路ｑを流れると、出力
バッファ回路２のＭＯＳ- ＦＥＴＱ4 が保護素子として
作用せず、薄いゲート酸化膜が破壊されることとなる。
【０００８】このように、外部接続端子９が接地され
て、パッケージ容量Ｃｐｉ，Ｃｎｉの大きな電荷が、電
源系統７，８の電源線７０や接地線８０を経由して流れ
ると、出力バッファ回路２や内部回路３を構成するＭＯ
Ｓ- ＦＥＴの薄いゲート酸化膜に高電圧がかかって、破
壊されるので、組立や検査時に、半導体回路装置の故障
が増加することとなる
て、パッケージ容量Ｃｐｉ，Ｃｎｉの大きな電荷が、電
源系統７，８の電源線７０や接地線８０を経由して流れ
ると、出力バッファ回路２や内部回路３を構成するＭＯ
Ｓ- ＦＥＴの薄いゲート酸化膜に高電圧がかかって、破
壊されるので、組立や検査時に、半導体回路装置の故障
が増加することとなる
【０００９】本発明は、上述した課題を解決するために
なされたもので、電源系統に対応した複数の保護回路を
設けて、静電気放電等によって発生した過電圧による半
導体素子の破壊を防ぐことができる半導体回路装置を提
供することを目的としている。
なされたもので、電源系統に対応した複数の保護回路を
設けて、静電気放電等によって発生した過電圧による半
導体素子の破壊を防ぐことができる半導体回路装置を提
供することを目的としている。
【００１０】
【課題を解決するための手段】上記課題を解決するため
に、請求項１の発明に係る半導体回路装置は、分離され
た複数の電源系統と、上記複数の電源系統と外部接続端
子との間に設けられ、各電源系統で生じた過電圧による
電荷を上記外部接続端子に各々放電可能な複数の保護回
路とを具備する構成とした。
に、請求項１の発明に係る半導体回路装置は、分離され
た複数の電源系統と、上記複数の電源系統と外部接続端
子との間に設けられ、各電源系統で生じた過電圧による
電荷を上記外部接続端子に各々放電可能な複数の保護回
路とを具備する構成とした。
【００１１】請求項２の発明は、請求項１に記載の半導
体回路装置において、電源線と接地線とがバッファ回路
に接続されたバッファ回路用の第１の電源系統と、電源
線と接地線とが内部回路に接続された内部回路用の第２
の電源系統と、上記第１の電源系統の電源線と接地線と
の間に接続され、第１の電源系統が供給する電源電圧を
越える過電圧が加えられたときに、この過電圧による電
荷を上記外部接続端子に放電する第１の保護回路と、上
記第２の電源系統の電源線と接地線との間に接続され、
第２の電源系統が供給する電源電圧を越える過電圧が加
えられたときに、この過電圧による電荷を上記外部接続
端子に放電する第２の保護回路とを具備する構成とし
た。
体回路装置において、電源線と接地線とがバッファ回路
に接続されたバッファ回路用の第１の電源系統と、電源
線と接地線とが内部回路に接続された内部回路用の第２
の電源系統と、上記第１の電源系統の電源線と接地線と
の間に接続され、第１の電源系統が供給する電源電圧を
越える過電圧が加えられたときに、この過電圧による電
荷を上記外部接続端子に放電する第１の保護回路と、上
記第２の電源系統の電源線と接地線との間に接続され、
第２の電源系統が供給する電源電圧を越える過電圧が加
えられたときに、この過電圧による電荷を上記外部接続
端子に放電する第２の保護回路とを具備する構成とし
た。
【００１２】請求項３の発明は、請求項２に記載の半導
体回路装置において、上記第１の保護回路を、ゲートと
ソースとが上記第１の電源系統の電源線に接続され且つ
ドレインが上記外部接続端子に接続された第１のＭＯＳ
- ＦＥＴと、ゲートとソースとが上記第１の電源系統の
接地線に接続され且つドレインが上記外部接続端子に接
続された第２のＭＯＳ- ＦＥＴとで形成し、上記第２の
保護回路を、ゲートとソースとが上記第２の電源系統の
電源線に接続され且つドレインが上記外部接続端子に接
続された第３のＭＯＳ- ＦＥＴと、ゲートとソースとが
上記第２の電源系統の接地線に接続され且つドレインが
上記外部接続端子に接続された第４のＭＯＳ- ＦＥＴと
で形成した構成としてある。
体回路装置において、上記第１の保護回路を、ゲートと
ソースとが上記第１の電源系統の電源線に接続され且つ
ドレインが上記外部接続端子に接続された第１のＭＯＳ
- ＦＥＴと、ゲートとソースとが上記第１の電源系統の
接地線に接続され且つドレインが上記外部接続端子に接
続された第２のＭＯＳ- ＦＥＴとで形成し、上記第２の
保護回路を、ゲートとソースとが上記第２の電源系統の
電源線に接続され且つドレインが上記外部接続端子に接
続された第３のＭＯＳ- ＦＥＴと、ゲートとソースとが
上記第２の電源系統の接地線に接続され且つドレインが
上記外部接続端子に接続された第４のＭＯＳ- ＦＥＴと
で形成した構成としてある。
【００１３】請求項４の発明は、請求項１に記載の半導
体回路装置において、上記複数の保護回路のうち、一以
上の保護回路の動作電圧または動作速度を、他の保護回
路の動作電圧または動作速度と異ならしめた構成として
ある。
体回路装置において、上記複数の保護回路のうち、一以
上の保護回路の動作電圧または動作速度を、他の保護回
路の動作電圧または動作速度と異ならしめた構成として
ある。
【００１４】請求項１の発明によれば、例えば、静電気
が半導体回路装置のパッケージに帯電し、各電源系統が
供給する電圧を越える過電圧が各電源系統に加えられる
と、その過電圧による電荷が各電源系統に接続された各
保護回路によって、外部接続端子に放電される。
が半導体回路装置のパッケージに帯電し、各電源系統が
供給する電圧を越える過電圧が各電源系統に加えられる
と、その過電圧による電荷が各電源系統に接続された各
保護回路によって、外部接続端子に放電される。
【００１５】請求項２の発明によれば、第１の電源系統
が供給する電圧を越える過電圧が、第１の電源系統の電
源線と接地線との間に加えられると、その過電圧による
電荷が第１の保護回路によって、外部接続端子に放電さ
れる。また、第２の電源系統が供給する電圧を越える過
電圧が、第２の電源系統の電源線と接地線との間に加え
られると、その過電圧による電荷が第２の保護回路によ
って外部接続端子に放電される。
が供給する電圧を越える過電圧が、第１の電源系統の電
源線と接地線との間に加えられると、その過電圧による
電荷が第１の保護回路によって、外部接続端子に放電さ
れる。また、第２の電源系統が供給する電圧を越える過
電圧が、第２の電源系統の電源線と接地線との間に加え
られると、その過電圧による電荷が第２の保護回路によ
って外部接続端子に放電される。
【００１６】請求項３の発明によれば、過電圧が第１の
電源系統の電源線と接地線との間に加えられると、この
過電圧による電荷が、第１の保護回路の第１及び第２の
ＭＯＳ- ＦＥＴによって、外部接続端子に放電され、ま
た、過電圧が第２の電源系統の電源線と接地線との間に
加えられると、この過電圧による電荷が、第２の保護回
路の第３及び第４のＭＯＳ- ＦＥＴによって、外部接続
端子に放電される。
電源系統の電源線と接地線との間に加えられると、この
過電圧による電荷が、第１の保護回路の第１及び第２の
ＭＯＳ- ＦＥＴによって、外部接続端子に放電され、ま
た、過電圧が第２の電源系統の電源線と接地線との間に
加えられると、この過電圧による電荷が、第２の保護回
路の第３及び第４のＭＯＳ- ＦＥＴによって、外部接続
端子に放電される。
【００１７】請求項４の発明によれば、一以上の保護回
路の動作電圧または動作速度を、他の保護回路の動作電
圧または動作速度よりも大きくまたは遅く設定すること
で、外部接続端子側から流入する電荷が上記一以上の保
護回路に集中することを防止することができる。
路の動作電圧または動作速度を、他の保護回路の動作電
圧または動作速度よりも大きくまたは遅く設定すること
で、外部接続端子側から流入する電荷が上記一以上の保
護回路に集中することを防止することができる。
【００１８】
【発明の実施の形態】以下、本発明の実施形態について
図面を参照して説明する。図１は、この発明の一実施形
態に係る半導体回路装置を示す回路図である。なお、図
２に示した要素と同一要素については同一符号を付して
説明する。本実施形態の半導体回路装置は、電源系統
５，６（第１の電源系統）に対応させた保護回路１（第
１の保護回路）と、出力バッファ回路２と、内部回路３
−１，３−２と、電源系統７，８（第２の電源系統）に
対応させた保護回路１０（第２の保護回路）とを備えて
いる。
図面を参照して説明する。図１は、この発明の一実施形
態に係る半導体回路装置を示す回路図である。なお、図
２に示した要素と同一要素については同一符号を付して
説明する。本実施形態の半導体回路装置は、電源系統
５，６（第１の電源系統）に対応させた保護回路１（第
１の保護回路）と、出力バッファ回路２と、内部回路３
−１，３−２と、電源系統７，８（第２の電源系統）に
対応させた保護回路１０（第２の保護回路）とを備えて
いる。
【００１９】保護回路１は、電源系統５，６が供給する
直流電源電圧を越える過電圧が電源線５０，接地線６０
に発生したときに、その電荷を外部接続端子９に放電す
るための回路であり、Ｐ型のＭＯＳ- ＦＥＴＱ1 （第１
のＭＯＳ- ＦＥＴ）とＮ型のＭＯＳ- ＦＥＴＱ2 （第２
のＭＯＳ- ＦＥＴ）とで構成されている。具体的には、
ＭＯＳ- ＦＥＴＱ1 のゲートとソースとが電源線５０に
接続されており、ＭＯＳ- ＦＥＴＱ2 のゲートとソース
とが接地線６０に接続されている。そして、これらＭＯ
Ｓ- ＦＥＴＱ1 ，Ｑ2 のドレイン間が接続され、このド
レイン間の接続点が外部接続端子９に接続されている。
また、ＭＯＳ- ＦＥＴＱ1 ，Ｑ2 のサブストレートは、
各ソースに接続されている。以下に述べる各回路のＰ型
のＭＯＳ- ＦＥＴ及びＮ型のＭＯＳ- ＦＥＴのサブスト
レートも、同様に接続されている。なお、ＭＯＳ- ＦＥ
ＴＱ1 ，Ｑ2 の動作電圧（クランプ電圧）は、電源系統
５，６の直流電源電圧よりも大きく設定されている。こ
れにより、過電圧が電源線５０に発生し、クランプ電圧
以上の電圧がＭＯＳ- ＦＥＴＱ1 のサブストレート，ド
レイン間に印加されると、ＭＯＳ- ＦＥＴＱ1 が、電源
線５０の過電圧による電荷をサブストレート，ドレイン
間に流し、外部接続端子９に放電して、過電圧をクラン
プするようになっている。また、過電圧が接地線６０に
発生し、クランプ電圧以上の電圧がＭＯＳ- ＦＥＴＱ2
に印加されると、ＭＯＳ- ＦＥＴＱ2 は、バイポーラト
ランジスタのＯＮ状態とほぼ同様の動作を行い、接地線
６０を流れる電荷をソース，ドレイン間に流し、外部接
続端子９に放電して、過電圧をクランプするようになっ
ている。
直流電源電圧を越える過電圧が電源線５０，接地線６０
に発生したときに、その電荷を外部接続端子９に放電す
るための回路であり、Ｐ型のＭＯＳ- ＦＥＴＱ1 （第１
のＭＯＳ- ＦＥＴ）とＮ型のＭＯＳ- ＦＥＴＱ2 （第２
のＭＯＳ- ＦＥＴ）とで構成されている。具体的には、
ＭＯＳ- ＦＥＴＱ1 のゲートとソースとが電源線５０に
接続されており、ＭＯＳ- ＦＥＴＱ2 のゲートとソース
とが接地線６０に接続されている。そして、これらＭＯ
Ｓ- ＦＥＴＱ1 ，Ｑ2 のドレイン間が接続され、このド
レイン間の接続点が外部接続端子９に接続されている。
また、ＭＯＳ- ＦＥＴＱ1 ，Ｑ2 のサブストレートは、
各ソースに接続されている。以下に述べる各回路のＰ型
のＭＯＳ- ＦＥＴ及びＮ型のＭＯＳ- ＦＥＴのサブスト
レートも、同様に接続されている。なお、ＭＯＳ- ＦＥ
ＴＱ1 ，Ｑ2 の動作電圧（クランプ電圧）は、電源系統
５，６の直流電源電圧よりも大きく設定されている。こ
れにより、過電圧が電源線５０に発生し、クランプ電圧
以上の電圧がＭＯＳ- ＦＥＴＱ1 のサブストレート，ド
レイン間に印加されると、ＭＯＳ- ＦＥＴＱ1 が、電源
線５０の過電圧による電荷をサブストレート，ドレイン
間に流し、外部接続端子９に放電して、過電圧をクラン
プするようになっている。また、過電圧が接地線６０に
発生し、クランプ電圧以上の電圧がＭＯＳ- ＦＥＴＱ2
に印加されると、ＭＯＳ- ＦＥＴＱ2 は、バイポーラト
ランジスタのＯＮ状態とほぼ同様の動作を行い、接地線
６０を流れる電荷をソース，ドレイン間に流し、外部接
続端子９に放電して、過電圧をクランプするようになっ
ている。
【００２０】出力バッファ回路２は、半導体回路装置の
信号を外部回路（図示を省略）に出力するための回路で
あり、保護回路１のＭＯＳ- ＦＥＴＱ1 ，Ｑ2 と同様に
保護回路としても機能する。この出力バッファ回路２
は、Ｐ型のＭＯＳ- ＦＥＴＱ3とＮ型のＭＯＳ- ＦＥＴ
Ｑ4 とで構成されている。具体的には、ＭＯＳ- ＦＥＴ
Ｑ3 ，Ｑ4 のゲートが内部回路３−１に接続されると共
に、ＭＯＳ- ＦＥＴＱ3 のソースが電源線５０に接続さ
れ、ＭＯＳ- ＦＥＴＱ4 のソースが接地線６０に接続さ
れている。そして、ＭＯＳ- ＦＥＴＱ3 とＭＯＳ- ＦＥ
ＴＱ4 とのドレイン間が接続されており、このドレイン
間の接続点が外部接続端子９に接続されている。これに
より、出力バッファ回路２のＭＯＳ- ＦＥＴＱ3 が、内
部回路３−１から信号を受け取ると、この信号を外部接
続端子９に送り、ＭＯＳ- ＦＥＴＱ4 が、内部回路３−
１から信号を受け取ると、この信号を外部接続端子９に
送るようになっている。この出力バッファ回路２は、保
護回路１と同じ保護機能を有している。すなわち、過電
圧が電源線５０，接地線６０に発生し、クランプ電圧以
上の電圧がＭＯＳ- ＦＥＴＱ3 のサブストレート，ドレ
イン間に印加されると、ＭＯＳ- ＦＥＴＱ3 が、電源線
５０の過電圧による電荷をサブストレート，ドレイン間
に流し、外部接続端子９に放電するようになっている。
また、ＭＯＳ- ＦＥＴＱ4 は、バイポーラトランジスタ
のＯＮ状態とほぼ同様の動作を行い、接地線６０の過電
圧による電荷をソース，ドレイン間に流すようになって
いる。
信号を外部回路（図示を省略）に出力するための回路で
あり、保護回路１のＭＯＳ- ＦＥＴＱ1 ，Ｑ2 と同様に
保護回路としても機能する。この出力バッファ回路２
は、Ｐ型のＭＯＳ- ＦＥＴＱ3とＮ型のＭＯＳ- ＦＥＴ
Ｑ4 とで構成されている。具体的には、ＭＯＳ- ＦＥＴ
Ｑ3 ，Ｑ4 のゲートが内部回路３−１に接続されると共
に、ＭＯＳ- ＦＥＴＱ3 のソースが電源線５０に接続さ
れ、ＭＯＳ- ＦＥＴＱ4 のソースが接地線６０に接続さ
れている。そして、ＭＯＳ- ＦＥＴＱ3 とＭＯＳ- ＦＥ
ＴＱ4 とのドレイン間が接続されており、このドレイン
間の接続点が外部接続端子９に接続されている。これに
より、出力バッファ回路２のＭＯＳ- ＦＥＴＱ3 が、内
部回路３−１から信号を受け取ると、この信号を外部接
続端子９に送り、ＭＯＳ- ＦＥＴＱ4 が、内部回路３−
１から信号を受け取ると、この信号を外部接続端子９に
送るようになっている。この出力バッファ回路２は、保
護回路１と同じ保護機能を有している。すなわち、過電
圧が電源線５０，接地線６０に発生し、クランプ電圧以
上の電圧がＭＯＳ- ＦＥＴＱ3 のサブストレート，ドレ
イン間に印加されると、ＭＯＳ- ＦＥＴＱ3 が、電源線
５０の過電圧による電荷をサブストレート，ドレイン間
に流し、外部接続端子９に放電するようになっている。
また、ＭＯＳ- ＦＥＴＱ4 は、バイポーラトランジスタ
のＯＮ状態とほぼ同様の動作を行い、接地線６０の過電
圧による電荷をソース，ドレイン間に流すようになって
いる。
【００２１】内部回路３−１は、Ｃ- ＭＯＳ（Ｃｏｍｐ
ｌｅｍｅｎｔａｒｙ ＭＯＳ）３１，３２で構成されて
いる。具体的には、Ｃ- ＭＯＳ３１は、Ｐ型のＭＯＳ-
ＦＥＴＱ5 とＮ型のＭＯＳ-ＦＥＴＱ6 とを備えてお
り、ＭＯＳ- ＦＥＴＱ5 とＭＯＳ- ＦＥＴＱ6 のゲート
間及びドレイン間がそれぞれ接続されている。そして、
ゲート間の接続点が信号線１１を経由して別の内部回路
（図示を省略）に接続され、ドレイン間の接続点がＭＯ
Ｓ- ＦＥＴＱ3 のゲートに接続されている。さらに、Ｍ
ＯＳ- ＦＥＴＱ5のソースは電源線７０に接続され、Ｍ
ＯＳ- ＦＥＴＱ6 のソースは接地線８０に接続されてい
る。一方、Ｃ- ＭＯＳ３２も、Ｐ型のＭＯＳ- ＦＥＴＱ
7 とＮ型のＭＯＳ- ＦＥＴＱ8 とを備えており、ＭＯＳ
- ＦＥＴＱ7 とＭＯＳ- ＦＥＴＱ8 のゲート間及びドレ
イン間がそれぞれ接続されている。そして、ゲート間の
接続点が信号線１２を経由して内部回路（図示を省略）
に接続され、ドレイン間の接続点がＭＯＳ-ＦＥＴＱ4
のゲートに接続されている。さらに、ＭＯＳ- ＦＥＴＱ
7 のソースが電源線７０に接続され、ＭＯＳ- ＦＥＴＱ
8 のソースが接地線８０に接続されている。これによ
り、内部回路３−１のＣ- ＭＯＳ３１，３２が、別の内
部回路（図示を省略）からの信号を信号線１１，１２を
介して受け取ると、この受け取った信号を出力バッファ
回路２のＭＯＳ- ＦＥＴＱ3 ，Ｑ4 のゲートに送るよう
になっている。
ｌｅｍｅｎｔａｒｙ ＭＯＳ）３１，３２で構成されて
いる。具体的には、Ｃ- ＭＯＳ３１は、Ｐ型のＭＯＳ-
ＦＥＴＱ5 とＮ型のＭＯＳ-ＦＥＴＱ6 とを備えてお
り、ＭＯＳ- ＦＥＴＱ5 とＭＯＳ- ＦＥＴＱ6 のゲート
間及びドレイン間がそれぞれ接続されている。そして、
ゲート間の接続点が信号線１１を経由して別の内部回路
（図示を省略）に接続され、ドレイン間の接続点がＭＯ
Ｓ- ＦＥＴＱ3 のゲートに接続されている。さらに、Ｍ
ＯＳ- ＦＥＴＱ5のソースは電源線７０に接続され、Ｍ
ＯＳ- ＦＥＴＱ6 のソースは接地線８０に接続されてい
る。一方、Ｃ- ＭＯＳ３２も、Ｐ型のＭＯＳ- ＦＥＴＱ
7 とＮ型のＭＯＳ- ＦＥＴＱ8 とを備えており、ＭＯＳ
- ＦＥＴＱ7 とＭＯＳ- ＦＥＴＱ8 のゲート間及びドレ
イン間がそれぞれ接続されている。そして、ゲート間の
接続点が信号線１２を経由して内部回路（図示を省略）
に接続され、ドレイン間の接続点がＭＯＳ-ＦＥＴＱ4
のゲートに接続されている。さらに、ＭＯＳ- ＦＥＴＱ
7 のソースが電源線７０に接続され、ＭＯＳ- ＦＥＴＱ
8 のソースが接地線８０に接続されている。これによ
り、内部回路３−１のＣ- ＭＯＳ３１，３２が、別の内
部回路（図示を省略）からの信号を信号線１１，１２を
介して受け取ると、この受け取った信号を出力バッファ
回路２のＭＯＳ- ＦＥＴＱ3 ，Ｑ4 のゲートに送るよう
になっている。
【００２２】内部回路３−２は、入力バッファであり、
Ｐ型のＭＯＳ- ＦＥＴＱ9 とＮ型のＭＯＳ- ＦＥＴＱ10
とで構成されている。具体的には、ＭＯＳ- ＦＥＴＱ9
とＭＯＳ- ＦＥＴＱ10のゲート間及びドレイン間がそれ
ぞれ接続されている。そして、このゲート間の接続点が
抵抗Ｒを経由して外部接続端子９に接続され、ドレイン
間の接続点が信号線１３を経由して別の内部回路（図示
を省略）に接続されている。また、ＭＯＳ- ＦＥＴＱ9
のソースは電源線７０に接続され、ＭＯＳ- ＦＥＴＱ10
のソースは接地線８０に接続されている。これにより、
内部回路３−２は、信号が外部接続端子９に発生する
と、信号線１３を経由して、この信号を別の内部回路
（図示を省略）に送るようになっている。
Ｐ型のＭＯＳ- ＦＥＴＱ9 とＮ型のＭＯＳ- ＦＥＴＱ10
とで構成されている。具体的には、ＭＯＳ- ＦＥＴＱ9
とＭＯＳ- ＦＥＴＱ10のゲート間及びドレイン間がそれ
ぞれ接続されている。そして、このゲート間の接続点が
抵抗Ｒを経由して外部接続端子９に接続され、ドレイン
間の接続点が信号線１３を経由して別の内部回路（図示
を省略）に接続されている。また、ＭＯＳ- ＦＥＴＱ9
のソースは電源線７０に接続され、ＭＯＳ- ＦＥＴＱ10
のソースは接地線８０に接続されている。これにより、
内部回路３−２は、信号が外部接続端子９に発生する
と、信号線１３を経由して、この信号を別の内部回路
（図示を省略）に送るようになっている。
【００２３】電源系統５，６は、出力バッファ回路２用
の電源系統であり、電源系統７，８は、内部回路３−
１，３−２用の電源系統である。具体的には、電源系統
５は電源線５０を有し、電源系統６は接地線６０を有し
ており、これらの電源線５０，接地線６０は出力バッフ
ァ回路２に接続されている。これにより、電源系統５，
６の直流電源電圧を出力バッファ回路２に供給するよう
になっている。電源系統７は電源線７０を有し、電源系
統８は接地線８０を有しており、これらの電源線７０，
接地線８０は内部回路３−１，３−２に接続されてい
る。これにより、電源系統７，８の直流電源電圧を内部
回路３−１，３−２に供給するようになっている。すな
わち、電源系統７，８を電源系統５，６から分離するこ
とで、出力バッファ回路２の動作時に、電源線５０や接
地線６０に重畳したノイズの内部回路３−１，３−２に
対する影響を防止している。
の電源系統であり、電源系統７，８は、内部回路３−
１，３−２用の電源系統である。具体的には、電源系統
５は電源線５０を有し、電源系統６は接地線６０を有し
ており、これらの電源線５０，接地線６０は出力バッフ
ァ回路２に接続されている。これにより、電源系統５，
６の直流電源電圧を出力バッファ回路２に供給するよう
になっている。電源系統７は電源線７０を有し、電源系
統８は接地線８０を有しており、これらの電源線７０，
接地線８０は内部回路３−１，３−２に接続されてい
る。これにより、電源系統７，８の直流電源電圧を内部
回路３−１，３−２に供給するようになっている。すな
わち、電源系統７，８を電源系統５，６から分離するこ
とで、出力バッファ回路２の動作時に、電源線５０や接
地線６０に重畳したノイズの内部回路３−１，３−２に
対する影響を防止している。
【００２４】保護回路１０は、電源系統７，８が供給す
る直流電源電圧を越える過電圧が電源線７０，接地線８
０に発生したときに、その電荷を外部接続端子９に放電
するための回路であり、Ｐ型のＭＯＳ- ＦＥＴＱ11（第
３のＭＯＳ- ＦＥＴ）とＮ型のＭＯＳ- ＦＥＴＱ12（第
４のＭＯＳ- ＦＥＴ）とで構成されている。具体的に
は、ＭＯＳ- ＦＥＴＱ11のゲートとソースとが電源線７
０に接続され、ＭＯＳ- ＦＥＴＱ12のゲートとソースと
が接地線８０に接続されている。そして、ＭＯＳ- ＦＥ
ＴＱ11とＭＯＳ- ＦＥＴＱ12とのドレイン間が接続さ
れ、このドレイン間の接続点が抵抗Ｒを経由して外部接
続端子９に接続されている。なお、ＭＯＳ- ＦＥＴＱ1
1，Ｑ12のクランプ電圧は、ＭＯＳ- ＦＥＴＱ1 ，Ｑ2
のクランプ電圧とほぼ等しく設定されている。これによ
り、過電圧が電源線７０に発生し、クランプ電圧以上の
電圧がＭＯＳ- ＦＥＴＱ11のサブストレート，ドレイン
間に印加されると、ＭＯＳ- ＦＥＴＱ11が、電源線７０
の過電圧による電荷をサブストレート，ドレイン間に流
し、外部接続端子９に放電して、過電圧をクランプする
ようになっている。また、過電圧が接地線８０に発生
し、クランプ電圧以上の電圧がＭＯＳ- ＦＥＴＱ12に印
加されると、ＭＯＳ- ＦＥＴＱ12は、バイポーラトラン
ジスタのＯＮ状態とほぼ同様の動作を行い、接地線８０
を流れる電荷をソース，ドレイン間に流し、外部接続端
子９に放電して、過電圧をクランプするようになってい
る。
る直流電源電圧を越える過電圧が電源線７０，接地線８
０に発生したときに、その電荷を外部接続端子９に放電
するための回路であり、Ｐ型のＭＯＳ- ＦＥＴＱ11（第
３のＭＯＳ- ＦＥＴ）とＮ型のＭＯＳ- ＦＥＴＱ12（第
４のＭＯＳ- ＦＥＴ）とで構成されている。具体的に
は、ＭＯＳ- ＦＥＴＱ11のゲートとソースとが電源線７
０に接続され、ＭＯＳ- ＦＥＴＱ12のゲートとソースと
が接地線８０に接続されている。そして、ＭＯＳ- ＦＥ
ＴＱ11とＭＯＳ- ＦＥＴＱ12とのドレイン間が接続さ
れ、このドレイン間の接続点が抵抗Ｒを経由して外部接
続端子９に接続されている。なお、ＭＯＳ- ＦＥＴＱ1
1，Ｑ12のクランプ電圧は、ＭＯＳ- ＦＥＴＱ1 ，Ｑ2
のクランプ電圧とほぼ等しく設定されている。これによ
り、過電圧が電源線７０に発生し、クランプ電圧以上の
電圧がＭＯＳ- ＦＥＴＱ11のサブストレート，ドレイン
間に印加されると、ＭＯＳ- ＦＥＴＱ11が、電源線７０
の過電圧による電荷をサブストレート，ドレイン間に流
し、外部接続端子９に放電して、過電圧をクランプする
ようになっている。また、過電圧が接地線８０に発生
し、クランプ電圧以上の電圧がＭＯＳ- ＦＥＴＱ12に印
加されると、ＭＯＳ- ＦＥＴＱ12は、バイポーラトラン
ジスタのＯＮ状態とほぼ同様の動作を行い、接地線８０
を流れる電荷をソース，ドレイン間に流し、外部接続端
子９に放電して、過電圧をクランプするようになってい
る。
【００２５】次に、ＣＰＭで模擬される静電気放電時に
本実施形態の半導体回路装置が示す動作について説明す
る。なお、ＣＤＭで模擬される静電気放電時における動
作も、ＣＰＭの場合と本質的に同様であるので、その記
載は省略する。ＣＰＭによると、作業中のハンドリング
等の摩擦によって、静電気がパッケージに発生し、その
電荷が電源系統５，６のパッケージ容量Ｃｐｏ，Ｃｎｏ
と電源系統７，８のパッケージ容量Ｃｐｉ，Ｃｎｉとに
蓄積され、外部接続端子９にスイッチＳＷが接続された
状態に模擬することができる。
本実施形態の半導体回路装置が示す動作について説明す
る。なお、ＣＤＭで模擬される静電気放電時における動
作も、ＣＰＭの場合と本質的に同様であるので、その記
載は省略する。ＣＰＭによると、作業中のハンドリング
等の摩擦によって、静電気がパッケージに発生し、その
電荷が電源系統５，６のパッケージ容量Ｃｐｏ，Ｃｎｏ
と電源系統７，８のパッケージ容量Ｃｐｉ，Ｃｎｉとに
蓄積され、外部接続端子９にスイッチＳＷが接続された
状態に模擬することができる。
【００２６】静電気による電荷が電源系統５のパッケー
ジ容量Ｃｐｏに蓄積された状態のときに、外部接続端子
９が接地されると、即ち、スイッチＳＷが閉じると、パ
ッケージ容量Ｃｐｏに蓄積された電荷による電圧が、電
源線５０に加わり、保護回路１のＭＯＳ- ＦＥＴＱ1 の
サブストレート，ドレイン間に印加されると共に、出力
バッファ回路２のＭＯＳ- ＦＥＴＱ3 のサブストレー
ト，ドレイン間に印加される。この印加電圧がＭＯＳ-
ＦＥＴＱ1 ，Ｑ3 のクランプ電圧以上の過電圧の場合に
は、ＭＯＳ- ＦＥＴＱ1 ，Ｑ3 が動作し、電源線５０の
電荷が、ＭＯＳ-ＦＥＴＱ1 ，Ｑ3 のサブストレート，
ドレイン間を流れる。この結果、パッケージ容量Ｃｐｏ
に蓄積された電荷が、二点鎖線で示す経路ａ，ａ´を経
由して外部接続端子９に放電されることとなる。すなわ
ち、ＣＰＭによって電源系統５の電源電圧より大きい過
電圧が生じた場合には、ＭＯＳ- ＦＥＴＱ1 ，Ｑ3 が保
護素子として作用して、パッケージ容量Ｃｐｏの過電圧
の電荷が外部接続端子９に全て放電され、過電圧がクラ
ンプされる。
ジ容量Ｃｐｏに蓄積された状態のときに、外部接続端子
９が接地されると、即ち、スイッチＳＷが閉じると、パ
ッケージ容量Ｃｐｏに蓄積された電荷による電圧が、電
源線５０に加わり、保護回路１のＭＯＳ- ＦＥＴＱ1 の
サブストレート，ドレイン間に印加されると共に、出力
バッファ回路２のＭＯＳ- ＦＥＴＱ3 のサブストレー
ト，ドレイン間に印加される。この印加電圧がＭＯＳ-
ＦＥＴＱ1 ，Ｑ3 のクランプ電圧以上の過電圧の場合に
は、ＭＯＳ- ＦＥＴＱ1 ，Ｑ3 が動作し、電源線５０の
電荷が、ＭＯＳ-ＦＥＴＱ1 ，Ｑ3 のサブストレート，
ドレイン間を流れる。この結果、パッケージ容量Ｃｐｏ
に蓄積された電荷が、二点鎖線で示す経路ａ，ａ´を経
由して外部接続端子９に放電されることとなる。すなわ
ち、ＣＰＭによって電源系統５の電源電圧より大きい過
電圧が生じた場合には、ＭＯＳ- ＦＥＴＱ1 ，Ｑ3 が保
護素子として作用して、パッケージ容量Ｃｐｏの過電圧
の電荷が外部接続端子９に全て放電され、過電圧がクラ
ンプされる。
【００２７】また、静電気による電荷が電源系統６のパ
ッケージ容量Ｃｎｏに蓄積された状態のときに、外部接
続端子９が接地されると、パッケージ容量Ｃｎｏに蓄積
された電荷による過電圧が接地線６０に加わり、ＭＯＳ
- ＦＥＴＱ2 ，Ｑ4 に印加される。すると、ＭＯＳ- Ｆ
ＥＴＱ2 ，Ｑ4 が、同様に保護素子として作用し、接地
線６０の電荷がソース，ドレイン間に流れる。この結
果、パッケージ容量Ｃｎｏに蓄積された電荷は、二点鎖
線で示す経路ｂ，ｂ´を経由して外部接続端子９に放電
される。したがって、集積回路のパッケージに帯電して
も、保護回路１のＭＯＳ- ＦＥＴＱ1 ，Ｑ2 がパッケー
ジ容量Ｃｐｏ，Ｃｎｏの電荷を、二点鎖線で示す経路
ａ，ａ´，ｂ，ｂ´を経由して外部接続端子９に放電さ
せると共に、出力バッファ回路２が保護回路として機能
するので、電源線５０と接地線６０との間に接続されて
いる出力バッファ回路２を構成するＭＯＳ- ＦＥＴＱ3
，Ｑ4 のゲート酸化膜が薄くとも、破壊されることは
ない。
ッケージ容量Ｃｎｏに蓄積された状態のときに、外部接
続端子９が接地されると、パッケージ容量Ｃｎｏに蓄積
された電荷による過電圧が接地線６０に加わり、ＭＯＳ
- ＦＥＴＱ2 ，Ｑ4 に印加される。すると、ＭＯＳ- Ｆ
ＥＴＱ2 ，Ｑ4 が、同様に保護素子として作用し、接地
線６０の電荷がソース，ドレイン間に流れる。この結
果、パッケージ容量Ｃｎｏに蓄積された電荷は、二点鎖
線で示す経路ｂ，ｂ´を経由して外部接続端子９に放電
される。したがって、集積回路のパッケージに帯電して
も、保護回路１のＭＯＳ- ＦＥＴＱ1 ，Ｑ2 がパッケー
ジ容量Ｃｐｏ，Ｃｎｏの電荷を、二点鎖線で示す経路
ａ，ａ´，ｂ，ｂ´を経由して外部接続端子９に放電さ
せると共に、出力バッファ回路２が保護回路として機能
するので、電源線５０と接地線６０との間に接続されて
いる出力バッファ回路２を構成するＭＯＳ- ＦＥＴＱ3
，Ｑ4 のゲート酸化膜が薄くとも、破壊されることは
ない。
【００２８】一方、静電気による電荷が電源系統７のパ
ッケージ容量Ｃｐｉに蓄積された状態のときに、外部接
続端子９が接地されると、その電荷による電圧が、電源
線７０に加わり、この電圧が、保護回路１０のＭＯＳ-
ＦＥＴＱ11のサブストレート，ドレイン間に印加され
る。そして、この印加電圧がＭＯＳ- ＦＥＴＱ11のクラ
ンプ電圧以上の過電圧であると、ＭＯＳ- ＦＥＴＱ11が
動作し、電源線７０の電荷が、ＭＯＳ- ＦＥＴＱ11のサ
ブストレート，ドレイン間に流れる。この結果、パッケ
ージ容量Ｃｐｉに蓄積された電荷が、二点鎖線で示す経
路ｃを経由して外部接続端子９に放電される。すなわ
ち、ＭＯＳ- ＦＥＴＱ11が保護素子として作用して、パ
ッケージ容量Ｃｐｉの過電圧の電荷が外部接続端子９に
全て放電され、電源線７０に生じた過電圧がクランプさ
れる。また、電源系統の８パッケージ容量Ｃｎｉに静電
気による電荷が蓄積された状態のときに、外部接続端子
９が接地されると、その電荷による過電圧が接地線８０
に加わり、この電圧がＭＯＳ- ＦＥＴＱ12に印加され
る。このため、ＭＯＳ-ＦＥＴＱ12が、同様に保護素子
として作用し、接地線８０を流れる電荷がＭＯＳ- ＦＥ
ＴＱ12のソース，ドレイン間に流れ、パッケージ容量Ｃ
ｎｉに蓄積された電荷が、二点鎖線で示す経路ｄを経由
して外部接続端子９に放電される。このように、集積回
路のパッケージに帯電しても、保護回路１０のＭＯＳ-
ＦＥＴＱ11とＭＯＳ- ＦＥＴＱ12とが、パッケージ容量
Ｃｐｉ，Ｃｎｉの電荷を、二点鎖線で示す経路ｃ，ｄを
経由して外部接続端子９に放電させるので、電源線７０
と接地線８０との間に接続されているＭＯＳ- ＦＥＴＱ
9 ，Ｑ10やＭＯＳ-ＦＥＴＱ3 ，Ｑ4 の薄いゲート酸化
膜が、過電圧によって破壊されることはない。
ッケージ容量Ｃｐｉに蓄積された状態のときに、外部接
続端子９が接地されると、その電荷による電圧が、電源
線７０に加わり、この電圧が、保護回路１０のＭＯＳ-
ＦＥＴＱ11のサブストレート，ドレイン間に印加され
る。そして、この印加電圧がＭＯＳ- ＦＥＴＱ11のクラ
ンプ電圧以上の過電圧であると、ＭＯＳ- ＦＥＴＱ11が
動作し、電源線７０の電荷が、ＭＯＳ- ＦＥＴＱ11のサ
ブストレート，ドレイン間に流れる。この結果、パッケ
ージ容量Ｃｐｉに蓄積された電荷が、二点鎖線で示す経
路ｃを経由して外部接続端子９に放電される。すなわ
ち、ＭＯＳ- ＦＥＴＱ11が保護素子として作用して、パ
ッケージ容量Ｃｐｉの過電圧の電荷が外部接続端子９に
全て放電され、電源線７０に生じた過電圧がクランプさ
れる。また、電源系統の８パッケージ容量Ｃｎｉに静電
気による電荷が蓄積された状態のときに、外部接続端子
９が接地されると、その電荷による過電圧が接地線８０
に加わり、この電圧がＭＯＳ- ＦＥＴＱ12に印加され
る。このため、ＭＯＳ-ＦＥＴＱ12が、同様に保護素子
として作用し、接地線８０を流れる電荷がＭＯＳ- ＦＥ
ＴＱ12のソース，ドレイン間に流れ、パッケージ容量Ｃ
ｎｉに蓄積された電荷が、二点鎖線で示す経路ｄを経由
して外部接続端子９に放電される。このように、集積回
路のパッケージに帯電しても、保護回路１０のＭＯＳ-
ＦＥＴＱ11とＭＯＳ- ＦＥＴＱ12とが、パッケージ容量
Ｃｐｉ，Ｃｎｉの電荷を、二点鎖線で示す経路ｃ，ｄを
経由して外部接続端子９に放電させるので、電源線７０
と接地線８０との間に接続されているＭＯＳ- ＦＥＴＱ
9 ，Ｑ10やＭＯＳ-ＦＥＴＱ3 ，Ｑ4 の薄いゲート酸化
膜が、過電圧によって破壊されることはない。
【００２９】このように、本実施形態の半導体回路装置
によれば、保護回路１，１０によって、装置のパケージ
に帯電した静電気の影響を除くことができ、この結果、
半導体回路装置の信頼性の向上を図ることができる。ま
た、パッケージ容量は、人体容量に比較して小さいの
で、保護回路１０のＭＯＳ- ＦＥＴＱ11，Ｑ12が過電圧
による電荷を放電するときの、放電電流は小さい。この
ために、ＭＯＳ- ＦＥＴＱ11，Ｑ12を小型にすることが
できるので、集積回路装置のレイアウト面積を小さくす
ることができる。
によれば、保護回路１，１０によって、装置のパケージ
に帯電した静電気の影響を除くことができ、この結果、
半導体回路装置の信頼性の向上を図ることができる。ま
た、パッケージ容量は、人体容量に比較して小さいの
で、保護回路１０のＭＯＳ- ＦＥＴＱ11，Ｑ12が過電圧
による電荷を放電するときの、放電電流は小さい。この
ために、ＭＯＳ- ＦＥＴＱ11，Ｑ12を小型にすることが
できるので、集積回路装置のレイアウト面積を小さくす
ることができる。
【００３０】なお、本発明は、上記実施形態に限定され
るものではなく、発明の要旨の範囲内において種々の変
形や変更が可能である。例えば、本実施形態の半導体回
路装置では、ＭＯＳ- ＦＥＴＱ1 〜Ｑ4 ，Ｑ11，Ｑ12を
同一の素子で形成したが、保護素子として機能するので
あれば、同一素子である必要はない。また、本実施形態
の半導体回路装置では、保護素子としてＭＯＳ- ＦＥＴ
Ｑ1〜Ｑ4 を用いたが、これに限るものではなく、フィ
ールド酸化膜をゲート酸化膜とする寄生ＭＯＳ- ＦＥＴ
やサイリスタ等、保護素子として機能するものであるな
らば、どのような素子でも使用することができることは
勿論である。さらに、本実施形態の半導体回路装置で
は、２系統の電源系統５，６と電源系統７，８とを有す
るものについて説明したが、これに限るものではない。
３系統以上の電源系統を有する半導体回路装置について
は、上記保護回路１，１０と同構造の保護回路を各電源
系統に接続することで、本発明の目的を達成することが
できる。また、内部回路３−１をＣ- ＭＯＳ３１，３２
で構成し、内部回路３−２をＭＯＳ- ＦＥＴＱ9 ，Ｑ10
で構成したが、これに限るのもではない。
るものではなく、発明の要旨の範囲内において種々の変
形や変更が可能である。例えば、本実施形態の半導体回
路装置では、ＭＯＳ- ＦＥＴＱ1 〜Ｑ4 ，Ｑ11，Ｑ12を
同一の素子で形成したが、保護素子として機能するので
あれば、同一素子である必要はない。また、本実施形態
の半導体回路装置では、保護素子としてＭＯＳ- ＦＥＴ
Ｑ1〜Ｑ4 を用いたが、これに限るものではなく、フィ
ールド酸化膜をゲート酸化膜とする寄生ＭＯＳ- ＦＥＴ
やサイリスタ等、保護素子として機能するものであるな
らば、どのような素子でも使用することができることは
勿論である。さらに、本実施形態の半導体回路装置で
は、２系統の電源系統５，６と電源系統７，８とを有す
るものについて説明したが、これに限るものではない。
３系統以上の電源系統を有する半導体回路装置について
は、上記保護回路１，１０と同構造の保護回路を各電源
系統に接続することで、本発明の目的を達成することが
できる。また、内部回路３−１をＣ- ＭＯＳ３１，３２
で構成し、内部回路３−２をＭＯＳ- ＦＥＴＱ9 ，Ｑ10
で構成したが、これに限るのもではない。
【００３１】また、本実施形態の半導体回路装置では、
ＣＰＭ，ＣＤＭで模擬されるＥＳＤに対して適用可能に
形成した。すなわち、保護回路１０のＭＯＳ- ＦＥＴＱ
11，Ｑ12は、パッケージ容量Ｃｐｉ，Ｃｎｉの電荷を放
電させるために特設したものであるので、上記のごとく
小型にすることができる。そして、このＭＯＳ- ＦＥＴ
Ｑ11，Ｑ12を小型にしたまま、本実施形態の半導体回路
装置をＨＢＭ，ＭＭで模擬されるＥＳＤにも適用するこ
とできる。この場合には、ＭＯＳ- ＦＥＴＱ11，Ｑ12の
のクランプ電圧や動作速度をＭＯＳ- ＦＥＴＱ1 〜Ｑ4
のクランプ電圧や動作速度を異ならしめておく。すなわ
ち、ＨＢＭ，ＭＭで模擬されるＥＳＤの場合には、外部
接続端子９から装置内に放電電流が流入するので、保護
回路１０のＭＯＳ- ＦＥＴＱ11，Ｑ12の動作速度を、保
護回路１のＭＯＳ- ＦＥＴＱ1 ，Ｑ2 及び出力バッファ
回路２のＭＯＳ- ＦＥＴＱ3 ，Ｑ4 より速く設定してお
くと、流入した放電電流がＭＯＳ- ＦＥＴＱ11，Ｑ12に
集中して流れ、小型のＭＯＳ- ＦＥＴＱ11，Ｑ12を破損
するおそれがある。したがって、半導体回路装置をＨＢ
Ｍ，ＭＭで模擬されるＥＳＤにも適用可能にする場合に
は、ＭＯＳ- ＦＥＴＱ11，Ｑ12のクランプ電圧をＭＯＳ
- ＦＥＴＱ1 〜Ｑ4 のクランプ電圧よりも大きく設定す
るか、動作速度を遅く設定しておく。
ＣＰＭ，ＣＤＭで模擬されるＥＳＤに対して適用可能に
形成した。すなわち、保護回路１０のＭＯＳ- ＦＥＴＱ
11，Ｑ12は、パッケージ容量Ｃｐｉ，Ｃｎｉの電荷を放
電させるために特設したものであるので、上記のごとく
小型にすることができる。そして、このＭＯＳ- ＦＥＴ
Ｑ11，Ｑ12を小型にしたまま、本実施形態の半導体回路
装置をＨＢＭ，ＭＭで模擬されるＥＳＤにも適用するこ
とできる。この場合には、ＭＯＳ- ＦＥＴＱ11，Ｑ12の
のクランプ電圧や動作速度をＭＯＳ- ＦＥＴＱ1 〜Ｑ4
のクランプ電圧や動作速度を異ならしめておく。すなわ
ち、ＨＢＭ，ＭＭで模擬されるＥＳＤの場合には、外部
接続端子９から装置内に放電電流が流入するので、保護
回路１０のＭＯＳ- ＦＥＴＱ11，Ｑ12の動作速度を、保
護回路１のＭＯＳ- ＦＥＴＱ1 ，Ｑ2 及び出力バッファ
回路２のＭＯＳ- ＦＥＴＱ3 ，Ｑ4 より速く設定してお
くと、流入した放電電流がＭＯＳ- ＦＥＴＱ11，Ｑ12に
集中して流れ、小型のＭＯＳ- ＦＥＴＱ11，Ｑ12を破損
するおそれがある。したがって、半導体回路装置をＨＢ
Ｍ，ＭＭで模擬されるＥＳＤにも適用可能にする場合に
は、ＭＯＳ- ＦＥＴＱ11，Ｑ12のクランプ電圧をＭＯＳ
- ＦＥＴＱ1 〜Ｑ4 のクランプ電圧よりも大きく設定す
るか、動作速度を遅く設定しておく。
【００３２】
【発明の効果】以上詳しく説明したように、本発明によ
れば、静電気の帯電等で発生する過電圧が、各電源系統
に発生しても、各電源系統に接続された保護回路が、こ
の過電圧による電荷を外部接続端子に流すので、過電圧
による内部回路やバッファ回路の破壊を防ぐことがで
き、装置の信頼性の向上を図ることができるという効果
がある。特に、請求項４の発明によれば、一以上の保護
回路の動作電圧または動作速度を、他の保護回路の動作
電圧または動作速度よりも大きくまたは遅く設定するこ
とで、外部接続端子側から流入する電荷が上記一以上の
保護回路に集中することを防止することができるので、
ＨＢＭ，ＭＭで模擬されるＥＳＤに対する耐圧を劣化さ
せることなく、ＣＰＭ，ＣＤＭで模擬されるＥＳＤに対
する耐圧をも向上させることができるという効果があ
る。
れば、静電気の帯電等で発生する過電圧が、各電源系統
に発生しても、各電源系統に接続された保護回路が、こ
の過電圧による電荷を外部接続端子に流すので、過電圧
による内部回路やバッファ回路の破壊を防ぐことがで
き、装置の信頼性の向上を図ることができるという効果
がある。特に、請求項４の発明によれば、一以上の保護
回路の動作電圧または動作速度を、他の保護回路の動作
電圧または動作速度よりも大きくまたは遅く設定するこ
とで、外部接続端子側から流入する電荷が上記一以上の
保護回路に集中することを防止することができるので、
ＨＢＭ，ＭＭで模擬されるＥＳＤに対する耐圧を劣化さ
せることなく、ＣＰＭ，ＣＤＭで模擬されるＥＳＤに対
する耐圧をも向上させることができるという効果があ
る。
【図１】本発明の一実施形態に係る半導体回路装置を示
す回路図である。
す回路図である。
【図２】従来例に係る半導体回路装置の一部を簡略的に
示した回路図である。
示した回路図である。
１，１０ 保護回路 ２ 出力バッファ回路 ３−１，３−２ 内部回路 ５〜８ 電源系統 ９ 外部接続端子 ３１，３２ Ｃ- ＭＯＳ ５０，７０ 電源線 ６０，８０ 接地線 Ｃｐｏ，Ｃｐｉ，Ｃｎｏ，Ｃｎｉ パッケージ容量 Ｑ1 〜Ｑ12 ＭＯＳ- ＦＥＴ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０２Ｈ 7/20 9470−5Ｇ Ｈ０５Ｆ 3/02 Ｌ Ｈ０３Ｋ 19/00 Ｈ０１Ｌ 27/04 Ｈ 19/003 Ｈ０５Ｆ 3/02
Claims (4)
- 【請求項１】 分離された複数の電源系統と、 上記複数の電源系統と外部接続端子との間に設けられ、
各電源系統で生じた過電圧による電荷を上記外部接続端
子に各々放電可能な複数の保護回路と、 を具備することを特徴とした半導体回路装置。 - 【請求項２】 請求項１に記載の半導体回路装置におい
て、 電源線と接地線とがバッファ回路に接続されたバッファ
回路用の第１の電源系統と、 電源線と接地線とが内部回路に接続された内部回路用の
第２の電源系統と、 上記第１の電源系統の電源線と接地線との間に接続さ
れ、第１の電源系統が供給する電源電圧を越える過電圧
が加えられたときに、この過電圧による電荷を上記外部
接続端子に放電する第１の保護回路と、 上記第２の電源系統の電源線と接地線との間に接続さ
れ、第２の電源系統が供給する電源電圧を越える過電圧
が加えられたときに、この過電圧による電荷を上記外部
接続端子に放電する第２の保護回路と、 を具備することを特徴とした半導体回路装置。 - 【請求項３】 請求項２に記載の半導体回路装置におい
て、 上記第１の保護回路を、ゲートとソースとが上記第１の
電源系統の電源線に接続され且つドレインが上記外部接
続端子に接続された第１のＭＯＳ- ＦＥＴと、ゲートと
ソースとが上記第１の電源系統の接地線に接続され且つ
ドレインが上記外部接続端子に接続された第２のＭＯＳ
- ＦＥＴとで形成し、 上記第２の保護回路を、ゲートとソースとが上記第２の
電源系統の電源線に接続され且つドレインが上記外部接
続端子に接続された第３のＭＯＳ- ＦＥＴと、ゲートと
ソースとが上記第２の電源系統の接地線に接続され且つ
ドレインが上記外部接続端子に接続された第４のＭＯＳ
- ＦＥＴとで形成した、 ことを特徴とする半導体回路装置。 - 【請求項４】 請求項１に記載の半導体回路装置におい
て、 上記複数の保護回路のうち、一以上の保護回路の動作電
圧または動作速度を、他の保護回路の動作電圧または動
作速度と異ならしめた、 ことを特徴とする半導体回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18011595A JP3327060B2 (ja) | 1995-07-17 | 1995-07-17 | 半導体回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18011595A JP3327060B2 (ja) | 1995-07-17 | 1995-07-17 | 半導体回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0936245A true JPH0936245A (ja) | 1997-02-07 |
| JP3327060B2 JP3327060B2 (ja) | 2002-09-24 |
Family
ID=16077687
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18011595A Expired - Fee Related JP3327060B2 (ja) | 1995-07-17 | 1995-07-17 | 半導体回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3327060B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1311630C (zh) * | 2003-02-28 | 2007-04-18 | 松下电器产业株式会社 | 电容性负载驱动电路与液晶显示装置 |
| JP2008235886A (ja) * | 2007-03-08 | 2008-10-02 | Sarnoff Corp | 改善された静電放電保護のための方法および装置 |
| JP2011061232A (ja) * | 2010-11-15 | 2011-03-24 | Renesas Electronics Corp | 半導体装置 |
| JP2020018149A (ja) * | 2018-07-27 | 2020-01-30 | 株式会社デンソー | 蓄電池システム |
| US11309333B2 (en) | 2019-12-24 | 2022-04-19 | Kioxia Corporation | Semiconductor integrated circuit |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010129893A (ja) | 2008-11-28 | 2010-06-10 | Sony Corp | 半導体集積回路 |
-
1995
- 1995-07-17 JP JP18011595A patent/JP3327060B2/ja not_active Expired - Fee Related
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|---|---|---|---|---|
| CN1311630C (zh) * | 2003-02-28 | 2007-04-18 | 松下电器产业株式会社 | 电容性负载驱动电路与液晶显示装置 |
| JP2008235886A (ja) * | 2007-03-08 | 2008-10-02 | Sarnoff Corp | 改善された静電放電保護のための方法および装置 |
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| JP2020018149A (ja) * | 2018-07-27 | 2020-01-30 | 株式会社デンソー | 蓄電池システム |
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| Publication number | Publication date |
|---|---|
| JP3327060B2 (ja) | 2002-09-24 |
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