JP3757040B2 - 半導体装置のデータ出力回路 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title description 3
- 239000004020 conductor Substances 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 7
- 230000015556 catabolic process Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000005611 electricity Effects 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 230000003068 static effect Effects 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- Logic Circuits (AREA)
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Description
【０００１】
【発明の属する技術分野】
本発明は半導体メモリ装置などのデータ出力回路に関する。
【０００２】
【従来の技術】
通常、データを速く外部へ送り出す役割を担うメモリのデータ出力回路は瞬間的な過度電流を流すことになるため、電源電圧線及び接地線の電圧にノイズを発生させる。そこで、データ出力回路の出力端回路（出力ドライバ）用の電源電圧線及び接地線は、周辺にあるその他回路から電気的に分離させて配置することにより、ノイズの影響を防いでいる。このような技術は、たとえば特開昭６２−１６９４６４号に開示されている。図１には、その接地線分離形式について示してある。
【０００３】
電源電圧線Ｖｃｃと第１の接地線ＶＳＳ１Ｐとの間にＰＭＯＳトランジスタ３とＮＭＯＳトランジスタ５が直列接続されて、入力信号ＤＯＤ１ｂを反転するＣＭＯＳインバータがバッファとして構成されている。そして、電源電圧線Ｖｃｃと第２の接地線ＶＳＳ１ＩＯとの間にＰＭＯＳトランジスタ７とＮＭＯＳトランジスタ９が直列接続されて、インバータ３，５による反転入力信号ＤＯＤ１及び入力信号ＤＯＵ１ｂに従い出力データＩ／Ｏ１を発生する出力ドライバが構成されている。
【０００４】
第１の接地線ＶＳＳ１Ｐと第２の接地線ＶＳＳ１ＩＯとの間には、インピーダンスＺ１が設けられている。このインピーダンスＺ１は、上述のようにノイズを抑制するために、そのインピーダンス成分ができる限り大きくされる。つまり、出力ドライバ７，９の接地線ＶＳＳ１ＩＯとその他回路３，５の接地線ＶＳＳ１ＰとがインピーダンスＺ１によって互いに分離された形式である。
【０００５】
メモリの入出力端子や電源・接地端子を通じて外部の静電容量体から過度な静電気が装置内部に印加されると、主に酸化化合物の薄膜で絶縁体を形成しているＭＯＳトランジスタなどが静電放電（Electro-Static Discharge：ＥＳＤ）によって絶縁破壊を起こすことがある。このようなＥＳＤ現象は、静電気発生元の容量体の種類や印加状態などによっていろいろ分けられるが、ここで主に言及するモデルは充電装置モデル（Charged Device Model：ＣＤＭ）に係り、これは、強く充電したメモリデバイスが不特定の入出力ピンから急激に放電して絶縁破壊を起こすＥＳＤの１モデルである。
【０００６】
図１のような回路で、充電装置モデルのＥＳＤ現象として半導体メモリ装置全体が強く充電されている状態で出力ピンに負(Negative)又は接地の電位が提供されるとき、絶縁破壊の起こる可能性は非常に大きくなる。これは、２つの接地線ＶＳＳ１ＩＯ，ＶＳＳ１Ｐがそれぞれ強く充電されているところへ出力端子Ｉ／Ｏ１に負や接地の電位が入った場合に、ＮＭＯＳトランジスタ５，９がＮＰＮバイポーラの動作を行うことに起因する。
【０００７】
すなわち、ソースがコレクタ、ドレインがエミッタ、そしてバルク基板がベースの役目を果たし、ＮＭＯＳトランジスタ９は共通エミッタ回路になって接地線ＶＳＳ１ＩＯから出力端子Ｉ／Ｏ１へ少電流を流す。一方このとき、ＮＭＯＳトランジスタ５もＮＰＮバイポーラの動作を行って接地線ＶＳＳ１ＰからノードＤＯＤ１へ電流を流すが、この電流は出口がないため、ノードＤＯＤ１の電位を接地線ＶＳＳ１Ｐと同じレベルにすることとなる。すると、ノードＤＯＤ１と出力端子Ｉ／Ｏ１との間には高い電位差が発生し、高インピーダンスＺ１があってＶＳＳ１ＰからＶＳＳ１ＩＯへは電流が流れ難いために長時間、その高い電位差は保持される。これが、ノードＤＯＤ１と出力端子Ｉ／Ｏ１との間にある絶縁体を破壊するＥＳＤストレスとして働く。
【０００８】
このようなＥＳＤストレスに対する効果的解決策は、２つの接地線ＶＳＳ１ＩＯ，ＶＳＳ１Ｐの間に存在するインピーダンスＺ１を小さくすることであるが、前述のノイズ対策から、それはできない。
【０００９】
図２の回路は、図１におけるノードＤＯＤ１に相当するノードＤＯＤ２に、抵抗Ｒ及びキャパシタＣのＲＣ回路を設けて電位差を減少させるようにしたものである。この場合確かに、図１のものに比べてノードＤＯＤ２と出力端子Ｉ／Ｏ２との間の電位差を減らすことはできるが、ある程度の限界があり、充電がいっそう強いと問題が再現される可能性が残っている。また、ＲＣ回路はローパスフィルタの特性をもっているのでノードＤＯＤ２の信号伝達能力が低下し、出力ドライバ７，９の特性低下につながってくる。
【００１０】
図３の回路は、図１における２つの接地線ＶＳＳ１ＩＯ，ＶＳＳ１Ｐの間のインピーダンス成分を最小化させた例である。これによれば、２つの接地線ＶＳＳ３ＩＯ，ＶＳＳ３Ｐが互いに接続されており、ＮＭＯＳトランジスタ９のＮＰＮバイポーラ動作によって２つの接地線ＶＳＳ３ＩＯ，ＶＳＳ３Ｐから出力端子Ｉ／０３へ電流を流すことができるので、ノードＤＯＤ３と出力端子Ｉ／Ｏ３との間における高電位差形成は避けることができる。しかし、出力ドライバ７，９から生じるノイズの問題が残る。
【００１１】
【発明が解決しようとする課題】
以上の従来技術に鑑みて本発明は、動作特性を損なうことなくＥＳＤストレス耐性を向上させたデータ出力回路の提供を目的とする。そして、ＥＳＤ対策とノイズ対策を両立させたデータ出力回路を提供するものである。
【００１３】
【課題を解決するための手段】
この目的のために本発明によれば、出力ドライバと接地線を共有するその他回路をもつデータ出力回路において、出力ドライバの出力端子と接地線との間に、該接地線の電位が変化すると導通してこれら出力端子及び接地線を短絡させる放電スイッチを設けることを特徴とする。この場合、出力ドライバ及びその他回路用の接地線から高インピーダンスで分離した別の接地線を、出力ドライバ及びその他回路以外の回路に使用しておくとよい。放電スイッチは、ダイオード接続のＭＯＳトランジスタから構成することができる。
【００１４】
あるいはまた本発明によれば、出力ドライバ用の接地線とその他回路用の接地線とを高インピーダンスで分離してあるデータ出力回路において、出力ドライバの出力端子とその他回路用の接地線との間に、該その他回路用の接地線の電位が変化すると導通してこれら出力端子及び接地線を短絡させる放電スイッチを設けることを特徴とする。その放電スイッチは、ダイオード接続のＭＯＳトランジスタから構成することができる。
【００１５】
【発明の実施の形態】
以下、本発明の実施形態につき添付図面を参照して詳細に説明する。
【００１６】
図４に、本発明によるデータ出力回路の第１例を示す。
【００１７】
図４を参照すると、出力ドライバ７，９用の接地線ＶＳＳ４ＩＯと周辺にあるその他回路２００用の接地線ＶＳＳ４ＰとがインピーダンスＺ４により分離させて設けられている一方で、これら接地線ＶＳＳ４ＩＯ，ＶＳＳ４Ｐを接続するダイオード回路１００が設けられている。このダイオード回路１００は、接地線ＶＳＳ４Ｐから接地線ＶＳＳ４ＩＯへ向けて順方向となるように設けられている。
【００１８】
この回路によれば、接地線ＶＳＳ４Ｐの電位と接地線ＶＳＳ４ＩＯの電位との差が、ダイオード回路１００のビルトインポテンシャル(Built-in Potential ：Ｖｂ) 以上になったときにはダイオード回路１００を通じて電流が流れることになるので、インピーダンスＺ４に比べ極めて低いインピーダンス成分で２つの接地線ＶＳＳ４ＩＯ，ＶＳＳ４Ｐがつながれる結果となる。これにより、ノードＤＯＤ４と出力端子Ｉ／Ｏ４との間の電位差はダイオード回路１００のＶｂ分しか発生しないことになり、ＥＳＤストレスを発生するには至らない。一方、接地線ＶＳＳ４ＩＯの電位が接地線ＶＳＳ４Ｐの電位よりも高くなるときにはダイオード回路１００が逆方向接続となるので、出力ドライバ７，９のノイズがその他回路へ伝わることは防止される。
【００１９】
図５ａ，ｂは、ダイオード回路１００の詳細である。図５ａはＮＭＯＳトランジスタのゲートとドレインをつないで接地線ＶＳＳＰ（ＶＳＳ４Ｐ）に接続し、ソースを接地線ＶＳＳＩＯ（ＶＳＳ４ＩＯ）へ接続した例で、この場合、そのＮＭＯＳトランジスタのしきい値電圧がダイオード回路１００のＶｂとなる。また図５ｂは、多数のｎ個のダイオード形態ＮＭＯＳトランジスタ１００−１〜１００−ｎを直列接続した例で、この場合のダイオード回路１００のＶｂは、ＮＭＯＳトランジスタ１００−１〜１００−ｎのしきい値電圧の合計（×ｎ）ほどになる。この例では、トランジスタ数によりＶｂを調節することができる。
【００２０】
図６は、データ出力回路の第２例である。
【００２１】
この例では、その他回路であるインバータの出力バッファ２００が出力ドライバ７，８用の接地線ＶＳＳ４ＩＯを共用している。つまり、インピーダンスＺ４で分離された他方の接地線ＶＳＳ４Ｐは、出力ドライバ７，９及び出力バッファ２００以外の回路３００のために使用されている。この構成によれば、ＮＭＯＳトランジスタ９のバイポーラ動作によって接地線ＶＳＳ４ＩＯから出力端子Ｉ／Ｏ４へ電流が流れていくので、ノードＤＯＤ４に高い電位は発生せず、ＥＳＤ対策が図られている。また、ＮＭＯＳトランジスタ９のソース側の接地線ノードＮ３とドレイン側の出力端子ノードＮ４との間に、ゲートをノードＮ３に接続したＮＭＯＳトランジスタの放電スイッチ１１を追加してあるので、それによる短絡で接地線ＶＳＳ４ＩＯが急速放電される。
【００２２】
放電トランジスタ１１は、接地線ＶＳＳ４ＩＯにノイズがのった場合にもオンして短絡経路を形成しノードＮ４へ逃がすので、出力ドライバ７，９のノイズ対策も同時に図られている。
【００２３】
図７は、データ出力回路の第３例を示す。
【００２４】
この例では、その他回路である出力バッファ２００の接地線ＶＳＳ５Ｐと出力ドライバ７，９の接地線ＶＳＳ５ＩＯとが、インピーダンスＺ５で分離されている。そして、ＮＭＯＳトランジスタ５のソース側のノードＮ１と出力端子Ｉ／Ｏ５のノードＮ２との間に設けられ、ゲートがノードＮ１へ接続されたＮＭＯＳの放電トランジスタ１１を有している。
【００２５】
放電トランジスタ１１は、接地線ＶＳＳ５Ｐが充電された場合にオンしてノードＮ２へ逃がし、ノードＤＯＤ５の高電位化を防止する。これにより、ＥＳＤ対策が図られている。また一方、接地線ＶＳＳ５Ｐと接地線ＶＳＳ５ＩＯとの間はインピーダンスＺ５が設けられて分離されており、ノイズ対策も万全である。
【００２６】
【発明の効果】
本発明のデータ出力回路によれば、出力ドライバのノイズ対策とＥＳＤ対策とを両立させ、しかも、データ出力回路の特性低下は招かずにすむという優れた効果があり、データ出力回路の信頼性向上に大きく貢献する。
【図面の簡単な説明】
【図１】データ出力回路の従来例を示した回路図。
【図２】データ出力回路の従来例を示した回路図。
【図３】データ出力回路の従来例を示した回路図。
【図４】本発明によるデータ出力回路の第１例を示した回路図。
【図５】図４中のダイオード回路の構成例を示した回路図。
【図６】本発明によるデータ出力回路の第２例を示した回路図。
【図７】本発明によるデータ出力回路の第３例を示した回路図。
【符号の説明】
７，９ 出力ドライバ
Ｚ４，Ｚ５ インピーダンス
ＶＳＳ４Ｐ，ＶＳＳ４ＩＯ，ＶＳＳ５Ｐ，ＶＳＳ５ＩＯ 接地線
【発明の属する技術分野】
本発明は半導体メモリ装置などのデータ出力回路に関する。
【０００２】
【従来の技術】
通常、データを速く外部へ送り出す役割を担うメモリのデータ出力回路は瞬間的な過度電流を流すことになるため、電源電圧線及び接地線の電圧にノイズを発生させる。そこで、データ出力回路の出力端回路（出力ドライバ）用の電源電圧線及び接地線は、周辺にあるその他回路から電気的に分離させて配置することにより、ノイズの影響を防いでいる。このような技術は、たとえば特開昭６２−１６９４６４号に開示されている。図１には、その接地線分離形式について示してある。
【０００３】
電源電圧線Ｖｃｃと第１の接地線ＶＳＳ１Ｐとの間にＰＭＯＳトランジスタ３とＮＭＯＳトランジスタ５が直列接続されて、入力信号ＤＯＤ１ｂを反転するＣＭＯＳインバータがバッファとして構成されている。そして、電源電圧線Ｖｃｃと第２の接地線ＶＳＳ１ＩＯとの間にＰＭＯＳトランジスタ７とＮＭＯＳトランジスタ９が直列接続されて、インバータ３，５による反転入力信号ＤＯＤ１及び入力信号ＤＯＵ１ｂに従い出力データＩ／Ｏ１を発生する出力ドライバが構成されている。
【０００４】
第１の接地線ＶＳＳ１Ｐと第２の接地線ＶＳＳ１ＩＯとの間には、インピーダンスＺ１が設けられている。このインピーダンスＺ１は、上述のようにノイズを抑制するために、そのインピーダンス成分ができる限り大きくされる。つまり、出力ドライバ７，９の接地線ＶＳＳ１ＩＯとその他回路３，５の接地線ＶＳＳ１ＰとがインピーダンスＺ１によって互いに分離された形式である。
【０００５】
メモリの入出力端子や電源・接地端子を通じて外部の静電容量体から過度な静電気が装置内部に印加されると、主に酸化化合物の薄膜で絶縁体を形成しているＭＯＳトランジスタなどが静電放電（Electro-Static Discharge：ＥＳＤ）によって絶縁破壊を起こすことがある。このようなＥＳＤ現象は、静電気発生元の容量体の種類や印加状態などによっていろいろ分けられるが、ここで主に言及するモデルは充電装置モデル（Charged Device Model：ＣＤＭ）に係り、これは、強く充電したメモリデバイスが不特定の入出力ピンから急激に放電して絶縁破壊を起こすＥＳＤの１モデルである。
【０００６】
図１のような回路で、充電装置モデルのＥＳＤ現象として半導体メモリ装置全体が強く充電されている状態で出力ピンに負(Negative)又は接地の電位が提供されるとき、絶縁破壊の起こる可能性は非常に大きくなる。これは、２つの接地線ＶＳＳ１ＩＯ，ＶＳＳ１Ｐがそれぞれ強く充電されているところへ出力端子Ｉ／Ｏ１に負や接地の電位が入った場合に、ＮＭＯＳトランジスタ５，９がＮＰＮバイポーラの動作を行うことに起因する。
【０００７】
すなわち、ソースがコレクタ、ドレインがエミッタ、そしてバルク基板がベースの役目を果たし、ＮＭＯＳトランジスタ９は共通エミッタ回路になって接地線ＶＳＳ１ＩＯから出力端子Ｉ／Ｏ１へ少電流を流す。一方このとき、ＮＭＯＳトランジスタ５もＮＰＮバイポーラの動作を行って接地線ＶＳＳ１ＰからノードＤＯＤ１へ電流を流すが、この電流は出口がないため、ノードＤＯＤ１の電位を接地線ＶＳＳ１Ｐと同じレベルにすることとなる。すると、ノードＤＯＤ１と出力端子Ｉ／Ｏ１との間には高い電位差が発生し、高インピーダンスＺ１があってＶＳＳ１ＰからＶＳＳ１ＩＯへは電流が流れ難いために長時間、その高い電位差は保持される。これが、ノードＤＯＤ１と出力端子Ｉ／Ｏ１との間にある絶縁体を破壊するＥＳＤストレスとして働く。
【０００８】
このようなＥＳＤストレスに対する効果的解決策は、２つの接地線ＶＳＳ１ＩＯ，ＶＳＳ１Ｐの間に存在するインピーダンスＺ１を小さくすることであるが、前述のノイズ対策から、それはできない。
【０００９】
図２の回路は、図１におけるノードＤＯＤ１に相当するノードＤＯＤ２に、抵抗Ｒ及びキャパシタＣのＲＣ回路を設けて電位差を減少させるようにしたものである。この場合確かに、図１のものに比べてノードＤＯＤ２と出力端子Ｉ／Ｏ２との間の電位差を減らすことはできるが、ある程度の限界があり、充電がいっそう強いと問題が再現される可能性が残っている。また、ＲＣ回路はローパスフィルタの特性をもっているのでノードＤＯＤ２の信号伝達能力が低下し、出力ドライバ７，９の特性低下につながってくる。
【００１０】
図３の回路は、図１における２つの接地線ＶＳＳ１ＩＯ，ＶＳＳ１Ｐの間のインピーダンス成分を最小化させた例である。これによれば、２つの接地線ＶＳＳ３ＩＯ，ＶＳＳ３Ｐが互いに接続されており、ＮＭＯＳトランジスタ９のＮＰＮバイポーラ動作によって２つの接地線ＶＳＳ３ＩＯ，ＶＳＳ３Ｐから出力端子Ｉ／０３へ電流を流すことができるので、ノードＤＯＤ３と出力端子Ｉ／Ｏ３との間における高電位差形成は避けることができる。しかし、出力ドライバ７，９から生じるノイズの問題が残る。
【００１１】
【発明が解決しようとする課題】
以上の従来技術に鑑みて本発明は、動作特性を損なうことなくＥＳＤストレス耐性を向上させたデータ出力回路の提供を目的とする。そして、ＥＳＤ対策とノイズ対策を両立させたデータ出力回路を提供するものである。
【００１３】
【課題を解決するための手段】
この目的のために本発明によれば、出力ドライバと接地線を共有するその他回路をもつデータ出力回路において、出力ドライバの出力端子と接地線との間に、該接地線の電位が変化すると導通してこれら出力端子及び接地線を短絡させる放電スイッチを設けることを特徴とする。この場合、出力ドライバ及びその他回路用の接地線から高インピーダンスで分離した別の接地線を、出力ドライバ及びその他回路以外の回路に使用しておくとよい。放電スイッチは、ダイオード接続のＭＯＳトランジスタから構成することができる。
【００１４】
あるいはまた本発明によれば、出力ドライバ用の接地線とその他回路用の接地線とを高インピーダンスで分離してあるデータ出力回路において、出力ドライバの出力端子とその他回路用の接地線との間に、該その他回路用の接地線の電位が変化すると導通してこれら出力端子及び接地線を短絡させる放電スイッチを設けることを特徴とする。その放電スイッチは、ダイオード接続のＭＯＳトランジスタから構成することができる。
【００１５】
【発明の実施の形態】
以下、本発明の実施形態につき添付図面を参照して詳細に説明する。
【００１６】
図４に、本発明によるデータ出力回路の第１例を示す。
【００１７】
図４を参照すると、出力ドライバ７，９用の接地線ＶＳＳ４ＩＯと周辺にあるその他回路２００用の接地線ＶＳＳ４ＰとがインピーダンスＺ４により分離させて設けられている一方で、これら接地線ＶＳＳ４ＩＯ，ＶＳＳ４Ｐを接続するダイオード回路１００が設けられている。このダイオード回路１００は、接地線ＶＳＳ４Ｐから接地線ＶＳＳ４ＩＯへ向けて順方向となるように設けられている。
【００１８】
この回路によれば、接地線ＶＳＳ４Ｐの電位と接地線ＶＳＳ４ＩＯの電位との差が、ダイオード回路１００のビルトインポテンシャル(Built-in Potential ：Ｖｂ) 以上になったときにはダイオード回路１００を通じて電流が流れることになるので、インピーダンスＺ４に比べ極めて低いインピーダンス成分で２つの接地線ＶＳＳ４ＩＯ，ＶＳＳ４Ｐがつながれる結果となる。これにより、ノードＤＯＤ４と出力端子Ｉ／Ｏ４との間の電位差はダイオード回路１００のＶｂ分しか発生しないことになり、ＥＳＤストレスを発生するには至らない。一方、接地線ＶＳＳ４ＩＯの電位が接地線ＶＳＳ４Ｐの電位よりも高くなるときにはダイオード回路１００が逆方向接続となるので、出力ドライバ７，９のノイズがその他回路へ伝わることは防止される。
【００１９】
図５ａ，ｂは、ダイオード回路１００の詳細である。図５ａはＮＭＯＳトランジスタのゲートとドレインをつないで接地線ＶＳＳＰ（ＶＳＳ４Ｐ）に接続し、ソースを接地線ＶＳＳＩＯ（ＶＳＳ４ＩＯ）へ接続した例で、この場合、そのＮＭＯＳトランジスタのしきい値電圧がダイオード回路１００のＶｂとなる。また図５ｂは、多数のｎ個のダイオード形態ＮＭＯＳトランジスタ１００−１〜１００−ｎを直列接続した例で、この場合のダイオード回路１００のＶｂは、ＮＭＯＳトランジスタ１００−１〜１００−ｎのしきい値電圧の合計（×ｎ）ほどになる。この例では、トランジスタ数によりＶｂを調節することができる。
【００２０】
図６は、データ出力回路の第２例である。
【００２１】
この例では、その他回路であるインバータの出力バッファ２００が出力ドライバ７，８用の接地線ＶＳＳ４ＩＯを共用している。つまり、インピーダンスＺ４で分離された他方の接地線ＶＳＳ４Ｐは、出力ドライバ７，９及び出力バッファ２００以外の回路３００のために使用されている。この構成によれば、ＮＭＯＳトランジスタ９のバイポーラ動作によって接地線ＶＳＳ４ＩＯから出力端子Ｉ／Ｏ４へ電流が流れていくので、ノードＤＯＤ４に高い電位は発生せず、ＥＳＤ対策が図られている。また、ＮＭＯＳトランジスタ９のソース側の接地線ノードＮ３とドレイン側の出力端子ノードＮ４との間に、ゲートをノードＮ３に接続したＮＭＯＳトランジスタの放電スイッチ１１を追加してあるので、それによる短絡で接地線ＶＳＳ４ＩＯが急速放電される。
【００２２】
放電トランジスタ１１は、接地線ＶＳＳ４ＩＯにノイズがのった場合にもオンして短絡経路を形成しノードＮ４へ逃がすので、出力ドライバ７，９のノイズ対策も同時に図られている。
【００２３】
図７は、データ出力回路の第３例を示す。
【００２４】
この例では、その他回路である出力バッファ２００の接地線ＶＳＳ５Ｐと出力ドライバ７，９の接地線ＶＳＳ５ＩＯとが、インピーダンスＺ５で分離されている。そして、ＮＭＯＳトランジスタ５のソース側のノードＮ１と出力端子Ｉ／Ｏ５のノードＮ２との間に設けられ、ゲートがノードＮ１へ接続されたＮＭＯＳの放電トランジスタ１１を有している。
【００２５】
放電トランジスタ１１は、接地線ＶＳＳ５Ｐが充電された場合にオンしてノードＮ２へ逃がし、ノードＤＯＤ５の高電位化を防止する。これにより、ＥＳＤ対策が図られている。また一方、接地線ＶＳＳ５Ｐと接地線ＶＳＳ５ＩＯとの間はインピーダンスＺ５が設けられて分離されており、ノイズ対策も万全である。
【００２６】
【発明の効果】
本発明のデータ出力回路によれば、出力ドライバのノイズ対策とＥＳＤ対策とを両立させ、しかも、データ出力回路の特性低下は招かずにすむという優れた効果があり、データ出力回路の信頼性向上に大きく貢献する。
【図面の簡単な説明】
【図１】データ出力回路の従来例を示した回路図。
【図２】データ出力回路の従来例を示した回路図。
【図３】データ出力回路の従来例を示した回路図。
【図４】本発明によるデータ出力回路の第１例を示した回路図。
【図５】図４中のダイオード回路の構成例を示した回路図。
【図６】本発明によるデータ出力回路の第２例を示した回路図。
【図７】本発明によるデータ出力回路の第３例を示した回路図。
【符号の説明】
７，９ 出力ドライバ
Ｚ４，Ｚ５ インピーダンス
ＶＳＳ４Ｐ，ＶＳＳ４ＩＯ，ＶＳＳ５Ｐ，ＶＳＳ５ＩＯ 接地線
Claims (5)
- 出力ドライバと接地線を共有するその他回路をもつデータ出力回路において、
出力ドライバの出力端子と接地線との間に、該接地線の電位が変化すると導通してこれら出力端子及び接地線を短絡させる放電スイッチを設けたことを特徴とするデータ出力回路。 - 出力ドライバ及びその他回路用の接地線とは高インピーダンスで分離した別の接地線を、前記出力ドライバ及びその他回路以外の回路に使用する請求項１記載のデータ出力回路。
- 放電スイッチは、ダイオード接続のＭＯＳトランジスタからなる請求項１又は請求項２記載のデータ出力回路。
- 出力ドライバ用の接地線とその他回路用の接地線とを高インピーダンスで分離してあるデータ出力回路において、
出力ドライバの出力端子とその他回路用の接地線との間に、該その他回路用の接地線の電位が変化すると導通してこれら出力端子及び接地線を短絡させる放電スイッチを設けたことを特徴とするデータ出力回路。 - 放電スイッチは、ダイオード接続のＭＯＳトランジスタからなる請求項４記載のデータ出力回路。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960051903A KR100193452B1 (ko) | 1996-11-04 | 1996-11-04 | 반도체 메모리 장치의 데이타 출력회로 및 그 출력방법 |
| KR1019960058941A KR100205099B1 (ko) | 1996-11-28 | 1996-11-28 | 반도체 메모리 장치의 데이타 출력회로 및 그 출력방법 |
| KR1996P58941 | 1996-11-28 | ||
| KR1996P51903 | 1996-11-28 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10224205A JPH10224205A (ja) | 1998-08-21 |
| JP3757040B2 true JP3757040B2 (ja) | 2006-03-22 |
Family
ID=26632249
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30167297A Expired - Fee Related JP3757040B2 (ja) | 1996-11-04 | 1997-11-04 | 半導体装置のデータ出力回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US5994943A (ja) |
| JP (1) | JP3757040B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2813461B1 (fr) * | 2000-08-22 | 2003-01-31 | St Microelectronics Sa | Dispositif de protection d'un transistor integre contre des decharges electrostatiques |
| TWI278093B (en) * | 2005-07-15 | 2007-04-01 | Novatek Microelectronics Corp | Level shifter ESD protection circuit with power-on-sequence consideration |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62169464A (ja) * | 1986-01-22 | 1987-07-25 | Hitachi Ltd | 半導体集積回路装置 |
| JPH0228362A (ja) * | 1988-06-10 | 1990-01-30 | Nec Ic Microcomput Syst Ltd | 半導体集積回路装置 |
| JP2598147B2 (ja) * | 1990-02-09 | 1997-04-09 | シャープ株式会社 | 半導体集積回路 |
| JPH04257256A (ja) * | 1991-02-12 | 1992-09-11 | Fujitsu Ltd | 半導体集積回路装置 |
| JPH0685174A (ja) * | 1992-09-01 | 1994-03-25 | Nec Ic Microcomput Syst Ltd | 半導体集積回路装置 |
| JP3276996B2 (ja) * | 1992-09-09 | 2002-04-22 | 株式会社東芝 | 保護回路 |
-
1997
- 1997-11-04 US US08/963,792 patent/US5994943A/en not_active Expired - Lifetime
- 1997-11-04 JP JP30167297A patent/JP3757040B2/ja not_active Expired - Fee Related
-
1999
- 1999-11-22 US US09/448,534 patent/US6271705B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5994943A (en) | 1999-11-30 |
| JPH10224205A (ja) | 1998-08-21 |
| US6271705B1 (en) | 2001-08-07 |
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| Date | Code | Title | Description |
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| RD04 | Notification of resignation of power of attorney |
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|
| A977 | Report on retrieval |
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| A131 | Notification of reasons for refusal |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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