JPH01248554A

JPH01248554A - 半導体集積回路装置

Info

Publication number: JPH01248554A
Application number: JP63077330A
Authority: JP
Inventors: Toshio Mitsumoto; 敏雄三本
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1988-03-29
Filing date: 1988-03-29
Publication date: 1989-10-04
Anticipated expiration: 2009-11-02
Also published as: JPH0687495B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）本発明は半導体集積回路装置に関し、特に入力バッファ
回路の誤動作を防止することのできる半導体集積回路装
置に関する。

（従来の技術）半導体集積回路装置には入力バッファ回路及び出力バッ
ファ回路が設けられることがある。そのような半導体集
積回路装置の構成を第５図に示す。

第５図に於いて、−点鎖線で囲まれた部分が考慮してい
る半導体集積回路装置１である。この半導体集積回路袋
ｆ１では、入力端を構成する入力パッド２と入力バッフ
ァ回路３との間に静電破壊防止用の抵抗４が接続されて
いる。抵抗４と入力バッファ回路３との間の接続点５と
共通接地、＊Ｇｄとの間には、保護用としてｎチャネル
のＭＯＳ電界効果型トランジスタ（以下、必要に応じて
「ＭＯ３ＦＥＴＪ又はｒＦＥＴ、と略称する）６が接続
されている。

入力バッファ回路３は、ｐチャネルＭＯＳＦＥＴ８及び
ｎチャネルＭＯＳＦＥＴ９を、それぞれのゲート及びド
レインを共通接続することにより構成されており、共通
接続されたゲートが上記接続点５に接続されており、共
通接続されたドレイン側は出力ノード１０に接続されて
いる。この出力ノード１０は、図示しない集積回路装置
の他の内部回路に接続されている。

他方、集積回路装置１の出力側には、同様にｐ及びｎチ
ャネルＭＯ３ＦＥＴ１１．１２のドレインを共通に接続
して構成された出力バッファ回路１３が設けられている
。共通接続されたドレインに出力信号パッド１４が接続
されており、該出力パッド１４から出力を取り出し得る
ようにされている。

また、入力バッファ回路３及び出力バッファ回路１３は
共通接地１ｉＧｄに共通に接続されており、出力側に於
いては共通接地線Ｇｄに電極パッド１５が電気的に接続
されている。

インダクタンスＬ、及びＬ２は、出力バッド１４及び電
極パッド１５より導出されており、かつシステム側に接
続するため配線手段によるインダクタンス分を等価的に
それぞれ示したものである。

即ち、ボンディングワイヤ、パッケージ・フレームの配
線及びプリント配線基板上の種々の配線手段に含まれる
インダンクタンスの総和を等価的に示すものである。ま
た、Ｃは、この半導体集積回路装置１の出力信号の負荷
容量を示す、尚、１６はシステムに於ける基準電位端子
を示し、１７は集積回路装置１以外のシステムを構成し
ている部分を示している。

上記構成に於いては、システムの他の部分１７より接続
ライン１８を介して入力パッド２に信号が入力されると
、その入力情報に対応した出力信号が出力バッファ回路
１３の出力バッド１４に現れ、該出力情報がインダクタ
ンスＬ、を介してシステムの他の部分１７に送られる。

（発明が解決しようとする課題）上記のような構成の半導体集積回路装置では、出力バッ
ファ回路１３が「ロー」レベルの信号を出力しようとし
た場合、外部配線のインダクタンスＬ２により、半導体
集積回路装置１の共通接地線Ｇ、にノイズ成分が発生し
、該ノイズにより入力バッファ回路３の入力反転電圧が
変動し、入力バッファ回路３が誤った情報を集積回路装
置１内に伝えるという問題がある。

上述の現象は、出力バッファ回路１３の駆動能力が大き
く、高速の半導体集積回路装置に於いて、よりま著に発
生し、従って半導体集積回路装置の高速化に対する大き
な障害となっていたばかりでなく、高速の半導体ｓ、′
１ｆ１回路装置を用いたシステム設計を困難なものにし
ている。

上述の問題点のメカニズムを、以下により詳細に説明す
る。

第５図の構成に於いて、初期状態として、出力バッファ
回路１３が「ハイコレベルの信号を出力しており、ＭＯ
ＳＦＥＴＩ　１がオン状態、負荷容量Ｃには「ハイ」レ
ベルが充電されており、入力パッド２には「ハイ」レベ
ルの入力信号電圧■１Ｎが与えられているものとする。

上記の初期状態から、集積回路装置１が「ロー」レベル
を出力しようとした場合の各ノードの波形を第６図に示
す。

第５図の構成に於いて、ＦＥＴＩＩがオフ状態となった
後にＦＥＴ１２がオン状態となると、容量Ｃに蓄積され
ていた電荷は、インダクタンスし３、ＦＥＴ１２、及び
インダクタンスＬ２の経路でその瞬間に放電される。こ
の放ｔｔ流により、インダクタンスＬ２の両端にスパイ
ク状の電圧が発生し、共通接地線Ｇｄに第６図（ｂ）に
示したスパイク状のノイズ電圧が発生する。

このノイズは、共通接地線Ｇ、を介して入力バッファ回
路３に伝搬し、ＦＥＴ８及び９により構成されたインバ
ータ回路の入力反転電圧を第６図（ｃ）の破線２０で示
すように変動させる。

上記入力反転電圧をＶＸとした場合、入力パッド２に与
えられている入力電圧ＶＩＮとの間の関係が、■Ｉ　Ｎ
　＜　Ｖ　、となった時点で入力バッファ回路３の出力
が反転し、第６図（ｄ）に示したスパイク状の信号が集
積回路装置１内に伝搬され、集積回路装置の誤動作を引
き起こすことになる。

よって、本発明の目的は、上述のような共通接地線を介
して入力バッファ回路に加えられるノイズ成分による入
力バッファ回路の誤動作を確実に防止することができる
構成を備えた半導体集積回路装置を提供することにある
。

（課題を解決するための手段）本発明の半導体集積回路装置は、入力端側に接続された
入力バッファ回路、出力バッファ回路、及び両バッファ
回路に共通に接続された共通接地線を有する半導体集積
回路装置であって、該入力端側にソースが、該入力バッ
ファ回路にドレインが接続されているＭＯＳ電界効果型
トランジスタと、該ＭＯＳ電界効果型トランジスタのゲ
ートに、負又は正の所定の値の電圧を印加するために、
該ゲートと負又は正の電位との間に接続された抵抗手段
と、該ＭＯＳ電界効果型トランジスタのゲートと該共通
接地線との間に接続された静電容量手段とを備えており
、そのことにより上記目的が達成される。

また、前記ＭＯＳ電界効果型トランジスタのゲートとド
レインとの間に第２の静電容量手段を設けるようにして
もよい。

あるいは、前記ＭＯＳ電界効果型トランジスタのドレイ
ンと前記共通接地線との間に第３の静電容量手段を設け
るようにしてもよい。

（作用）本発明の半導体集積回路装置では、入力バッファ回路の
入力端側に入力端との間に上述のようなＭＯＳＦＥＴが
接続されており、このＦＥＴのゲートが静電容量手段を
介して並びに負又は正の電位に抵抗手段を介して共通接
地線に接続されている。従って、出力バッファ回路側か
らスパイク状のノイズ電圧が共通接地線を介して大力バ
ッファ回路側に伝えられたとしても、上記の負又は正の
電位を基準とするノイズ電圧に対応したスパイク状の電
圧がＭＯＳＦＥＴのゲートに与えられる。

それ故、入力バッファ回路の入力反転電圧がノイズによ
りスパイク状に変動したとしても、入力バッファ回路の
入力電圧も入力反転電圧と同期して変動するため、従来
例の場合のような入力バッファ回路の誤反転現象を防止
することができる。

（実施例）本発明を実施例について以下に説明する。

第１図は本発明の第１の実施例を示す回路図である。第
１図には、半導体集積回路装置の入力バッファ回路及び
それよりも入力側の部分のみを図示している。

入力パッド２は静電破壊防止用の抵抗４に接続されてい
る。抵抗４の他端は、後述のようにｐ型のＭＯＳＦＥＴ
２２を介して、破線で囲まれた入力バッファ回路３に電
気的に接続されている。尚、７は保護用のＭＯＳＦＥＴ
を示している。

入力バッファ回路３は、前述の第５図の入力バッファ回
路３と同様であるため、同一部分に同一の参照番号を付
することによりその説明を省略する。また、特に図示は
していないが、出力側についても、第５図に示した集積
回路装置１と同様に構成されている。従って、共通接地
線Ｇ、は図示しない出力バッファ回路に接続されている
。

抵抗４の出力側の接続点２１はｐ型のＭＯＳＦＥＴ２２
のソースに、該ＦＥＴのドレインは入力バッファ回路３
に接続されている。このＭＯＳＦＥＴ２２のゲートは、
抵抗２３を介して負の基準電位−■８に接続されている
。また、ＦＥＴ２２のゲート側の接続点２４と共通接地
線Ｇ、との間にコンデンサ２５が接続されている。

次に、第１図の回路の動作を説明する。第５図の従来例
の説明の場合と同様にノイズ成分が共通接地線Ｇ、に重
畳した場合の動作を説明する。

入力バッド２に「ハイ」レベルの入力信号電圧ＶＩＮが
与えられている状態に於いて、出力バッファ回路側の放
電電流に起因するノイズ成分が共通接地線Ｇ、に重畳し
た場合の各ノードの波形を第２図に示す。

共通接地線Ｇ、に第２図（ａ）に示すノイズ成分を重畳
した場合、ＦＥＴ８，９により構成されたインバータ回
路の入力反転電圧は第２図（ｃ）に破線３０で示すよう
に変動する。

他方、接続点２４は、コンデンサ２５により共通接地線
Ｇ４に接続されているので、該接続点２４には第２図（
ｄ）に示すように負電位（Ｖｅ）を基準電位とする上記
ノイズ電圧に対応したスパイり状電圧が発生し、これが
ＦＥＴ２２のゲートに与えられる。

ＭＯＳＦＥＴ２２のチャネル領域とゲートとは酸化膜を
介して容量結合されている。また、接続ライン２６はＦ
ＥＴ２２のチャネル領域と接続されている。従って、接
続点２４におけるスパイク状の電位変化が、接続ライン
２６に伝達され、第２図（ｄ）に実線で示すように変化
する。

ＦＥＴ２２のゲート電位がスパイク状に上昇するため、
チャネル領域のインピーダンスは、ノイズ成分が大きい
程、即ちスパイク状のゲート電位上昇が大きい程高くな
り、接続ライン２６の電荷がＦＥＴ２２を介して接続点
２１側に逆流するのを妨げる方向に働く、それ故、接続
ライン２６に於けるスパイク状の電位上昇は助長される
。

よって、入力バッファ回路３の入力反転電圧がスパイク
状に変動したとしても、第２図（ｃ）に示すように接続
ライン２６より与えられる入力電圧が入力反転電圧に対
応して同相で変動することになる。従って、従来例で説
明したような入カバソファ回路の誤反転現象は発生しな
い。

第３図は、本発明の第２の実施例を示す回路図である。

この実施例では、第１図の実施例の構成に加えて、さら
に第２のコンデンサ３１が、コンデンサ２５とＦＥＴ２
２のゲートとの間の接続点３２と、接続ライン２６との
間に挿入されている。

この第２のコンデンサ３１を挿入することにより、前述
の接続ライン２６におけるスパイク状の電位上昇をより
大きくすることができる。

第４図は、本発明の第３の実施例を示す回路図である。

この第３の実施例では、第１図の実施例の構成に加えて
、第３のコンデンサ３３が接続ライン２６と共通接地線
Ｇ、との間に接続されており、第２の実施例と同様に接
続ライン２６に於けるスパイク状の電位上昇をより大き
くすることが可能とされている。

尚、基板バイアス発生回路を内蔵した集積回路装置では
、第１図〜第３図に示した負電位−■。とじては、負極
性の基板バイアス電圧を用いることもできる。

（発明の効果）以上のように、本発明によれば、入力端と入力バッファ
回路との間にＭＯＳＦＥＴが接続されており、このＭＯ
ＳＦＥＴのゲートが抵抗手段を介して負又は正の所定の
値の電位に接続されており、かつ静電容量手段を介して
共通接地線に接続されているので、共通接地線にスパイ
ク状のノイズが加えられたとしても、入力バッファ回路
の入力反転電圧の変動に応じて入力電圧も同相で変動す
ることになる。よって、入力バッファ回路のスパイク状
のノイズによる誤動作を確実に防止することができ、従
って非常に強力な駆動能力を有する出力バッファを内蔵
することが可能となり、半導体集積回路装置の高速化が
容易となる。更に、このような高速の半導体集積回路装
置を使用したシステム設計も容易となる。

−ｆ　４日第１図は本発明の第１の実施例を示す回路図、第２図（
ａ）〜（ｅ）はその実施例における各ノードの電圧波形
を示す図、第３図は本発明の第２の実施例を示す回路図
、第４図は本発明の第３の実施例を示す回路図、第５図
は従来例を示す回路図、第６図（ａ）〜（ｄ）は従来例
の各ノードの電圧波形を示す図である。

１・・・半導体集積回路装置、２・・・入力パッド、３
・・・入力バッファ回路、２２・・・ｐチャネルＭＯＳ
ＦＥＴ、２３・・・抵抗、２５・・・コンデンサ、Ｇｄ
・・・共通接地線、−ＶＢ・・・負電位。

以上

Claims

【特許請求の範囲】１、入力端側に接続された入力バッファ回路、出力バッ
ファ回路、及び両バッファ回路に共通に接続された共通
接地線を有する半導体集積回路装置であって、該入力端側にソースが、該入力バッファ回路にドレイン
が接続されているＭＯＳ電界効果型トランジスタと、該ＭＯＳ電界効果型トランジスタのゲートに、負又は正
の所定の値の電圧を印加するために、該ゲートと負又は
正の電位との間に接続された抵抗手段と、該ＭＯＳ電界効果型トランジスタのゲートと該共通接地
線との間に接続された静電容量手段とを備えている半導
体集積回路装置。