JPH0541091A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH0541091A JPH0541091A JP3197558A JP19755891A JPH0541091A JP H0541091 A JPH0541091 A JP H0541091A JP 3197558 A JP3197558 A JP 3197558A JP 19755891 A JP19755891 A JP 19755891A JP H0541091 A JPH0541091 A JP H0541091A
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- Japan
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- transistor
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- semiconductor integrated
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Abstract
(57)【要約】
【目的】 出力回路を形成する半導体集積回路の出力遅
延量を最小限に抑制し、且つ発生ノイズを低減する。 【構成】 本発明はＣＭＯＳ回路により構成されてお
り、ＰＭＯＳトランジスタ１および２と、ＮＭＯＳトラ
ンジスタ３および４と、遅延回路５および６と、負荷抵
抗１２および１３とを備えて構成されている。なお、７
および９として示されるのは、電源側配線の寄生抵抗お
よび寄生インダクタンスであり、８および１０として示
されるのは接地点側配線の寄生抵抗および寄生インダク
タンスである。また１１は負荷容量を示している。
延量を最小限に抑制し、且つ発生ノイズを低減する。 【構成】 本発明はＣＭＯＳ回路により構成されてお
り、ＰＭＯＳトランジスタ１および２と、ＮＭＯＳトラ
ンジスタ３および４と、遅延回路５および６と、負荷抵
抗１２および１３とを備えて構成されている。なお、７
および９として示されるのは、電源側配線の寄生抵抗お
よび寄生インダクタンスであり、８および１０として示
されるのは接地点側配線の寄生抵抗および寄生インダク
タンスである。また１１は負荷容量を示している。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路に関し、
特に、出力回路として利用される半導体集積回路に関す
る。
特に、出力回路として利用される半導体集積回路に関す
る。
【０００２】
【従来の技術】従来の、この種の半導体集積回路の一例
を図３に示す。本従来例は、図３に示されるように、Ｃ
ＭＯＳにより構成された例であり、入力端子５３および
出力端子５４に対応して、ＰＭＯＳトランジスタ１４
と、ＮＭＯＳトランジスタ１５と、負荷抵抗２１および
２２とを備えて構成されている。なお、図３において、
１６および１８として示されるのは、電源側配線の寄生
抵抗および寄生インダクタンスであり、１７および１９
として示されるのは接地点側配線の寄生抵抗および寄生
インダクタンスである。また２０は負荷容量である。
を図３に示す。本従来例は、図３に示されるように、Ｃ
ＭＯＳにより構成された例であり、入力端子５３および
出力端子５４に対応して、ＰＭＯＳトランジスタ１４
と、ＮＭＯＳトランジスタ１５と、負荷抵抗２１および
２２とを備えて構成されている。なお、図３において、
１６および１８として示されるのは、電源側配線の寄生
抵抗および寄生インダクタンスであり、１７および１９
として示されるのは接地点側配線の寄生抵抗および寄生
インダクタンスである。また２０は負荷容量である。
【０００３】図３において、入力端子５３より入力され
る入力信号１０１のレベルがハイからロウ、またはロウ
からハイに変化する時には、ＰＭＯＳトランジスタ１４
はオフからオン、またはオンからオフに変化し、ＮＭＯ
Ｓトランジスタ１５は、オンからオフ、またはオフから
オンに変化する。これにより、図３に示されるように電
流Ｉ1 またはＩ2 が流れ、寄生抵抗１６および１７と寄
生インダクタンス１８および１９により、電源側の節点
Ｎ1 および接地点側の節点Ｎ2 にはノイズが発生する。
る入力信号１０１のレベルがハイからロウ、またはロウ
からハイに変化する時には、ＰＭＯＳトランジスタ１４
はオフからオン、またはオンからオフに変化し、ＮＭＯ
Ｓトランジスタ１５は、オンからオフ、またはオフから
オンに変化する。これにより、図３に示されるように電
流Ｉ1 またはＩ2 が流れ、寄生抵抗１６および１７と寄
生インダクタンス１８および１９により、電源側の節点
Ｎ1 および接地点側の節点Ｎ2 にはノイズが発生する。
【０００４】これらのノイズは、他の回路にも回り込
み、それらの回路に誤動作を誘発させる要因となる。こ
のノイズの発生要因となる逆起電力は、寄生インダクタ
ンスをＬ、流入する電流をＩとすると、Ｌ（ｄＩ／ｄ
ｔ）にて与えられるが、単位時間に変化する電流Ｉの大
きさに比例し、またＰＭＯＳトランジスタ１４およびＮ
ＭＯＳトランジスタ１５の能力にも比例する。
み、それらの回路に誤動作を誘発させる要因となる。こ
のノイズの発生要因となる逆起電力は、寄生インダクタ
ンスをＬ、流入する電流をＩとすると、Ｌ（ｄＩ／ｄ
ｔ）にて与えられるが、単位時間に変化する電流Ｉの大
きさに比例し、またＰＭＯＳトランジスタ１４およびＮ
ＭＯＳトランジスタ１５の能力にも比例する。
【０００５】図４（ａ）、（ｂ）、（ｃ）、（ｄ）およ
び（ｅ）に示されるのは、本例における動作波形図を示
しており、それぞれ、図４（ａ）はＩ1 またはＩ2 の絶
対値を、図４（ｂ）および（ｃ）は入力信号１０１およ
び出力信号１０２を、図４（ｄ）および（ｅ）は節点Ｎ
1 およびＮ2 におけるノイズを表わしている。そして、
図４において実線にて示されるのは、ＰＭＯＳトランジ
スタ１４およびＮＭＯＳトランジスタ１５を含む出力ト
ランジスタの能力が大である場合の動作波形図であり、
また点線にて示されるのは、前記出力トランジスタの能
力が小である場合の動作波形図である。
び（ｅ）に示されるのは、本例における動作波形図を示
しており、それぞれ、図４（ａ）はＩ1 またはＩ2 の絶
対値を、図４（ｂ）および（ｃ）は入力信号１０１およ
び出力信号１０２を、図４（ｄ）および（ｅ）は節点Ｎ
1 およびＮ2 におけるノイズを表わしている。そして、
図４において実線にて示されるのは、ＰＭＯＳトランジ
スタ１４およびＮＭＯＳトランジスタ１５を含む出力ト
ランジスタの能力が大である場合の動作波形図であり、
また点線にて示されるのは、前記出力トランジスタの能
力が小である場合の動作波形図である。
【０００６】即ち、図（ｄ）および（ｅ）より明らかな
ように、ＰＭＯＳトランジスタ１４およびＮＭＯＳトラ
ンジスタ１５を含む出力トランジスタの能力が大である
場合よりも、能力が小である場合の方がノイズの発生レ
ベルが低いことが分かる。しかしながら、図４（ｂ）お
よび（ｃ）より明らかなように、出力トランジスタの能
力が大である場合には、出力信号（図４（ｃ）参照）の
遅延量が著しく増大する。
ように、ＰＭＯＳトランジスタ１４およびＮＭＯＳトラ
ンジスタ１５を含む出力トランジスタの能力が大である
場合よりも、能力が小である場合の方がノイズの発生レ
ベルが低いことが分かる。しかしながら、図４（ｂ）お
よび（ｃ）より明らかなように、出力トランジスタの能
力が大である場合には、出力信号（図４（ｃ）参照）の
遅延量が著しく増大する。
【０００７】このために、出力トランジスタを形成する
ＰＭＯＳトランジスタ１４およびＮＭＯＳトランジスタ
１５の能力を、或る程度小さくすることによりノイズの
レベルを抑制することが必要とはなるものの、この結果
として出力遅延時間が増大することになる。
ＰＭＯＳトランジスタ１４およびＮＭＯＳトランジスタ
１５の能力を、或る程度小さくすることによりノイズの
レベルを抑制することが必要とはなるものの、この結果
として出力遅延時間が増大することになる。
【０００８】
【発明が解決しようとする課題】上述した従来の半導体
集積回路においては、寄生インダクタンス等によるノイ
ズの発生を抑制するために、出力トランジスタの能力を
小さくする必要があり、このため、出力回路としての遅
延時間が増大するという欠点がある。
集積回路においては、寄生インダクタンス等によるノイ
ズの発生を抑制するために、出力トランジスタの能力を
小さくする必要があり、このため、出力回路としての遅
延時間が増大するという欠点がある。
【０００９】
【課題を解決するための手段】本発明の半導体集積回路
は、出力回路を形成する半導体集積回路において、ソー
スが高電位側の電源に接続され、ゲートが入力端子が接
続されて、ドレインが出力端子に接続される第１のＰＭ
ＯＳトランジスタと、ドレインが前記出力端子に接続さ
れ、ゲートが前記入力端子に接続されて、ソースが低電
位側の電源に接続される第１のＮＭＯＳトランジスタ
と、を備えて形成される出力トランジスタを第１の出力
トランジスタとし、ソースが高電位側の電源に接続さ
れ、数値ｎを２以上の整数として、ゲートが第（２ｎ−
３）の遅延回路を介して第（ｎ−１）のＰＭＯＳトラン
ジスタのゲートに接続され、ドレインが前記出力端子に
接続される第ｎのＰＭＯＳトランジスタと、ドレインが
前記出力端子に接続され、ゲートが第２（ｎ−１）の遅
延回路を介して第（ｎ−１）のＮＭＯＳトランジスタの
ゲートに接続されて、ソースが低電位側の電源に接続さ
れる第ｎのＮＭＯＳトランジスタと、を備えて形成され
る第ｎの出力トランジスタと、備えて構成される。
は、出力回路を形成する半導体集積回路において、ソー
スが高電位側の電源に接続され、ゲートが入力端子が接
続されて、ドレインが出力端子に接続される第１のＰＭ
ＯＳトランジスタと、ドレインが前記出力端子に接続さ
れ、ゲートが前記入力端子に接続されて、ソースが低電
位側の電源に接続される第１のＮＭＯＳトランジスタ
と、を備えて形成される出力トランジスタを第１の出力
トランジスタとし、ソースが高電位側の電源に接続さ
れ、数値ｎを２以上の整数として、ゲートが第（２ｎ−
３）の遅延回路を介して第（ｎ−１）のＰＭＯＳトラン
ジスタのゲートに接続され、ドレインが前記出力端子に
接続される第ｎのＰＭＯＳトランジスタと、ドレインが
前記出力端子に接続され、ゲートが第２（ｎ−１）の遅
延回路を介して第（ｎ−１）のＮＭＯＳトランジスタの
ゲートに接続されて、ソースが低電位側の電源に接続さ
れる第ｎのＮＭＯＳトランジスタと、を備えて形成され
る第ｎの出力トランジスタと、備えて構成される。
【００１０】なお、上記の整数値ｎは２に設定してもよ
い。
い。
【００１１】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１２】図１は本発明の一実施例を示すブロック図
である。図１に示されるように、本実施例はＣＭＯＳ回
路により構成されており、ＰＭＯＳトランジスタ１およ
び２と、ＮＭＯＳトランジスタ３および４と、遅延回路
５および６と、負荷抵抗１２および１３とを備えて構成
されている。なお、図１において、７および９として示
されるのは、電源側配線の寄生抵抗および寄生インダク
タンスであり、８および１０として示されるのは接地点
側配線の寄生抵抗および寄生インダクタンスである。ま
た１１は負荷容量を示している。
である。図１に示されるように、本実施例はＣＭＯＳ回
路により構成されており、ＰＭＯＳトランジスタ１およ
び２と、ＮＭＯＳトランジスタ３および４と、遅延回路
５および６と、負荷抵抗１２および１３とを備えて構成
されている。なお、図１において、７および９として示
されるのは、電源側配線の寄生抵抗および寄生インダク
タンスであり、８および１０として示されるのは接地点
側配線の寄生抵抗および寄生インダクタンスである。ま
た１１は負荷容量を示している。
【００１３】図１において、入力端子５１より入力され
る入力信号１０１のレベルがハイからロウ、またはロウ
からハイに変化する時には、ＰＭＯＳトランジスタ１は
オフからオン、またはオンからオフに変化し、ＮＭＯＳ
トランジスタ３は、オンからオフ、またはオフからオン
に変化する。これにより、ＰＭＯＳトランジスタ１およ
びＮＭＯＳトランジスタ３には、それぞれ図１に示され
るように電流Ｉ11またはＩ21が流れる。この場合、ＰＭ
ＯＳトランジスタ１およびＮＭＯＳトランジスタ３の能
力は、従来例の場合に比較して十分に小さく設定してあ
り、このために、Ｉ11またはＩ21は、それぞれ対応する
Ｉ1 またはＩ2 よりは十分に小さい電流値となり、ノイ
ズの発生レベルは小さいレベルに抑制されている。
る入力信号１０１のレベルがハイからロウ、またはロウ
からハイに変化する時には、ＰＭＯＳトランジスタ１は
オフからオン、またはオンからオフに変化し、ＮＭＯＳ
トランジスタ３は、オンからオフ、またはオフからオン
に変化する。これにより、ＰＭＯＳトランジスタ１およ
びＮＭＯＳトランジスタ３には、それぞれ図１に示され
るように電流Ｉ11またはＩ21が流れる。この場合、ＰＭ
ＯＳトランジスタ１およびＮＭＯＳトランジスタ３の能
力は、従来例の場合に比較して十分に小さく設定してあ
り、このために、Ｉ11またはＩ21は、それぞれ対応する
Ｉ1 またはＩ2 よりは十分に小さい電流値となり、ノイ
ズの発生レベルは小さいレベルに抑制されている。
【００１４】他方、出力信号１０２における遅延量を小
さくするために、遅延回路５および６により遅延された
入力信号のレベルがハイからロウ、またはロウからハイ
に変化する時には、ＰＭＯＳトランジスタ２はオフから
オン、またはオンからオフに変化し、ＮＭＯＳトランジ
スタ４は、オンからオフ、またはオフからオンに変化す
る。これにより、ＰＭＯＳトランジスタ２およびＮＭＯ
Ｓトランジスタ４には、それぞれ図１に示されるように
電流Ｉ12またはＩ22が流れる。この電流Ｉ12またはＩ22
は、既に前述の電流Ｉ11またはＩ21により負荷容量１１
に蓄積されている電荷が、或る程度変化されているため
に、寄生インダクタンス等により発生するノイズの総和
は、従来例の場合よりは小さくなり、また、出力信号の
遅延量も最小限に抑制することが可能となる。
さくするために、遅延回路５および６により遅延された
入力信号のレベルがハイからロウ、またはロウからハイ
に変化する時には、ＰＭＯＳトランジスタ２はオフから
オン、またはオンからオフに変化し、ＮＭＯＳトランジ
スタ４は、オンからオフ、またはオフからオンに変化す
る。これにより、ＰＭＯＳトランジスタ２およびＮＭＯ
Ｓトランジスタ４には、それぞれ図１に示されるように
電流Ｉ12またはＩ22が流れる。この電流Ｉ12またはＩ22
は、既に前述の電流Ｉ11またはＩ21により負荷容量１１
に蓄積されている電荷が、或る程度変化されているため
に、寄生インダクタンス等により発生するノイズの総和
は、従来例の場合よりは小さくなり、また、出力信号の
遅延量も最小限に抑制することが可能となる。
【００１５】なお、図２（ａ）、（ｂ）、（ｃ）、
（ｄ）および（ｅ）に示されるのは、本実施例における
動作波形図を示しており、それぞれ、図２（ａ）はＩ1
＋Ｉ2 またはＩ21＋Ｉ22の絶対値を、図２（ｂ）および
（ｃ）は入力信号１０１および出力信号１０２を、図２
（ｄ）および（ｅ）は節点Ｎ1 およびＮ2 におけるノイ
ズを表わしている。そして、図２（ｃ）、（ｄ）および
（ｅ）において実線にて示されるのは、本実施例におけ
る動作波形図を示し、また点線にて示されるのは、従来
例の場合における動作波形図である。
（ｄ）および（ｅ）に示されるのは、本実施例における
動作波形図を示しており、それぞれ、図２（ａ）はＩ1
＋Ｉ2 またはＩ21＋Ｉ22の絶対値を、図２（ｂ）および
（ｃ）は入力信号１０１および出力信号１０２を、図２
（ｄ）および（ｅ）は節点Ｎ1 およびＮ2 におけるノイ
ズを表わしている。そして、図２（ｃ）、（ｄ）および
（ｅ）において実線にて示されるのは、本実施例におけ
る動作波形図を示し、また点線にて示されるのは、従来
例の場合における動作波形図である。
【００１６】
【発明の効果】以上説明したように、本発明は、半導体
集積回路の出力回路に適用されて、出力トランジスタを
並列に２分割し、相互のゲート間に遅延回路を挿入する
ことにより、出力信号における遅延量を最小限に止め
て、寄生インダクタンス等に起因するノイズを低減させ
ることができるという効果がある。
集積回路の出力回路に適用されて、出力トランジスタを
並列に２分割し、相互のゲート間に遅延回路を挿入する
ことにより、出力信号における遅延量を最小限に止め
て、寄生インダクタンス等に起因するノイズを低減させ
ることができるという効果がある。
【図１】本発明の一実施例を示すブロック図である。
【図２】本実施例における動作波形図である。
【図３】従来例を示すブロック図である。
【図４】従来例における動作波形図である。
１、２、１４ ＰＭＯＳトランジスタ ３、４、１５ ＮＭＯＳトランジスタ ５、６ 遅延回路 ７、８、１６、１７ 寄生抵抗 ９、１０、１８、１９ 寄生インダクタンス １１、２０ 負荷容量 １２、１３、２１、２２ 負荷抵抗
Claims (2)
- 【請求項１】 出力回路を形成する半導体集積回路にお
いて、 ソースが高電位側の電源に接続され、ゲートが入力端子
に接続されて、ドレインが出力端子に接続される第１の
ＰＭＯＳトランジスタと、 ドレインが前記出力端子に接続され、ゲートが前記入力
端子に接続されて、ソースが低電位側の電源に接続され
る第１のＮＭＯＳトランジスタと、 を備えて形成される出力トランジスタを第１の出力トラ
ンジスタとし、 ソースが高電位側の電源に接続され、数値ｎを２以上の
整数として、ゲートが第（２ｎ−３）の遅延回路を介し
て第（ｎ−１）のＰＭＯＳトランジスタのゲートに接続
され、ドレインが前記出力端子に接続される第ｎのＰＭ
ＯＳトランジスタと、 ドレインが前記出力端子に接続され、ゲートが第２（ｎ
−１）の遅延回路を介して第（ｎ−１）のＮＭＯＳトラ
ンジスタのゲートに接続されて、ソースが低電位側の電
源に接続される第ｎのＮＭＯＳトランジスタと、 を備えて形成される第ｎの出力トランジスタと、 を備えることを特徴とする半導体集積回路。 - 【請求項２】 前記整数値ｎが２に設定される請求項１
記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3197558A JPH0541091A (ja) | 1991-08-07 | 1991-08-07 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3197558A JPH0541091A (ja) | 1991-08-07 | 1991-08-07 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0541091A true JPH0541091A (ja) | 1993-02-19 |
Family
ID=16376496
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3197558A Pending JPH0541091A (ja) | 1991-08-07 | 1991-08-07 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0541091A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6472911B1 (en) | 2001-10-30 | 2002-10-29 | Oki Electric Industry Co., Ltd. | Output buffer circuit of semiconductor integrated circuit |
| US6518557B1 (en) | 1999-01-14 | 2003-02-11 | Sharp Kabushiki Kaisha | Two-dimensional image detector, active-matrix substrate, and display device |
| US6562659B1 (en) * | 1999-06-14 | 2003-05-13 | Sharp Kabushiki Kaisha | External circuit packaging method and thermocompression bonding apparatus |
-
1991
- 1991-08-07 JP JP3197558A patent/JPH0541091A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6518557B1 (en) | 1999-01-14 | 2003-02-11 | Sharp Kabushiki Kaisha | Two-dimensional image detector, active-matrix substrate, and display device |
| US6562659B1 (en) * | 1999-06-14 | 2003-05-13 | Sharp Kabushiki Kaisha | External circuit packaging method and thermocompression bonding apparatus |
| US6472911B1 (en) | 2001-10-30 | 2002-10-29 | Oki Electric Industry Co., Ltd. | Output buffer circuit of semiconductor integrated circuit |
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