JP2568636B2 - インバータ回路 - Google Patents
インバータ回路Info
- Publication number
- JP2568636B2 JP2568636B2 JP63162939A JP16293988A JP2568636B2 JP 2568636 B2 JP2568636 B2 JP 2568636B2 JP 63162939 A JP63162939 A JP 63162939A JP 16293988 A JP16293988 A JP 16293988A JP 2568636 B2 JP2568636 B2 JP 2568636B2
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- JP
- Japan
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- channel transistor
- inverter circuit
- transistor
- ground
- current
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
- H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】 ［概要］ 集積回路の出力バッファ回路等に使用されるインバー
タ回路のスイッチング動作時におけるノイズの発生を抑
制可能とした回路構成に関し、 必要とするスイッチング速度を確保しながら、スイッ
チング動作時にＰチャンネル及びＮチャンネルMOSトラ
ンジスタに流れる貫通電流あるいは外部負荷からＮチャ
ンネルMOSトランジスタに流れる放電電流のビーク値を
抑制してグリッチによる内部回路の誤動作を未然に防止
することを目的とし、 ＰチャンネルMOSトランジスタのドレイン端子とグラ
ンドとの間に複数のＮチャンネルMOSトランジスタを並
列に接続するとともに最前段のＮチャネルMOSトランジ
スタのゲート端子に入力信号を入力し、終段のＮチャン
ネルMOSトランジスタを除いて各ＮチャンネルMOSトラン
ジスタのソース端子は抵抗を介して接地し、各Ｎチャン
ネルMOSトランジスタのゲート端子はその前段のＮチャ
ンネルMOSトランジスタのソース端子に接続するように
構成する。
タ回路のスイッチング動作時におけるノイズの発生を抑
制可能とした回路構成に関し、 必要とするスイッチング速度を確保しながら、スイッ
チング動作時にＰチャンネル及びＮチャンネルMOSトラ
ンジスタに流れる貫通電流あるいは外部負荷からＮチャ
ンネルMOSトランジスタに流れる放電電流のビーク値を
抑制してグリッチによる内部回路の誤動作を未然に防止
することを目的とし、 ＰチャンネルMOSトランジスタのドレイン端子とグラ
ンドとの間に複数のＮチャンネルMOSトランジスタを並
列に接続するとともに最前段のＮチャネルMOSトランジ
スタのゲート端子に入力信号を入力し、終段のＮチャン
ネルMOSトランジスタを除いて各ＮチャンネルMOSトラン
ジスタのソース端子は抵抗を介して接地し、各Ｎチャン
ネルMOSトランジスタのゲート端子はその前段のＮチャ
ンネルMOSトランジスタのソース端子に接続するように
構成する。
［産業上の利用分野］ この発明は集積回路の出力バッファ回路等に使用され
るインバータ回路において、そのスイッチング動作にお
けるノイズの発生を抑制可能とした回路構成に関するも
のである。
るインバータ回路において、そのスイッチング動作にお
けるノイズの発生を抑制可能とした回路構成に関するも
のである。
近年のコンピュータシステムの高速化及び大容量化の
要請にともない、そのコンピュータシステムを構成する
LSIの集積度も益々向上され、その動作速度も高速化さ
れている。このようなLSIでは内部回路で使用されるト
ランジスタより大きなディメンジョンのトランジスタで
構成される出力バッファ回路で外部負荷を高速駆動する
ことが行われている。
要請にともない、そのコンピュータシステムを構成する
LSIの集積度も益々向上され、その動作速度も高速化さ
れている。このようなLSIでは内部回路で使用されるト
ランジスタより大きなディメンジョンのトランジスタで
構成される出力バッファ回路で外部負荷を高速駆動する
ことが行われている。
［従来の技術］ CMOSプロセス集積回路等で使用される出力バッファ回
路は第３図に示すようにCMOS構成のインバータ回路11,1
2が直列に接続されて構成され、出力最終段を構成する
後段のインバータ回路12はその出力端子に接続される外
部負荷に対し充分な駆動能力を確保して動作速度を向上
させるためにそのＰチャンネルトランジスタTpとＮチャ
ンネルトランジスタTnのディメンジョンは内部回路を構
成するトランジスタより大きなディメンジョンで構成さ
れている。この後段のインバータ回路12の入出力特性を
第４図に従って説明すると、例えば入力電圧VinがＬレ
ベルからＨレベルに移行するとき出力電圧VoutはＨレベ
ルからＬレベルに移行する。その過渡状態において入力
電圧VinがＮチャンネルトランジスタのしきい値Vth1を
越えてからＰチャンネルトランジスタのしきい値Vth2を
越えるまでの間で両トランジスタTp,Tnを貫通する貫通
電流が流れるとともに、ＮチャンネルトランジスタTnが
オン状態となるにともなって外部負荷からＮチャンネル
トランジスタに放電電流が流れ、この貫通電流及び放電
電流がこのインバータ回路12のグランドＧから内部回路
のグランドに第４図に破線で示すようにピーク値の高い
負荷電流Ｉとして流れる。従って、この負荷電流Ｉが内
部回路のグランドにグリッチを発生させ、そのグリッチ
により内部回路が誤動作することがあった。
路は第３図に示すようにCMOS構成のインバータ回路11,1
2が直列に接続されて構成され、出力最終段を構成する
後段のインバータ回路12はその出力端子に接続される外
部負荷に対し充分な駆動能力を確保して動作速度を向上
させるためにそのＰチャンネルトランジスタTpとＮチャ
ンネルトランジスタTnのディメンジョンは内部回路を構
成するトランジスタより大きなディメンジョンで構成さ
れている。この後段のインバータ回路12の入出力特性を
第４図に従って説明すると、例えば入力電圧VinがＬレ
ベルからＨレベルに移行するとき出力電圧VoutはＨレベ
ルからＬレベルに移行する。その過渡状態において入力
電圧VinがＮチャンネルトランジスタのしきい値Vth1を
越えてからＰチャンネルトランジスタのしきい値Vth2を
越えるまでの間で両トランジスタTp,Tnを貫通する貫通
電流が流れるとともに、ＮチャンネルトランジスタTnが
オン状態となるにともなって外部負荷からＮチャンネル
トランジスタに放電電流が流れ、この貫通電流及び放電
電流がこのインバータ回路12のグランドＧから内部回路
のグランドに第４図に破線で示すようにピーク値の高い
負荷電流Ｉとして流れる。従って、この負荷電流Ｉが内
部回路のグランドにグリッチを発生させ、そのグリッチ
により内部回路が誤動作することがあった。
そこで、このようなグリッチの発生を防止するために
比較的ディメンジョンの小さいトランジスタで構成され
るインバータ回路を２段構成として共通のゲート信号に
より並列動作させることにより外部負荷に対する駆動能
力を確保するとともに一方のインバータ回路のＮチャン
ネルトランジスタに入力されるゲート信号は遅延回路に
より遅延させて各インバータ回路のＮチャネルトランジ
スタの動作に時間差を設けることにより貫通電流のピー
クを分散させてグリッチの発生を防止するようにした出
力バッファ回路が提案されている。
比較的ディメンジョンの小さいトランジスタで構成され
るインバータ回路を２段構成として共通のゲート信号に
より並列動作させることにより外部負荷に対する駆動能
力を確保するとともに一方のインバータ回路のＮチャン
ネルトランジスタに入力されるゲート信号は遅延回路に
より遅延させて各インバータ回路のＮチャネルトランジ
スタの動作に時間差を設けることにより貫通電流のピー
クを分散させてグリッチの発生を防止するようにした出
力バッファ回路が提案されている。
［発明が解決しようとする課題］ しかし、上記のような遅延回路によりＮチャンネルト
ランジスタの動作を遅延させる構成では貫通電流のピー
ク値を低くすることはできるが、各インバータ回路のＮ
チャンネルトランジスタがともにオン状態のときに外部
負荷から流れ込む放電電流に対してはそのピーク値を抑
制することはできず、依然として内部回路のグランドに
グリッチが発生することがあるという問題点があった。
この発明の目的は出力バッファ回路等に使用するインバ
ータ回路において、必要とするスイッチング速度を確保
しながら、スイッチング動作時にＰチャンネル及びＮチ
ャンネルトランジスタを経てグランドにに流れる貫通電
流及び外部負荷からＮチャンネルトランジスタを経てグ
ランドに流れる放電電流のピーク値を抑制してグリッチ
による内部回路の誤動作を未然に防止し得るインバータ
回路を提供するにある。
ランジスタの動作を遅延させる構成では貫通電流のピー
ク値を低くすることはできるが、各インバータ回路のＮ
チャンネルトランジスタがともにオン状態のときに外部
負荷から流れ込む放電電流に対してはそのピーク値を抑
制することはできず、依然として内部回路のグランドに
グリッチが発生することがあるという問題点があった。
この発明の目的は出力バッファ回路等に使用するインバ
ータ回路において、必要とするスイッチング速度を確保
しながら、スイッチング動作時にＰチャンネル及びＮチ
ャンネルトランジスタを経てグランドにに流れる貫通電
流及び外部負荷からＮチャンネルトランジスタを経てグ
ランドに流れる放電電流のピーク値を抑制してグリッチ
による内部回路の誤動作を未然に防止し得るインバータ
回路を提供するにある。
［課題を解決するための手段］ CMOS構成のインバータ回路においてＰチャンネルトラ
ンジスタのドレイン端子とグランドとの間に複数のＮチ
ャンネルトランジスタを並列に接続する。その複数のＮ
チャンネルトランジスタの最前段のＮチャンネルトラン
ジスタのゲート端子に入力信号を入力し、終段のＮチャ
ンネルトランジスタを除いて各Ｎチャンネルトランジス
タのソース端子は抵抗を介して接地する。そして、各Ｎ
チャンネルトランジスタのゲート端子はその前段のＮチ
ャンネルトランジスタのソース端子に接続したものであ
る。
ンジスタのドレイン端子とグランドとの間に複数のＮチ
ャンネルトランジスタを並列に接続する。その複数のＮ
チャンネルトランジスタの最前段のＮチャンネルトラン
ジスタのゲート端子に入力信号を入力し、終段のＮチャ
ンネルトランジスタを除いて各Ｎチャンネルトランジス
タのソース端子は抵抗を介して接地する。そして、各Ｎ
チャンネルトランジスタのゲート端子はその前段のＮチ
ャンネルトランジスタのソース端子に接続したものであ
る。
［作用］ 入力信号に基いて前段のＮチャンネルトランジスタが
オン状態となることによりＰチャンネルトランジスタか
ら流れる貫通電流及び外部負荷から流れる放電電流が前
段のＮチャンネルトランジスタを経てグランドに流れる
と、抵抗によりその前段のＮチャンネルトランジスタの
ソース端子電圧が上昇して次段のＮチャンネルトランジ
スタがやや遅れてオン状態となり、前記貫通電流及び放
電電流は電段のＮチャンネルトランジスタから後段のＮ
チャンネルトランジスタに徐々に移行して流れる。従っ
て、グランドに流れる貫通電流及び放電電流のピーク値
は抑制される。
オン状態となることによりＰチャンネルトランジスタか
ら流れる貫通電流及び外部負荷から流れる放電電流が前
段のＮチャンネルトランジスタを経てグランドに流れる
と、抵抗によりその前段のＮチャンネルトランジスタの
ソース端子電圧が上昇して次段のＮチャンネルトランジ
スタがやや遅れてオン状態となり、前記貫通電流及び放
電電流は電段のＮチャンネルトランジスタから後段のＮ
チャンネルトランジスタに徐々に移行して流れる。従っ
て、グランドに流れる貫通電流及び放電電流のピーク値
は抑制される。
［実施例］ 以下、この発明を具体化した一実施例を第１図及び第
２図に従って説明すると、CMOS構成の出力バッファ回路
１は第一のインバータ回路２と第二のインバータ回路３
とより構成され、第一のインバータ回路２に内部回路が
接続されるとともに両インバータ回路2,3のグランドＧ
は内部回路のグランドと接続されている。第二のインバ
ータ回路３を構成する各トランジスタは第一のインバー
タ回路２を構成するトランジスタよりディメンジョンの
大きなトランジスタで構成され、Ｐチャンネルトランジ
スタTpのソース端子に電源電圧Vccが印加され、ドレイ
ン端子は出力端子Ｔに接続されている。また、Ｐチャン
ネルトランジスタTpのドレイン端子には、その合計ディ
メンジョンが第３図におけるＮチャンネルトランジスタ
と等価となるように２分割された２個のＮチャンネルト
ランジスタTn1,Tn2が並列に接続されている。すなわ
ち、前段の第一のＮチャンネルトランジスタTn1はその
ドレイン端子がＰチャンネルトランジスタTpのドレイン
端子に接続され、ソース端子は抵抗Ｒを介してグランド
Ｇに接続され、ゲート端子に第一のインバータ回路２の
出力電圧が入力されるようになっている。また、第二の
ＮチャンネルトランジスタTn2のドレイン端子は同じく
ＰチャンネルトランジスタTpのドレイン端子に接続され
るとともにゲート端子は第一のＮチャンネルトランジス
タTn1のソース端子に接続され、ソース端子はグランド
Ｇに接続されている。
２図に従って説明すると、CMOS構成の出力バッファ回路
１は第一のインバータ回路２と第二のインバータ回路３
とより構成され、第一のインバータ回路２に内部回路が
接続されるとともに両インバータ回路2,3のグランドＧ
は内部回路のグランドと接続されている。第二のインバ
ータ回路３を構成する各トランジスタは第一のインバー
タ回路２を構成するトランジスタよりディメンジョンの
大きなトランジスタで構成され、Ｐチャンネルトランジ
スタTpのソース端子に電源電圧Vccが印加され、ドレイ
ン端子は出力端子Ｔに接続されている。また、Ｐチャン
ネルトランジスタTpのドレイン端子には、その合計ディ
メンジョンが第３図におけるＮチャンネルトランジスタ
と等価となるように２分割された２個のＮチャンネルト
ランジスタTn1,Tn2が並列に接続されている。すなわ
ち、前段の第一のＮチャンネルトランジスタTn1はその
ドレイン端子がＰチャンネルトランジスタTpのドレイン
端子に接続され、ソース端子は抵抗Ｒを介してグランド
Ｇに接続され、ゲート端子に第一のインバータ回路２の
出力電圧が入力されるようになっている。また、第二の
ＮチャンネルトランジスタTn2のドレイン端子は同じく
ＰチャンネルトランジスタTpのドレイン端子に接続され
るとともにゲート端子は第一のＮチャンネルトランジス
タTn1のソース端子に接続され、ソース端子はグランド
Ｇに接続されている。
さて、このように構成された第二のインバータ回路３
では、例えば第一のインバータ回路２から出力される入
力電圧Vi1がＬレベルに保持されている場合にはＰチャ
ンネルトランジスタTpがオン状態に保持されるとともに
第一及び第二のＮチャンネルトランジスタTn1,Tn2がオ
フ状態に保持されて出力電圧Voはほぼ電源電圧に等しい
Ｈレベルに保持され、この状態では外部負荷に第１図に
示す容量負荷Ｃが接続されているとその容量負荷はＨレ
ベルまで充電されている。
では、例えば第一のインバータ回路２から出力される入
力電圧Vi1がＬレベルに保持されている場合にはＰチャ
ンネルトランジスタTpがオン状態に保持されるとともに
第一及び第二のＮチャンネルトランジスタTn1,Tn2がオ
フ状態に保持されて出力電圧Voはほぼ電源電圧に等しい
Ｈレベルに保持され、この状態では外部負荷に第１図に
示す容量負荷Ｃが接続されているとその容量負荷はＨレ
ベルまで充電されている。
この状態から第２図に示すように入力電圧Vi1がＬレ
ベルからＨレベルに移行すると、その過渡状態において
入力電圧Vi1が第一のＮチャンネルトランジスタTn1のし
きい値Vth1を越えると第一のＮチャンネルトランジスタ
Tn1がオン状態となってＰチャンネルトランジスタTpか
ら第一のＮチャンネルトランジスタTn1を経てグランド
Ｇに貫通電流が流れ始め、出力電圧Voが下降し始める。
すると、負荷容量Ｃから第一のＮチャンネルトランジス
タTn1を経てグランドＧに放電電流が流れ始め、その貫
通電流及び放電電流が抵抗Ｒを経てグランドＧに負荷電
流I1として流れることにより第一のＮチャンネルトラン
ジスタTn1のソース端子電圧が徐々に上昇する。そし
て、そのソース端子電圧が第二のＮチャンネルトランジ
スタTn2の入力電圧Vi2となって第二のＮチャンネルトラ
ンジスタTn2がオン状態となり、同第二のＮチャンネル
トランジスタTn2に負荷電流I2が流れ始める。
ベルからＨレベルに移行すると、その過渡状態において
入力電圧Vi1が第一のＮチャンネルトランジスタTn1のし
きい値Vth1を越えると第一のＮチャンネルトランジスタ
Tn1がオン状態となってＰチャンネルトランジスタTpか
ら第一のＮチャンネルトランジスタTn1を経てグランド
Ｇに貫通電流が流れ始め、出力電圧Voが下降し始める。
すると、負荷容量Ｃから第一のＮチャンネルトランジス
タTn1を経てグランドＧに放電電流が流れ始め、その貫
通電流及び放電電流が抵抗Ｒを経てグランドＧに負荷電
流I1として流れることにより第一のＮチャンネルトラン
ジスタTn1のソース端子電圧が徐々に上昇する。そし
て、そのソース端子電圧が第二のＮチャンネルトランジ
スタTn2の入力電圧Vi2となって第二のＮチャンネルトラ
ンジスタTn2がオン状態となり、同第二のＮチャンネル
トランジスタTn2に負荷電流I2が流れ始める。
この第二のＮチャンネルトランジスタTn2の入力電圧V
i2は第２図に破線で示すように第一のＮチャンネルトラ
ンジスタTn1の入力電圧Vi1に比して遅れて立上がる。そ
して、この入力電圧Vi2が第二のＮチャンネルトランジ
スタTn2のしきい値Vth1を越えた時、第二のＮチャンネ
ルトランジスタTn2に負荷電流I2が流れ出す。そして、
第一のＮチャンネルトランジスタTn1に流れる負荷電流I
1はそのソース端子電圧が上昇しているため徐々に減少
し、第二のＮチャンネルトランジスタTn2に流れる負荷
電流I2が増大する。このような動作の後、入力電圧Vi1
がＰチャンネルトランジスタTpのしきい値Vth2に近付く
につれて貫通電流は徐々に収束し、負荷容量Ｃからの放
電電流もその充電量に応じた放電後に収束する。
i2は第２図に破線で示すように第一のＮチャンネルトラ
ンジスタTn1の入力電圧Vi1に比して遅れて立上がる。そ
して、この入力電圧Vi2が第二のＮチャンネルトランジ
スタTn2のしきい値Vth1を越えた時、第二のＮチャンネ
ルトランジスタTn2に負荷電流I2が流れ出す。そして、
第一のＮチャンネルトランジスタTn1に流れる負荷電流I
1はそのソース端子電圧が上昇しているため徐々に減少
し、第二のＮチャンネルトランジスタTn2に流れる負荷
電流I2が増大する。このような動作の後、入力電圧Vi1
がＰチャンネルトランジスタTpのしきい値Vth2に近付く
につれて貫通電流は徐々に収束し、負荷容量Ｃからの放
電電流もその充電量に応じた放電後に収束する。
従って、この出力バッファ回路１のグランドＧには第
２図に破線で示す負荷電流I3が流れ、その負荷電流I3は
同図に鎖線で示すように第一のＮチャンネルトランジス
タTn1に流れる一次電流I1と、その一次電流I1より時間
的に遅れて第二のＮチャンネルトランジスタTn2に流れ
る二次電流I2の総和として流れる。この結果、グランド
Ｇに流れる負荷電流I3は時間的に分散されてそのピーク
値は低くなるので、内部回路のグランドＧに発生するグ
リッチを抑制することができる。
２図に破線で示す負荷電流I3が流れ、その負荷電流I3は
同図に鎖線で示すように第一のＮチャンネルトランジス
タTn1に流れる一次電流I1と、その一次電流I1より時間
的に遅れて第二のＮチャンネルトランジスタTn2に流れ
る二次電流I2の総和として流れる。この結果、グランド
Ｇに流れる負荷電流I3は時間的に分散されてそのピーク
値は低くなるので、内部回路のグランドＧに発生するグ
リッチを抑制することができる。
また、入力電圧Vi1がＨレベルからＬレベルに移行す
るときすなわち出力電圧VoがＬレベルからＨレベルに移
行するときは負荷容量Ｃには充電されていなので、第一
及び第二のＮチャンネルトランジスタTn1,Tn2に放電電
流は流れず、従って第一のＮチャンネルトランジスタTn
1に貫通電流のみが流れ、前記と同様に抵抗Ｒに流れる
貫通電流により第二のＮチャンネルトランジスタTn2は
オンされてグランドＧに流れる貫通電流のピークが抑制
される。
るときすなわち出力電圧VoがＬレベルからＨレベルに移
行するときは負荷容量Ｃには充電されていなので、第一
及び第二のＮチャンネルトランジスタTn1,Tn2に放電電
流は流れず、従って第一のＮチャンネルトランジスタTn
1に貫通電流のみが流れ、前記と同様に抵抗Ｒに流れる
貫通電流により第二のＮチャンネルトランジスタTn2は
オンされてグランドＧに流れる貫通電流のピークが抑制
される。
以上のように、この第二のインバータ回路３ではその
過渡状態において負荷電流I3が増大した時にのみ第二の
ＮチャンネルトランジスタTn2がオン状態となりグラン
ドＧに流れる負荷電流I3のピーク値を抑制してグリッチ
の発生を未然に防止することができる。そして、負荷電
流が小さいときには第二のＮチャンネルトランジスタTn
2はオンせず、無用にスイッチング速度が低下すること
もない。
過渡状態において負荷電流I3が増大した時にのみ第二の
ＮチャンネルトランジスタTn2がオン状態となりグラン
ドＧに流れる負荷電流I3のピーク値を抑制してグリッチ
の発生を未然に防止することができる。そして、負荷電
流が小さいときには第二のＮチャンネルトランジスタTn
2はオンせず、無用にスイッチング速度が低下すること
もない。
なお、前記実施例ではＮチャンネルトランジスタを２
段構成としたが、３段以上で構成することもできる。
段構成としたが、３段以上で構成することもできる。
［発明の効果］ 以上詳述したように、この発明は出力バッファ回路等
に使用するインバータ回路において必要とするスイッチ
ング速度を確保しながら、スイッチング動作時にＰチャ
ンネル及びＮチャンネルトランジスタを経てグランドに
流れる貫通電流あるいは外部負荷からＮチャンネルトラ
ンジスタを経てグランドに流れる放電電流のピーク値を
抑制して、グリッチによる内部回路の誤動作を未然に防
止することができる優れた効果を有する。
に使用するインバータ回路において必要とするスイッチ
ング速度を確保しながら、スイッチング動作時にＰチャ
ンネル及びＮチャンネルトランジスタを経てグランドに
流れる貫通電流あるいは外部負荷からＮチャンネルトラ
ンジスタを経てグランドに流れる放電電流のピーク値を
抑制して、グリッチによる内部回路の誤動作を未然に防
止することができる優れた効果を有する。
第１図は本発明を具体化した一実施例のインバータ回路
を使用した出力バッファ回路を示す回路図、第２図はそ
のインバータ回路の過渡状態における入出力電圧特性及
び負荷電流特性を示す波形図、第３図は従来のインバー
タ回路を使用した出力バッファ回路を示す回路図、第４
図はそのインバータ回路の過渡状態における入出力電圧
特性及び負荷電流特性を示す波形図である。 図中、TpはＰチャンネルトランジスタ、TnはＮチャンネ
ルトランジスタ、Ｒは抵抗、Ｇはグランドである。
を使用した出力バッファ回路を示す回路図、第２図はそ
のインバータ回路の過渡状態における入出力電圧特性及
び負荷電流特性を示す波形図、第３図は従来のインバー
タ回路を使用した出力バッファ回路を示す回路図、第４
図はそのインバータ回路の過渡状態における入出力電圧
特性及び負荷電流特性を示す波形図である。 図中、TpはＰチャンネルトランジスタ、TnはＮチャンネ
ルトランジスタ、Ｒは抵抗、Ｇはグランドである。
Claims (1)
- 【請求項１】CMOS構成のインバータ回路において、Ｐチ
ャンネルMOSトランジスタ（Tp）のドレイン端子とグラ
ンド（Ｇ）との間に複数のＮチャンネルMOSトランジス
タ（Tn1,Tn2）を並列に接続するとともに最前段のＮチ
ャネルMOSトランジスタ（Tn1）のゲート端子に入力信号
を入力し、終段のＮチャンネルMOSトランジスタ（Tn2）
を除いて各ＮチャンネルMOSトランジスタ（Tn1）のソー
ス端子は抵抗（Ｒ）を介して接地し、各ＮチャンネルMO
Sトランジスタ（Tn2）のゲート端子はその前段のＮチャ
ンネルMOSトランジスタ（Tn1）のソース端子に接続した
ことを特徴とするインバータ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63162939A JP2568636B2 (ja) | 1988-06-30 | 1988-06-30 | インバータ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63162939A JP2568636B2 (ja) | 1988-06-30 | 1988-06-30 | インバータ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0213123A JPH0213123A (ja) | 1990-01-17 |
| JP2568636B2 true JP2568636B2 (ja) | 1997-01-08 |
Family
ID=15764121
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63162939A Expired - Lifetime JP2568636B2 (ja) | 1988-06-30 | 1988-06-30 | インバータ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2568636B2 (ja) |
-
1988
- 1988-06-30 JP JP63162939A patent/JP2568636B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0213123A (ja) | 1990-01-17 |
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