JP2682453B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- H03K5/15—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors
- H03K5/15013—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with more than two outputs
- H03K5/1506—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with more than two outputs with parallel driven output stages; with synchronously driven series connected output stages
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Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路に関し、
特にリセット回路を有する半導体集積回路に関する。
特にリセット回路を有する半導体集積回路に関する。
【０００２】
【従来の技術】従来、この種の半導体集積回路において
は、図７に示すように半導体集積回路１ｄのリセット入
力端子２から入力されたリセット信号を、ノイズを除去
するためのノイズ除去回路５を通過させたのち、半導体
集積回路１ｄの内部の各論理回路ユニット３ａと３ｂへ
同一タイミングで供給する。
は、図７に示すように半導体集積回路１ｄのリセット入
力端子２から入力されたリセット信号を、ノイズを除去
するためのノイズ除去回路５を通過させたのち、半導体
集積回路１ｄの内部の各論理回路ユニット３ａと３ｂへ
同一タイミングで供給する。
【０００３】図７の回路においてリセット入力端子２に
リセット信号が入力されると、内部リセット信号６によ
り、前記半導体集積回路１ｄを構成する論理回路ユニッ
トの３ａと３ｂが同時にリセットされる。すなわち半導
体集積回路１ｄを構成するリセット回路以外のすべての
論理回路ユニットが同時にリセットされるため、リセッ
ト信号の入力時において、図８に示すように、半導体集
積回路１ｄの消費電流がｉ1だけ増加する。
リセット信号が入力されると、内部リセット信号６によ
り、前記半導体集積回路１ｄを構成する論理回路ユニッ
トの３ａと３ｂが同時にリセットされる。すなわち半導
体集積回路１ｄを構成するリセット回路以外のすべての
論理回路ユニットが同時にリセットされるため、リセッ
ト信号の入力時において、図８に示すように、半導体集
積回路１ｄの消費電流がｉ1だけ増加する。
【０００４】図８において、ｉ1は、リセット信号がリ
セット入力端子２に入力され、論理回路ユニット３ａと
３ｂが内部リセット信号６によって同時にリセットされ
る際の、半導体集積回路１ｄの消費電流の増加分であ
る。すなわち、電流の増加分ｉ1は、内部リセット信号
６がアクティブになると動作する各トランジスタ（不図
示）において電源からグランドへ流れる貫通電流の総和
である。
セット入力端子２に入力され、論理回路ユニット３ａと
３ｂが内部リセット信号６によって同時にリセットされ
る際の、半導体集積回路１ｄの消費電流の増加分であ
る。すなわち、電流の増加分ｉ1は、内部リセット信号
６がアクティブになると動作する各トランジスタ（不図
示）において電源からグランドへ流れる貫通電流の総和
である。
【０００５】またｉ0はリセット信号が入力されないと
きに半導体集積回路１ｄが消費する電流の値である。
きに半導体集積回路１ｄが消費する電流の値である。
【０００６】ここで、ＣＭＯＳインバータの貫通電流
は、該インバータを構成するｎＭＯＳトランジスタとｐ
ＭＯＳトランジスタの閾値電圧をそれぞれＶtn、Ｖtp、
電源電圧をＶDDとして、図８に示すように、入力信号Ｖ
in（図８ではリセット信号）が立ち上がり又は立ち下が
り時に、Ｖtn≦Ｖin≦ＶDD−｜Ｖtp｜を遷移する期間
中、ｎＭＯＳ及びｐＭＯＳトランジスタがともにオン状
態となり電源側から接地（グランド）側に流れる電流で
ある。ＣＭＯＳインバータの貫通電流の大きさは負荷容
量に依存し、無負荷時に最大となり、電源電圧５Ｖ、ｎ
ＭＯＳ及びｐＭＯＳトランジスタの閾値電圧Ｖtn、｜Ｖ
tp｜がともに０．８Ｖの場合、貫通電流のピーク値は、
例えば０．５ｍＡとなる（菅野卓雄監修、飯塚哲哉編、
「ＣＭＯＳ超ＬＳＩの設計」、培風館、１９８９年刊、
第１０７頁参照）。
は、該インバータを構成するｎＭＯＳトランジスタとｐ
ＭＯＳトランジスタの閾値電圧をそれぞれＶtn、Ｖtp、
電源電圧をＶDDとして、図８に示すように、入力信号Ｖ
in（図８ではリセット信号）が立ち上がり又は立ち下が
り時に、Ｖtn≦Ｖin≦ＶDD−｜Ｖtp｜を遷移する期間
中、ｎＭＯＳ及びｐＭＯＳトランジスタがともにオン状
態となり電源側から接地（グランド）側に流れる電流で
ある。ＣＭＯＳインバータの貫通電流の大きさは負荷容
量に依存し、無負荷時に最大となり、電源電圧５Ｖ、ｎ
ＭＯＳ及びｐＭＯＳトランジスタの閾値電圧Ｖtn、｜Ｖ
tp｜がともに０．８Ｖの場合、貫通電流のピーク値は、
例えば０．５ｍＡとなる（菅野卓雄監修、飯塚哲哉編、
「ＣＭＯＳ超ＬＳＩの設計」、培風館、１９８９年刊、
第１０７頁参照）。
【０００７】このため、半導体集積回路１ｄが例えば電
源電圧５Ｖ、消費電力０．１Ｗの場合、電流ｉ0は２０
ｍＡとされるが、論理回路ユニット３ａと３ｂの不図示
のＣＭＯＳインバータにリセット信号が同時に入力され
るものとすると、貫通電流による電流の増加ｉ1は、イ
ンバータ１００個で３０〜５０ｍＡ、インバータ１００
０個で３００〜５００ｍＡにも達することになる。
源電圧５Ｖ、消費電力０．１Ｗの場合、電流ｉ0は２０
ｍＡとされるが、論理回路ユニット３ａと３ｂの不図示
のＣＭＯＳインバータにリセット信号が同時に入力され
るものとすると、貫通電流による電流の増加ｉ1は、イ
ンバータ１００個で３０〜５０ｍＡ、インバータ１００
０個で３００〜５００ｍＡにも達することになる。
【０００８】
【発明が解決しようとする課題】図７の回路は、半導体
集積回路１ｄにおいて、内部リセット信号６が入力され
るトランジスタがすべて同時に動作する構成となってお
り、リセット入力端子２からリセット信号が入力された
瞬間にリセット信号を入力に持つ各トランジスタに同時
に電源からグランドへの貫通電流が流れ、半導体集積回
路１ｄに大きな電流が流れることになり、このため電
源、グランドにノイズがのって、電源電圧及びグランド
電圧が変動し、ラッチアップ耐性が弱くなるという問題
がある。
集積回路１ｄにおいて、内部リセット信号６が入力され
るトランジスタがすべて同時に動作する構成となってお
り、リセット入力端子２からリセット信号が入力された
瞬間にリセット信号を入力に持つ各トランジスタに同時
に電源からグランドへの貫通電流が流れ、半導体集積回
路１ｄに大きな電流が流れることになり、このため電
源、グランドにノイズがのって、電源電圧及びグランド
電圧が変動し、ラッチアップ耐性が弱くなるという問題
がある。
【０００９】従って、本発明の目的は、リセット信号入
力時に、電源、グランドにノイズがのるのを抑え、半導
体集積回路のラッチアップの発生を防止するように構成
された半導体集積回路を提供することにある。
力時に、電源、グランドにノイズがのるのを抑え、半導
体集積回路のラッチアップの発生を防止するように構成
された半導体集積回路を提供することにある。
【００１０】
【課題を解決するための手段】前記目的を達成するた
め、本発明の半導体集積回路は、半導体集積回路を構成
する内部論理回路を複数の論理回路ユニットに分割し、
リセット入力端子から入力されるリセット信号を、縦続
接続されたそれぞれの遅延回路で遅延させ前記複数の論
理回路ユニットの各々に対して互いに異なるタイミング
で内部リセット信号としてそれぞれ供給する回路（この
回路を「リセット回路」という）を備え、前記複数の論
理回路ユニットの各々において前記内部リセット信号入
力によるリセット動作時に流れる貫通電流による消費電
流増加のピークが時間軸上で互いに重なり合うことがな
いように設定され、前記リセット入力端子への前記リセ
ット信号入力時の前記内部論理回路全体の消費電流増加
のピーク値を低く抑える、ようにしたことを特徴とす
る。
め、本発明の半導体集積回路は、半導体集積回路を構成
する内部論理回路を複数の論理回路ユニットに分割し、
リセット入力端子から入力されるリセット信号を、縦続
接続されたそれぞれの遅延回路で遅延させ前記複数の論
理回路ユニットの各々に対して互いに異なるタイミング
で内部リセット信号としてそれぞれ供給する回路（この
回路を「リセット回路」という）を備え、前記複数の論
理回路ユニットの各々において前記内部リセット信号入
力によるリセット動作時に流れる貫通電流による消費電
流増加のピークが時間軸上で互いに重なり合うことがな
いように設定され、前記リセット入力端子への前記リセ
ット信号入力時の前記内部論理回路全体の消費電流増加
のピーク値を低く抑える、ようにしたことを特徴とす
る。
【００１１】また、本発明の半導体集積回路において
は、前記リセット回路が、前記リセット信号を遅延させ
る第１〜第Ｎ段のＮ個の遅延回路を含み、前記第１段の
遅延回路の入力、及び前記第１〜第Ｎ段の遅延回路のそ
れぞれの出力から互いにタイミングの異なる計Ｎ＋１本
の内部リセット信号を出力し、それぞれ第１〜第Ｎ＋１
のＮ＋１個の論理回路ユニットに供給することを特徴と
する。
は、前記リセット回路が、前記リセット信号を遅延させ
る第１〜第Ｎ段のＮ個の遅延回路を含み、前記第１段の
遅延回路の入力、及び前記第１〜第Ｎ段の遅延回路のそ
れぞれの出力から互いにタイミングの異なる計Ｎ＋１本
の内部リセット信号を出力し、それぞれ第１〜第Ｎ＋１
のＮ＋１個の論理回路ユニットに供給することを特徴と
する。
【００１２】さらに、本発明においては、半導体集積回
路が、複数の内部リセット信号をそれぞれ入力する複数
の論理回路ユニットから構成されることを特徴とする。
路が、複数の内部リセット信号をそれぞれ入力する複数
の論理回路ユニットから構成されることを特徴とする。
【００１３】そして、本発明の半導体集積回路は、好ま
しい態様において、前記リセット回路が、直列形態又は
並列形態に接続された複数の遅延回路を含み、前記リセ
ット信号を前記複数の遅延回路で遅延させて前記複数の
論理回路ユニットに対して互いに異なるタイミングで前
記内部リセット信号としてそれぞれ供給することを特徴
とする。
しい態様において、前記リセット回路が、直列形態又は
並列形態に接続された複数の遅延回路を含み、前記リセ
ット信号を前記複数の遅延回路で遅延させて前記複数の
論理回路ユニットに対して互いに異なるタイミングで前
記内部リセット信号としてそれぞれ供給することを特徴
とする。
【００１４】本発明においては、好ましい態様におい
て、半導体集積回路を構成する内部論理回路を複数の論
理回路ユニットに分割し、リセット入力端子から入力さ
れるリセット信号を遅延回路で遅延させて前記複数の論
理回路ユニットの各々に対して互いに異なるタイミング
で内部リセット信号としてそれぞれ供給する回路（この
回路を「リセット回路」という）を備え、前記複数の論
理回路ユニットの各々において前記内部リセット信号入
力によるリセット動作時に流れる貫通電流による消費電
流増加のピークが時間軸上で互いに重なり合うことがな
いように設定され、且つ、前記複数の論理回路ユニット
において前記内部リセット信号入力時の消費電流増加分
が互いに略同一となるように、前記半導体集積回路を構
成する内部論理回路を前記複数の論理回路ユニットに分
割してなることを特徴とする。
て、半導体集積回路を構成する内部論理回路を複数の論
理回路ユニットに分割し、リセット入力端子から入力さ
れるリセット信号を遅延回路で遅延させて前記複数の論
理回路ユニットの各々に対して互いに異なるタイミング
で内部リセット信号としてそれぞれ供給する回路（この
回路を「リセット回路」という）を備え、前記複数の論
理回路ユニットの各々において前記内部リセット信号入
力によるリセット動作時に流れる貫通電流による消費電
流増加のピークが時間軸上で互いに重なり合うことがな
いように設定され、且つ、前記複数の論理回路ユニット
において前記内部リセット信号入力時の消費電流増加分
が互いに略同一となるように、前記半導体集積回路を構
成する内部論理回路を前記複数の論理回路ユニットに分
割してなることを特徴とする。
【００１５】
【作用】本発明によれば、リセット回路に遅延回路を用
いて半導体集積回路内部でタイミングの異なるＮ本の内
部リセット信号を発生させ、その数Ｎに応じて半導体集
積回路をＮ個の論理回路ユニットに分割することによ
り、リセット信号入力時の半導体集積回路の消費電流の
増加分を低減できるものであり、これによりリセット入
力時に半導体集積回路の電源及びグランドにのるノイズ
を抑えることができ、チップ内部でのラッチアップの発
生を抑制できる。本発明によれば、内部リセット信号の
入力による論理回路ユニットにおける消費電流の増加分
が互いに等しくなるように、複数（Ｎ個）の論理回路ユ
ニットに分割し、これらの論理ユニットに異なるタイミ
ングでリセット信号を供給することにより、リセット信
号入力時の半導体集積回路の消費電流の増加分を、リセ
ット信号を同一タイミングで印加する場合の１／Ｎに迄
低減することができる。
いて半導体集積回路内部でタイミングの異なるＮ本の内
部リセット信号を発生させ、その数Ｎに応じて半導体集
積回路をＮ個の論理回路ユニットに分割することによ
り、リセット信号入力時の半導体集積回路の消費電流の
増加分を低減できるものであり、これによりリセット入
力時に半導体集積回路の電源及びグランドにのるノイズ
を抑えることができ、チップ内部でのラッチアップの発
生を抑制できる。本発明によれば、内部リセット信号の
入力による論理回路ユニットにおける消費電流の増加分
が互いに等しくなるように、複数（Ｎ個）の論理回路ユ
ニットに分割し、これらの論理ユニットに異なるタイミ
ングでリセット信号を供給することにより、リセット信
号入力時の半導体集積回路の消費電流の増加分を、リセ
ット信号を同一タイミングで印加する場合の１／Ｎに迄
低減することができる。
【００１６】
【実施例】以下、図面を参照して、本発明を実施例に基
づいて説明する。
づいて説明する。
【００１７】
【実施例１】図１は、本発明の一実施例の構成を示すブ
ロック図であり、図中の１ａは半導体集積回路、２はリ
セット入力端子、３ａ及び３ｂは半導体集積回路１ａを
構成する論理回路ユニット、４ａはリセット回路、５は
ノイズ除去回路、６は第１の内部リセット信号、６ａは
第２の内部リセット信号、７は遅延時間Ｔ0の遅延回路
である。
ロック図であり、図中の１ａは半導体集積回路、２はリ
セット入力端子、３ａ及び３ｂは半導体集積回路１ａを
構成する論理回路ユニット、４ａはリセット回路、５は
ノイズ除去回路、６は第１の内部リセット信号、６ａは
第２の内部リセット信号、７は遅延時間Ｔ0の遅延回路
である。
【００１８】本実施例では、図１の半導体集積回路１ａ
において、各々に入力される内部リセット信号による消
費電流の増加分がＫ：Ｌになるように、リセット回路４
ａ以外のすべての論理回路部分を、論理回路ユニット３
ａと３ｂの２つに分割する。
において、各々に入力される内部リセット信号による消
費電流の増加分がＫ：Ｌになるように、リセット回路４
ａ以外のすべての論理回路部分を、論理回路ユニット３
ａと３ｂの２つに分割する。
【００１９】ここでは、本発明の効果が最も顕著に現わ
れる例として、Ｋ＝Ｌ＝１の場合、すなわち論理回路ユ
ニット３ａ、３ｂにおけるリセット時の消費電流の増加
分が互いに等しい場合を説明する。論理回路ユニット３
ａはリセット信号として第１の内部リセット信号６を用
い、論理回路ユニット３ｂはリセット信号として第２の
内部リセット信号６ａを用いる。
れる例として、Ｋ＝Ｌ＝１の場合、すなわち論理回路ユ
ニット３ａ、３ｂにおけるリセット時の消費電流の増加
分が互いに等しい場合を説明する。論理回路ユニット３
ａはリセット信号として第１の内部リセット信号６を用
い、論理回路ユニット３ｂはリセット信号として第２の
内部リセット信号６ａを用いる。
【００２０】リセット入力端子２にリセット信号が入力
されると、まず第１の内部リセット信号６がアクティブ
になり、論理回路ユニット３ａがリセットされ、図２に
示されるように半導体集積回路１ａの消費電流がｉ2だ
け増加する。
されると、まず第１の内部リセット信号６がアクティブ
になり、論理回路ユニット３ａがリセットされ、図２に
示されるように半導体集積回路１ａの消費電流がｉ2だ
け増加する。
【００２１】ここで、ｉ2は、論理回路ユニット３ａが
内部リセット信号６によってリセットされるときに消費
する電流の増加分であり、ｉ2＝（１／２）×ｉ1であ
る。但し、ｉ1は、論理回路ユニット３ａと３ｂが同時
にリセット信号６によってリセットされた時の電流の増
加量である。また、Ｔ1は、貫通電流の流れる時間を表
わしている。
内部リセット信号６によってリセットされるときに消費
する電流の増加分であり、ｉ2＝（１／２）×ｉ1であ
る。但し、ｉ1は、論理回路ユニット３ａと３ｂが同時
にリセット信号６によってリセットされた時の電流の増
加量である。また、Ｔ1は、貫通電流の流れる時間を表
わしている。
【００２２】続いて、第１の内部リセット信号６がアク
ティブになった時刻から時間Ｔ0だけ遅れて、第２の内
部リセット信号６ａがアクティブになり、論理回路ユニ
ット３ｂがリセットされ、論理回路ユニット３ａと３ｂ
がリセットされるときに消費される電流の増加分が１対
１とされ互いに等しいことから、図２に示されるように
論理回路ユニット３ａのリセットによる電流増加より時
間Ｔ0だけ遅れて半導体集積回路１の消費電流がｉ2だけ
増加する。
ティブになった時刻から時間Ｔ0だけ遅れて、第２の内
部リセット信号６ａがアクティブになり、論理回路ユニ
ット３ｂがリセットされ、論理回路ユニット３ａと３ｂ
がリセットされるときに消費される電流の増加分が１対
１とされ互いに等しいことから、図２に示されるように
論理回路ユニット３ａのリセットによる電流増加より時
間Ｔ0だけ遅れて半導体集積回路１の消費電流がｉ2だけ
増加する。
【００２３】このように、図１の実施例では、半導体集
積回路１ａの内部で、タイミングの異なる２つの内部リ
セット信号６と６ａを作り、半導体集積回路１ａを２つ
の論理回路ユニット３ａと３ｂに分割し、分割した論理
回路ユニットごとに各々タイミングの異なる内部リセッ
ト信号６と６ａを供給し、各論理回路ユニットを各々異
なるタイミングでリセットすることで、リセット信号入
力時に同時に動作するトランジスタ数を減らし、リセッ
ト時の半導体集積回路１ａの消費電流の増加分を前記条
件Ｋ＝Ｌ＝１の場合、同時にリセットする場合の消費電
流の増加分の１／２に低減することができる。
積回路１ａの内部で、タイミングの異なる２つの内部リ
セット信号６と６ａを作り、半導体集積回路１ａを２つ
の論理回路ユニット３ａと３ｂに分割し、分割した論理
回路ユニットごとに各々タイミングの異なる内部リセッ
ト信号６と６ａを供給し、各論理回路ユニットを各々異
なるタイミングでリセットすることで、リセット信号入
力時に同時に動作するトランジスタ数を減らし、リセッ
ト時の半導体集積回路１ａの消費電流の増加分を前記条
件Ｋ＝Ｌ＝１の場合、同時にリセットする場合の消費電
流の増加分の１／２に低減することができる。
【００２４】なお、遅延回路７の遅延時間をＴ0とし
て、貫通電流の時間波形が略二等辺三角形で近似される
場合について、貫通電流が流れる時間をＴ1とすると、
図２の場合は、Ｔ0＞Ｔ1に対応している。また、図３
（Ａ）に示すように、Ｔ0＝（１／２）Ｔ1の場合、最大
電流はｉ0＋ｉ2となる。但し、ｉ2＝（１／２）×ｉ1で
ある。従って、図２と図３（Ａ）から、Ｔ0≧（１／
２）Ｔ1の場合には最大電流はｉ0＋ｉ2とされる。
て、貫通電流の時間波形が略二等辺三角形で近似される
場合について、貫通電流が流れる時間をＴ1とすると、
図２の場合は、Ｔ0＞Ｔ1に対応している。また、図３
（Ａ）に示すように、Ｔ0＝（１／２）Ｔ1の場合、最大
電流はｉ0＋ｉ2となる。但し、ｉ2＝（１／２）×ｉ1で
ある。従って、図２と図３（Ａ）から、Ｔ0≧（１／
２）Ｔ1の場合には最大電流はｉ0＋ｉ2とされる。
【００２５】しかしながら、Ｔ0＜（１／２）Ｔ1の場
合、図３（Ｂ）に示すように、論理回路ユニット３ａと
３ｂにおける貫通電流が時間軸上互いに重なり合い、最
大電流はｉ0＋ｉ2を越えてしまう。このため、遅延回路
７の遅延時間Ｔ0は、好ましくは、Ｔ0≧（１／２）Ｔ1
に設定される。また、当然のことながら、遅延時間Ｔ0
は大きければよいというものではなく、半導体集積回路
が誤動作を起こさない範囲内に設定される。
合、図３（Ｂ）に示すように、論理回路ユニット３ａと
３ｂにおける貫通電流が時間軸上互いに重なり合い、最
大電流はｉ0＋ｉ2を越えてしまう。このため、遅延回路
７の遅延時間Ｔ0は、好ましくは、Ｔ0≧（１／２）Ｔ1
に設定される。また、当然のことながら、遅延時間Ｔ0
は大きければよいというものではなく、半導体集積回路
が誤動作を起こさない範囲内に設定される。
【００２６】半導体集積回路の論理回路ユニット３ａと
３ｂが同時にリセットされる場合の消費電流の増加分を
Ｉとすると、本実施例においては、一般にＫ≧Ｌの場
合、半導体集積回路の消費電流の増加分をＫ／（Ｋ＋
Ｌ）×Ｉに低減することができる。
３ｂが同時にリセットされる場合の消費電流の増加分を
Ｉとすると、本実施例においては、一般にＫ≧Ｌの場
合、半導体集積回路の消費電流の増加分をＫ／（Ｋ＋
Ｌ）×Ｉに低減することができる。
【００２７】
【実施例２】図４は本発明の第２の実施例の構成を示す
ブロック図であり、図中、３ｃ、３ｄ及び３ｅは半導体
集積回路１ｂを構成する論理回路ユニット、６は第１の
内部リセット信号、６ｂは第２の内部リセット信号、６
ｃは第３の内部リセット信号、７ａは遅延時間Ｔ1の遅
延回路、７ｂは遅延時間Ｔ2の遅延回路である。
ブロック図であり、図中、３ｃ、３ｄ及び３ｅは半導体
集積回路１ｂを構成する論理回路ユニット、６は第１の
内部リセット信号、６ｂは第２の内部リセット信号、６
ｃは第３の内部リセット信号、７ａは遅延時間Ｔ1の遅
延回路、７ｂは遅延時間Ｔ2の遅延回路である。
【００２８】本実施例では、図４の半導体集積回路１ｂ
において、リセット回路以外のすべての論理回路部分
を、各々に入力される内部リセット信号による消費電流
の増加分がＫ：Ｌ：Ｍになるように論理回路ユニット３
ｃ、３ｄ及び３ｅの３つに分割する。
において、リセット回路以外のすべての論理回路部分
を、各々に入力される内部リセット信号による消費電流
の増加分がＫ：Ｌ：Ｍになるように論理回路ユニット３
ｃ、３ｄ及び３ｅの３つに分割する。
【００２９】ここでは、本発明の効果が最も顕著に出る
場合の例として、Ｋ＝Ｌ＝Ｍ＝１の場合（すなわち内部
リセット信号による消費電流の増加分が互いに等しい場
合）を説明する。論理回路ユニット３ｃはリセット信号
として第１の内部リセット信号６を用い、論理回路ユニ
ット３ｄはリセット信号として第２の内部リセット信号
６ｄを用い、論理回路ユニット３ｅはリセット信号とし
て第３の内部リセット信号６ｃを用いる。
場合の例として、Ｋ＝Ｌ＝Ｍ＝１の場合（すなわち内部
リセット信号による消費電流の増加分が互いに等しい場
合）を説明する。論理回路ユニット３ｃはリセット信号
として第１の内部リセット信号６を用い、論理回路ユニ
ット３ｄはリセット信号として第２の内部リセット信号
６ｄを用い、論理回路ユニット３ｅはリセット信号とし
て第３の内部リセット信号６ｃを用いる。
【００３０】リセット入力端子２にリセット信号が入力
されると、まず第１の内部リセット信号６がアクティブ
になり、論理回路ユニット３ｃがリセットされ、図４に
示されるように半導体集積回路１ｂの消費電流がｉ3だ
け増加する。ここでｉ3は論理回路ユニット３ｃが内部
リセット信号６によってリセットされるときに消費する
電流の増加分であり、ｉ3＝（１／３）×ｉ1である。但
し、ｉ1は、論理回路ユニット３ｃ、３ｄ、３ｅが同時
にリセットされる時の電流の増加量である。
されると、まず第１の内部リセット信号６がアクティブ
になり、論理回路ユニット３ｃがリセットされ、図４に
示されるように半導体集積回路１ｂの消費電流がｉ3だ
け増加する。ここでｉ3は論理回路ユニット３ｃが内部
リセット信号６によってリセットされるときに消費する
電流の増加分であり、ｉ3＝（１／３）×ｉ1である。但
し、ｉ1は、論理回路ユニット３ｃ、３ｄ、３ｅが同時
にリセットされる時の電流の増加量である。
【００３１】続いて、第１の内部リセット信号６がアク
ティブになった時刻から時間Ｔ1だけ遅れて第２の内部
リセット信号６ｂがアクティブになり、論理回路ユニッ
ト３ｄがリセットされ、図４に示されるように論理回路
ユニット３ｃのリセットによる電流増加より時間Ｔ1だ
け遅れて半導体集積回路１ｂの消費電流がｉ3だけ増加
する。
ティブになった時刻から時間Ｔ1だけ遅れて第２の内部
リセット信号６ｂがアクティブになり、論理回路ユニッ
ト３ｄがリセットされ、図４に示されるように論理回路
ユニット３ｃのリセットによる電流増加より時間Ｔ1だ
け遅れて半導体集積回路１ｂの消費電流がｉ3だけ増加
する。
【００３２】さらに第２の内部リセット信号６ｂがアク
ティブになった時刻より時間Ｔ2だけ遅れて、第３の内
部リセット信号６ｃがアクティブになり、論理回路ユニ
ット３ｅがリセットされ、図５に示されるように論理回
路ユニット３ｄのリセットによる電流増加より時間Ｔ2
だけ遅れて半導体集積回路１ｂの消費電流がｉ3だけ増
加する。
ティブになった時刻より時間Ｔ2だけ遅れて、第３の内
部リセット信号６ｃがアクティブになり、論理回路ユニ
ット３ｅがリセットされ、図５に示されるように論理回
路ユニット３ｄのリセットによる電流増加より時間Ｔ2
だけ遅れて半導体集積回路１ｂの消費電流がｉ3だけ増
加する。
【００３３】従って、図４に示す本実施例では、半導体
集積回路１ｂの内部で、タイミングの異なる３つの内部
リセット信号６、６ｂ及び６ｃを作り、半導体集積回路
１ｂを３つの論理回路ユニット３ｃ、３ｄ及び３ｅに分
割し、分割した論理回路ユニットごとに各々タイミング
の異なる内部リセット信号６、６ｂ及び６ｃを供給し、
各論理回路ユニットを各々異なるタイミングでリセット
することで、リセット信号入力時に同時に動作するトラ
ンジスタを減らし、リセット時の半導体集積回路１ｂの
消費電流の増加分を前記条件Ｋ＝Ｌ＝Ｍ＝１の場合、同
一タイミングでリセットする場合の消費電流の増加分の
１／３に迄低減することができる。
集積回路１ｂの内部で、タイミングの異なる３つの内部
リセット信号６、６ｂ及び６ｃを作り、半導体集積回路
１ｂを３つの論理回路ユニット３ｃ、３ｄ及び３ｅに分
割し、分割した論理回路ユニットごとに各々タイミング
の異なる内部リセット信号６、６ｂ及び６ｃを供給し、
各論理回路ユニットを各々異なるタイミングでリセット
することで、リセット信号入力時に同時に動作するトラ
ンジスタを減らし、リセット時の半導体集積回路１ｂの
消費電流の増加分を前記条件Ｋ＝Ｌ＝Ｍ＝１の場合、同
一タイミングでリセットする場合の消費電流の増加分の
１／３に迄低減することができる。
【００３４】半導体集積回路の論理回路ユニット３ｃ、
３ｄ及び３ｅが同時にリセットされる場合の消費電流の
増加分をＩとすると、本実施例においては、一般に前記
Ｋ、Ｌ及びＭがＫ≧Ｌ≧Ｍの場合、リセット時の半導体
集積回路の消費電流の増加分を｛Ｋ／（Ｋ＋Ｌ＋Ｍ）｝
×Ｉに低減することができる。
３ｄ及び３ｅが同時にリセットされる場合の消費電流の
増加分をＩとすると、本実施例においては、一般に前記
Ｋ、Ｌ及びＭがＫ≧Ｌ≧Ｍの場合、リセット時の半導体
集積回路の消費電流の増加分を｛Ｋ／（Ｋ＋Ｌ＋Ｍ）｝
×Ｉに低減することができる。
【００３５】
【実施例３】図６は本発明の第３の実施例であり、６は
第１の内部リセット信号、６ｂは第２の内部リセット信
号、６ｄは第３の内部リセット信号、７ａは遅延時間Ｔ
1の遅延回路、７ｃは遅延時間（Ｔ1＋Ｔ2）の遅延回路
である。
第１の内部リセット信号、６ｂは第２の内部リセット信
号、６ｄは第３の内部リセット信号、７ａは遅延時間Ｔ
1の遅延回路、７ｃは遅延時間（Ｔ1＋Ｔ2）の遅延回路
である。
【００３６】図６は遅延回路７ｃを遅延回路７ａと並列
接続したものであり、前記第２の実施例の半導体集積回
路１ｂと全く同じ動作をする。
接続したものであり、前記第２の実施例の半導体集積回
路１ｂと全く同じ動作をする。
【００３７】さらに遅延回路を複数個用いて、ノイズ除
去回路の後段に遅延回路を直列または並列に接続してタ
イミングの異なるＮ本の内部リセット信号を作り、内部
リセット信号の数Ｎに応じて半導体集積回路をＮ個の論
理回路ユニットに分割し、分割した論理回路ユニットご
とに各々タイミングの異なる内部リセット信号を供給
し、各論理回路ユニットを各々異なるタイミングでリセ
ットすることにより、内部リセット信号による消費電流
の増加分を低減することができる。
去回路の後段に遅延回路を直列または並列に接続してタ
イミングの異なるＮ本の内部リセット信号を作り、内部
リセット信号の数Ｎに応じて半導体集積回路をＮ個の論
理回路ユニットに分割し、分割した論理回路ユニットご
とに各々タイミングの異なる内部リセット信号を供給
し、各論理回路ユニットを各々異なるタイミングでリセ
ットすることにより、内部リセット信号による消費電流
の増加分を低減することができる。
【００３８】各論理回路ユニットの消費電流の増加分が
Ｎ個ともすべて等しくなるように半導体集積回路を分割
した場合には、リセット信号入力時の半導体集積回路の
消費電流の増加分を本発明の回路構成を用いない場合の
１／Ｎに低減することができる。なお、上記各実施例に
おいて、遅延回路（７、７ａ〜７ｃ）は、インバータ、
またはインバータと容量等により構成される。
Ｎ個ともすべて等しくなるように半導体集積回路を分割
した場合には、リセット信号入力時の半導体集積回路の
消費電流の増加分を本発明の回路構成を用いない場合の
１／Ｎに低減することができる。なお、上記各実施例に
おいて、遅延回路（７、７ａ〜７ｃ）は、インバータ、
またはインバータと容量等により構成される。
【００３９】
【発明の効果】以上説明したように、本発明の半導体集
積回路は、リセット回路が互いに異なるタイミングで内
部リセット信号を複数出力することにより、リセット信
号入力時の半導体集積回路の消費電流の増加分を低減す
ることができ、これによりリセット入力時に半導体集積
回路の電源及びグランドにのるノイズを抑えることがで
き、チップ内部でのラッチアップの発生を抑制できると
いう効果を奏する。
積回路は、リセット回路が互いに異なるタイミングで内
部リセット信号を複数出力することにより、リセット信
号入力時の半導体集積回路の消費電流の増加分を低減す
ることができ、これによりリセット入力時に半導体集積
回路の電源及びグランドにのるノイズを抑えることがで
き、チップ内部でのラッチアップの発生を抑制できると
いう効果を奏する。
【００４０】また、本発明においては、リセット回路は
複数の遅延回路を用いて半導体集積回路内部でタイミン
グの異なるＮ本の内部リセット信号を発生させ、その数
Ｎに応じて半導体集積回路をＮ個の論理回路ユニットに
分割することにより、リセット信号入力時の半導体集積
回路の消費電流の増加分を、同一タイミングでリセット
する場合の１／Ｎにまで大幅に低減することができ、こ
のためリセット入力時に半導体集積回路の電源及びグラ
ンドにのるノイズを抑え、チップ内部でのラッチアップ
の発生を抑制できる。そして、本発明においては、複数
の論理回路ユニットが、内部リセット信号入力時の電流
増加分が互いに略同一となるように分割された場合に、
上記効果が最も顕著である。
複数の遅延回路を用いて半導体集積回路内部でタイミン
グの異なるＮ本の内部リセット信号を発生させ、その数
Ｎに応じて半導体集積回路をＮ個の論理回路ユニットに
分割することにより、リセット信号入力時の半導体集積
回路の消費電流の増加分を、同一タイミングでリセット
する場合の１／Ｎにまで大幅に低減することができ、こ
のためリセット入力時に半導体集積回路の電源及びグラ
ンドにのるノイズを抑え、チップ内部でのラッチアップ
の発生を抑制できる。そして、本発明においては、複数
の論理回路ユニットが、内部リセット信号入力時の電流
増加分が互いに略同一となるように分割された場合に、
上記効果が最も顕著である。
【図１】本発明の第１の実施例の半導体集積回路のブロ
ック図である。
ック図である。
【図２】図１に示した半導体集積回路の消費電流値の時
間に対する変化（時間波形）を示すグラフである。
間に対する変化（時間波形）を示すグラフである。
【図３】図１に示した半導体集積回路の消費電流値と遅
延時間Ｔ0との関係を説明するための図である。
延時間Ｔ0との関係を説明するための図である。
【図４】本発明の第２の実施例の半導体集積回路のブロ
ック図である。
ック図である。
【図５】図４に示した半導体集積回路の消費電流値の時
間に対する変化（時間波形）を示すグラフである。
間に対する変化（時間波形）を示すグラフである。
【図６】本発明の第３の実施例の半導体集積回路のブロ
ック図である。
ック図である。
【図７】従来の半導体集積回路のブロック図である。
【図８】図７の従来の半導体集積回路におけるリセット
信号の変化と消費電流値の時間に対する変化（時間波
形）を示すグラフである。
信号の変化と消費電流値の時間に対する変化（時間波
形）を示すグラフである。
１ａ、１ｂ、１ｃ、１ｄ 半導体集積回路 ２ リセット入力端子 ３ａ、３ｂ、３ｃ、３ｄ、３ｅ 論理回路ユニット ４ａ、４ｂ、４ｃ、４ｄ リセット回路 ５ ノイズ除去回路 ６、６ａ、６ｂ、６ｃ、６ｄ 内部リセット回路 ７、７ａ、７ｂ、７ｃ 遅延回路 ｉ0 リセット信号が入力されないときに半導体集積回
路（１ａ、１ｂ、１ｃ又は１ｄ）消費する電流値 ｉ1 論理回路ユニット３ａと３ｂが内部リセット信号
によって同時にリセットされる時に消費する電流の増加
分 ｉ2 論理回路ユニット３ａ（又は３ｂ）が内部リセッ
ト信号によってそれぞれリセットされる時に消費する電
流の増加分 ｉ3 論理回路ユニット３ｃ（又は３ｄ、３ｅ）が内部
リセット信号によってそれぞれリセットされる時に消費
する電流の増加分
路（１ａ、１ｂ、１ｃ又は１ｄ）消費する電流値 ｉ1 論理回路ユニット３ａと３ｂが内部リセット信号
によって同時にリセットされる時に消費する電流の増加
分 ｉ2 論理回路ユニット３ａ（又は３ｂ）が内部リセッ
ト信号によってそれぞれリセットされる時に消費する電
流の増加分 ｉ3 論理回路ユニット３ｃ（又は３ｄ、３ｅ）が内部
リセット信号によってそれぞれリセットされる時に消費
する電流の増加分
Claims (3)
- 【請求項１】半導体集積回路を構成する内部論理回路を
複数の論理回路ユニットに分割し、リセット入力端子か
ら入力されるリセット信号を、縦続接続されたそれぞれ
の遅延回路で遅延させ前記複数の論理回路ユニットの各
々に対して互いに異なるタイミングで内部リセット信号
としてそれぞれ供給する回路（この回路を「リセット回
路」という）を備え、 前記複数の論理回路ユニットの各々において前記内部リ
セット信号入力によるリセット動作時に流れる貫通電流
による消費電流増加のピークが時間軸上で互いに重なり
合うことがないように設定され、前記リセット入力端子
への前記リセット信号入力時の前記内部論理回路全体の
消費電流増加のピーク値を低く抑える、ようにしたこと
を特徴とする半導体集積回路。 - 【請求項２】前記リセット回路が、前記リセット信号を
遅延させる第１〜第Ｎ段のＮ個縦続接続された遅延回路
を含み、前記第１段の遅延回路の入力、及び前記第１〜
第Ｎ段の遅延回路のそれぞれの出力から互いにタイミン
グの異なる計Ｎ＋１本の内部リセット信号を出力し、そ
れぞれ第１〜第Ｎ＋１のＮ＋１個の論理回路ユニットに
供給することを特徴とする請求項１記載の半導体集積回
路。 - 【請求項３】半導体集積回路を構成する内部論理回路を
複数の論理回路ユニットに分割し、 リセット入力端子か
ら入力されるリセット信号を複数段縦続接続された遅延
回路で遅延させて前記各遅延回路から前記複数の論理回
路ユニットの各々に対して互いに異なるタイミングで内
部リセット信号としてそれぞれ供給する回路（この回路
を「リセット回路」という）を備え、 前記複数の論理回路ユニットの各々において前記内部リ
セット信号入力によるリセット動作時に流れる貫通電流
による消費電流増加のピークが時間軸上で互いに重なり
合うことがないように設定され、且つ、前記複数の論理
回路ユニットにおいて前記内部リセット信号入力時の消
費電流増加分が互いに略同一となるように、前記半導体
集積回路を構成する内部論理回路を前記複数の論理回路
ユニット に分割してなることを特徴とする半導体集積回
路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6162900A JP2682453B2 (ja) | 1994-06-22 | 1994-06-22 | 半導体集積回路 |
| EP95109742A EP0689290A1 (en) | 1994-06-22 | 1995-06-22 | Semiconductor integrated circuit having reset circuit |
| KR1019950016811A KR960002803A (ko) | 1994-06-22 | 1995-06-22 | 반도체 집적회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6162900A JP2682453B2 (ja) | 1994-06-22 | 1994-06-22 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH088706A JPH088706A (ja) | 1996-01-12 |
| JP2682453B2 true JP2682453B2 (ja) | 1997-11-26 |
Family
ID=15763377
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6162900A Expired - Fee Related JP2682453B2 (ja) | 1994-06-22 | 1994-06-22 | 半導体集積回路 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0689290A1 (ja) |
| JP (1) | JP2682453B2 (ja) |
| KR (1) | KR960002803A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001228936A (ja) * | 2000-02-18 | 2001-08-24 | Mitsubishi Electric Corp | 内部リセット信号生成回路を備えるマイクロコンピュータ |
| JP4845400B2 (ja) | 2005-03-28 | 2011-12-28 | 富士通セミコンダクター株式会社 | 半導体装置の設計方法および半導体装置 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3622809A (en) * | 1969-03-12 | 1971-11-23 | Chemical Bank | Active delay line |
| JPS56118125A (en) * | 1980-02-25 | 1981-09-17 | Hitachi Ltd | Clock and pulse distributor |
| JPS6055916B2 (ja) * | 1980-09-26 | 1985-12-07 | 日本電気株式会社 | タイミング回路 |
| JPS5914195A (ja) * | 1982-07-13 | 1984-01-25 | Nec Corp | 半導体装置 |
| JPS61191280A (ja) * | 1985-02-18 | 1986-08-25 | Toshiba Corp | ブラシモ−タ−の駆動制御回路 |
| JPH0437309A (ja) * | 1990-06-01 | 1992-02-07 | Nec Ic Microcomput Syst Ltd | パワーオンリセット回路付電気回路 |
-
1994
- 1994-06-22 JP JP6162900A patent/JP2682453B2/ja not_active Expired - Fee Related
-
1995
- 1995-06-22 EP EP95109742A patent/EP0689290A1/en not_active Withdrawn
- 1995-06-22 KR KR1019950016811A patent/KR960002803A/ko not_active Application Discontinuation
Also Published As
| Publication number | Publication date |
|---|---|
| EP0689290A1 (en) | 1995-12-27 |
| JPH088706A (ja) | 1996-01-12 |
| KR960002803A (ko) | 1996-01-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19970708 |
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