JP2689533B2 - Ｃｍｏｓバッファ回路 - Google Patents
Ｃｍｏｓバッファ回路Info
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- JP2689533B2 JP2689533B2 JP63279727A JP27972788A JP2689533B2 JP 2689533 B2 JP2689533 B2 JP 2689533B2 JP 63279727 A JP63279727 A JP 63279727A JP 27972788 A JP27972788 A JP 27972788A JP 2689533 B2 JP2689533 B2 JP 2689533B2
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- Japan
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- circuit
- buffer circuit
- buffer
- signal
- input
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はCMOSバッファ回路に関し、特に多数が同時に
出力変化する回路部分に用いられるバッファ回路に関す
る。
出力変化する回路部分に用いられるバッファ回路に関す
る。
〔従来の技術〕 従来、この種のCMOSバッファ回路は半導体集積回路に
多数用いられている。多数のCMOSバッファ回路を用いた
回路においては、同時に複数の入力が同相で変化した場
合に、全てのバッファ回路に、同時に各負荷容量の放電
電流が接地線に流れ込むことになる。特に、多数のバッ
ファ回路を用いる出力バッファ回路部、デコーダバッフ
ァ回路部では非常に大きな放電電流となるため、瞬時的
に接地線の電位が引き上げられ、接地線を共有するセン
スアンプ等の他の回路の誤動作を起こす場合があった。
これに対しては、対のように２通りの対策が実施されて
きた。
多数用いられている。多数のCMOSバッファ回路を用いた
回路においては、同時に複数の入力が同相で変化した場
合に、全てのバッファ回路に、同時に各負荷容量の放電
電流が接地線に流れ込むことになる。特に、多数のバッ
ファ回路を用いる出力バッファ回路部、デコーダバッフ
ァ回路部では非常に大きな放電電流となるため、瞬時的
に接地線の電位が引き上げられ、接地線を共有するセン
スアンプ等の他の回路の誤動作を起こす場合があった。
これに対しては、対のように２通りの対策が実施されて
きた。
（１）バッファ回路用の接地配線をその他の回路の接地
配線とは別に設ける。
配線とは別に設ける。
（２）接地線に瞬時に大電流が流れ込まないように時定
数回路を付加して、バッファ回路の動作速度を落とす。
数回路を付加して、バッファ回路の動作速度を落とす。
上述した従来のバッファ回路の負荷容量の放電電流に
対する対策には次のような問題がある。
対する対策には次のような問題がある。
（１）特に、大容量記憶回路においては、チップ面積が
大きくなった場合、歩留りが落ち、また集積度が下がる
ので配線を別に設けられない。
大きくなった場合、歩留りが落ち、また集積度が下がる
ので配線を別に設けられない。
（２）時定数回路を付加する場合には回路の動作速度を
落とさなければならないので、高速が要求されるものに
使えない。
落とさなければならないので、高速が要求されるものに
使えない。
本発明の目的は、このような問題を解決し、特に多数
個用いられる場合の全入力が同時に変化しても全回路で
負荷容量を充電する時にスピードが遅くならないように
したCMOSバッファ回路を提供することにある。
個用いられる場合の全入力が同時に変化しても全回路で
負荷容量を充電する時にスピードが遅くならないように
したCMOSバッファ回路を提供することにある。
本発明の構成は、少くとも対となる第１および第２の
バッファ回路を有するCMOSバッファ回路において、前記
第１のバッファ回路の入力信号とその出力信号との論理
和または論理積をとり保持信号を出力する論理ゲート
と、この論理ゲートの保持信号により前記第２のバッフ
ァ回路の入力信号を一時禁止する禁止回路とを含み、前
記２つのバッファ回路が同時に動作することを防止した
ことを特徴とする。
バッファ回路を有するCMOSバッファ回路において、前記
第１のバッファ回路の入力信号とその出力信号との論理
和または論理積をとり保持信号を出力する論理ゲート
と、この論理ゲートの保持信号により前記第２のバッフ
ァ回路の入力信号を一時禁止する禁止回路とを含み、前
記２つのバッファ回路が同時に動作することを防止した
ことを特徴とする。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例の回路図、第２図は第１図
の動作を説明する波形図である。本実施例のバッファ回
路は、２個を１対とした点線で示す入力制御回路部３か
らなり、CMOSインバータ1,2と、遅延用インバータ4,5,
6,7と、NANDゲート８と、Ｎチャネルトランジスタ９と
から構成される。
の動作を説明する波形図である。本実施例のバッファ回
路は、２個を１対とした点線で示す入力制御回路部３か
らなり、CMOSインバータ1,2と、遅延用インバータ4,5,
6,7と、NANDゲート８と、Ｎチャネルトランジスタ９と
から構成される。
各入力端子11,12からの第１の入力信号が同時に変化
した場合を説明する。この場合の入力波形は同じものと
する。入力端子11からの入力信号は、２段はインバータ
4,5を通してCMOSインバータ１へ供給され、同時に、NAN
Dゲート８へ入力される。このNANDゲート８の出力信号
は、各インバータ4,5,バッファ回路１により遅延され、
NANDゲート８の入力部分で２入力ともハイレベルの状態
を生じる。この時にNANDゲート８の出力がロウレベルと
なり、Ｎチャネルトランジスタ９を遅延時間td1の間カ
ットオフさせる（第２図（Ａ）NAND出力）。一方、入力
端子12からの第２の入力信号は、第１の入力信号と同じ
波形が入力されるが、その入力信号が立ち上った時、第
２の出力端子14の信号はＮチャネルトランジスタ９によ
りカットオフれているので、ハイレベルの信号を保持す
る。すなわち、Ｎチャネルトランジスタ９がカットオフ
の期間だけ第２の出力信号がハイレベルの状態で再びオ
ンとなると、入力信号が供給された後、遅延時間td2−t
d1だけ遅れて動作し始める。この様にバッファ回路１と
バッファ回路２には、遅延時間td2−td1の時間差を生じ
るので、同時に動作することはない。
した場合を説明する。この場合の入力波形は同じものと
する。入力端子11からの入力信号は、２段はインバータ
4,5を通してCMOSインバータ１へ供給され、同時に、NAN
Dゲート８へ入力される。このNANDゲート８の出力信号
は、各インバータ4,5,バッファ回路１により遅延され、
NANDゲート８の入力部分で２入力ともハイレベルの状態
を生じる。この時にNANDゲート８の出力がロウレベルと
なり、Ｎチャネルトランジスタ９を遅延時間td1の間カ
ットオフさせる（第２図（Ａ）NAND出力）。一方、入力
端子12からの第２の入力信号は、第１の入力信号と同じ
波形が入力されるが、その入力信号が立ち上った時、第
２の出力端子14の信号はＮチャネルトランジスタ９によ
りカットオフれているので、ハイレベルの信号を保持す
る。すなわち、Ｎチャネルトランジスタ９がカットオフ
の期間だけ第２の出力信号がハイレベルの状態で再びオ
ンとなると、入力信号が供給された後、遅延時間td2−t
d1だけ遅れて動作し始める。この様にバッファ回路１と
バッファ回路２には、遅延時間td2−td1の時間差を生じ
るので、同時に動作することはない。
一方、負荷容量を充電する時、すなわち第1,第２の出
力信号が立ち上がる様な場合には、NANDゲート８の入力
部分で、両入力信号ともハイレベルとなる期間が発生し
ないため、NANDゲート８の出力波形はハイレベルのまま
でＮチャネルトランジスタ９はオンのままとなる（第２
図（Ｂ））。従って、この場合は遅延回路が動作せず、
第２の出力信号の波形が得られる。
力信号が立ち上がる様な場合には、NANDゲート８の入力
部分で、両入力信号ともハイレベルとなる期間が発生し
ないため、NANDゲート８の出力波形はハイレベルのまま
でＮチャネルトランジスタ９はオンのままとなる（第２
図（Ｂ））。従って、この場合は遅延回路が動作せず、
第２の出力信号の波形が得られる。
第３図は本発明の第２の実施例の回路図、第４図は第
２図の動作を説明する波形図である。この実施例は少く
とも２個のインバータ回路の出力信号がロウレベルから
ハイレベルに一斉に変化するのを避けるために、対とし
て用いた２つのバッファ回路の一方に遅延を持たせてい
る。
２図の動作を説明する波形図である。この実施例は少く
とも２個のインバータ回路の出力信号がロウレベルから
ハイレベルに一斉に変化するのを避けるために、対とし
て用いた２つのバッファ回路の一方に遅延を持たせてい
る。
この実施例では、多数のバッファ回路が同時に負荷容
量を充電する為に電源線より大電流が流れ出すことによ
る電源線の瞬時の変動を防止するために、遅延回路なら
びに入力信号を一時保持する回路としてNORゲート20を
有しており、その負荷容量の放電時には、遅延回路が動
作しないため、遅延なしの出力信号が得られるという利
点がある。
量を充電する為に電源線より大電流が流れ出すことによ
る電源線の瞬時の変動を防止するために、遅延回路なら
びに入力信号を一時保持する回路としてNORゲート20を
有しており、その負荷容量の放電時には、遅延回路が動
作しないため、遅延なしの出力信号が得られるという利
点がある。
以上説明したように本発明は、多数のバッファ回路が
同時に動作し、負荷容量の放電電流が接地線へ一斉に流
れ込むことがない様に、信号に遅延を生じさせる回路を
有している。このことは接地電位の瞬時的な変動から他
の回路の動作に悪影響を及ぼす事態を回避する効果があ
る。さらに負荷容量の充電時には遅延なく信号を出力す
る効果がある。
同時に動作し、負荷容量の放電電流が接地線へ一斉に流
れ込むことがない様に、信号に遅延を生じさせる回路を
有している。このことは接地電位の瞬時的な変動から他
の回路の動作に悪影響を及ぼす事態を回避する効果があ
る。さらに負荷容量の充電時には遅延なく信号を出力す
る効果がある。
第１図は本発明の一実施例のCMOSバッファの回路図、第
２図（Ａ），（Ｂ）は第１図の回路の負荷容量放電時お
よび充電時のタイミング図、第３図は本発明の第２の実
施例の回路図、第４図は第３図の回路のタイミング図で
ある。 1,2……CMOSインバータ、３……入力信号制御回路、4,
5,6,7……遅延用インバータ、８……NANDゲート、９…
…Ｎチャネルトランジスタ、11,12……入力端子、13,14
……出力端子、15……出力端。
２図（Ａ），（Ｂ）は第１図の回路の負荷容量放電時お
よび充電時のタイミング図、第３図は本発明の第２の実
施例の回路図、第４図は第３図の回路のタイミング図で
ある。 1,2……CMOSインバータ、３……入力信号制御回路、4,
5,6,7……遅延用インバータ、８……NANDゲート、９…
…Ｎチャネルトランジスタ、11,12……入力端子、13,14
……出力端子、15……出力端。
Claims (1)
- 【請求項１】少くとも対となる第１および第２のバッフ
ァ回路を有するCMOSバッファ回路において、前記第１の
バッファ回路の入力信号とその出力信号との論理和また
は論理積をとり保持信号を出力する論理ゲートと、この
論理ゲートの保持信号により前記第２のバッファ回路の
入力信号を一時禁止する禁止回路とを含み、前記２つの
バッファ回路が同時に動作することを防止したことを特
徴とするCMOSンバッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63279727A JP2689533B2 (ja) | 1988-11-04 | 1988-11-04 | Ｃｍｏｓバッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63279727A JP2689533B2 (ja) | 1988-11-04 | 1988-11-04 | Ｃｍｏｓバッファ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02125519A JPH02125519A (ja) | 1990-05-14 |
| JP2689533B2 true JP2689533B2 (ja) | 1997-12-10 |
Family
ID=17615042
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63279727A Expired - Lifetime JP2689533B2 (ja) | 1988-11-04 | 1988-11-04 | Ｃｍｏｓバッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2689533B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2686357B2 (ja) * | 1990-09-27 | 1997-12-08 | 川崎製鉄株式会社 | 集積回路 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62276921A (ja) * | 1986-05-26 | 1987-12-01 | Mitsubishi Electric Corp | ドライバ−回路 |
| JPS63246026A (ja) * | 1987-03-31 | 1988-10-13 | Nec Corp | Ｃｍｏｓバツフア−回路 |
-
1988
- 1988-11-04 JP JP63279727A patent/JP2689533B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02125519A (ja) | 1990-05-14 |
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