JP3076366B2 - 出力バツフア回路 - Google Patents
出力バツフア回路Info
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- JP3076366B2 JP3076366B2 JP02324214A JP32421490A JP3076366B2 JP 3076366 B2 JP3076366 B2 JP 3076366B2 JP 02324214 A JP02324214 A JP 02324214A JP 32421490 A JP32421490 A JP 32421490A JP 3076366 B2 JP3076366 B2 JP 3076366B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体記憶装置の出力バツフア回路に関
し、特に出力ノイズを低減できるようにした出力バツフ
ア回路に関するものである。
し、特に出力ノイズを低減できるようにした出力バツフ
ア回路に関するものである。
第３図は従来の半導体記憶装置の出力バツフア回路の
構成図である。同図において、（１）は読出し増幅器
（以下センスアンプと称する。）、（２）は出力制御回
路、（３），（10），（11）は信号を反転させて入力と
逆の信号を出力するインバータ、（４）はセンスアンプ
（１）からの出力の否定と出力制御回路（２）からの出
力とを入力するNOR回路、（５）はセンスアンプ（１）
からの出力の否定と出力制御回路（２）からの出力の否
定とを入力とするNAND回路である。Q1はNOR回路（４）
からの出力f2がゲートに入力されるＮ−MOSTであり、Q2
はNAND回路（５）からの出力ｅの反転信号g2がゲートに
入力されるｎ−MOSTである。（７）はデータ出力端子で
あり、ｎ−MOSTQ1とｎ−MOSTQ2との“ON",“OFF"状態に
応じた出力データ信号h2を出力する。ｎ−MOSTQ1とｎ−
MOSTQ2は、データ出力端子（７）に接続される大きな出
力容量を高速で駆動しなければならないため、相互コン
ダクタンスが非常に大きい。（８）は電源端子、（９）
は接地線である。
構成図である。同図において、（１）は読出し増幅器
（以下センスアンプと称する。）、（２）は出力制御回
路、（３），（10），（11）は信号を反転させて入力と
逆の信号を出力するインバータ、（４）はセンスアンプ
（１）からの出力の否定と出力制御回路（２）からの出
力とを入力するNOR回路、（５）はセンスアンプ（１）
からの出力の否定と出力制御回路（２）からの出力の否
定とを入力とするNAND回路である。Q1はNOR回路（４）
からの出力f2がゲートに入力されるＮ−MOSTであり、Q2
はNAND回路（５）からの出力ｅの反転信号g2がゲートに
入力されるｎ−MOSTである。（７）はデータ出力端子で
あり、ｎ−MOSTQ1とｎ−MOSTQ2との“ON",“OFF"状態に
応じた出力データ信号h2を出力する。ｎ−MOSTQ1とｎ−
MOSTQ2は、データ出力端子（７）に接続される大きな出
力容量を高速で駆動しなければならないため、相互コン
ダクタンスが非常に大きい。（８）は電源端子、（９）
は接地線である。
次に動作について説明する。上記のように構成された
従来の出力バツフア回路においては、出力制御回路
（２）の出力ｂが“H"レベルの状態では、センスアンプ
（１）の出力ａが“H"であるか“L"であるかに係わら
ず、NOR回路（４）の出力f2は“L"レベルに固定され
る。従つて、ｎ−MOSTQ1は常に“OFF"状態となる。同時
に、NAND回路（５）の出力ｅは“H"レベルに固定され、
その反転信号ｇは“L"レベルに固定され、ｎ−MOSTQ2も
常に“OFF"状態となる。従つて、上記状態においては出
力データ信号h2は出力されない。
従来の出力バツフア回路においては、出力制御回路
（２）の出力ｂが“H"レベルの状態では、センスアンプ
（１）の出力ａが“H"であるか“L"であるかに係わら
ず、NOR回路（４）の出力f2は“L"レベルに固定され
る。従つて、ｎ−MOSTQ1は常に“OFF"状態となる。同時
に、NAND回路（５）の出力ｅは“H"レベルに固定され、
その反転信号ｇは“L"レベルに固定され、ｎ−MOSTQ2も
常に“OFF"状態となる。従つて、上記状態においては出
力データ信号h2は出力されない。
次に、出力制御回路（２）の出力ｂが“L"レベルで、
センスアンプ（１）からの出力ａが“L"レベルの状態の
説明をする。この場合、NOR出力信号f2は“L"レベルと
なり、ｎ−MOSTQ1は“OFF"となる。同時に、NAND出力信
号ｅは“L"レベルとなり、この反転信号g2は“H"レベル
となるので、ｎ−MOSTQ2は“ON"状態となる。従つて、
上記状態においては出力データ信号h2は“L"レベルの信
号となる。また、出力制御回路（２）の出力ｂが“L"レ
ベルで、センスアンプ（１）の出力ａが“H"レベルの状
態の場合を説明する。この場合、NOR出力信号f2は“H"
レベルとなり、ｎ−MOSTQ1は“ON"状態となる。同時
に、NAND出力信号ｅは“H"レベルとなり、この反転信号
g2は“L"レベルとなるので、ｎ−MOSTQ2は“OFF"状態と
なる。従つて、上記状態においては出力データ信号h2は
“H"レベルの信号となる。
センスアンプ（１）からの出力ａが“L"レベルの状態の
説明をする。この場合、NOR出力信号f2は“L"レベルと
なり、ｎ−MOSTQ1は“OFF"となる。同時に、NAND出力信
号ｅは“L"レベルとなり、この反転信号g2は“H"レベル
となるので、ｎ−MOSTQ2は“ON"状態となる。従つて、
上記状態においては出力データ信号h2は“L"レベルの信
号となる。また、出力制御回路（２）の出力ｂが“L"レ
ベルで、センスアンプ（１）の出力ａが“H"レベルの状
態の場合を説明する。この場合、NOR出力信号f2は“H"
レベルとなり、ｎ−MOSTQ1は“ON"状態となる。同時
に、NAND出力信号ｅは“H"レベルとなり、この反転信号
g2は“L"レベルとなるので、ｎ−MOSTQ2は“OFF"状態と
なる。従つて、上記状態においては出力データ信号h2は
“H"レベルの信号となる。
第３図に示した半導体記憶装置の出力バツフア回路の
動作タイミングチヤートを第４図に示す。出力制御回路
（２）からの出力ｂが“L"レベル状態で、第４図の
（イ）に示すようにセンスアンプ（１）の出力信号ａが
“H"レベルから“L"レベルに変化した場合を考える。こ
のときNAND回路（５）の出力信号ｅの反転信号g2は、第
４図の（ロ）に示した様に“L"レベルから“H"レベルに
変化する。更に、出力データ信号h2は第４図の（ハ）に
示した様に“H"レベルから“L"レベルに変化する。しか
し、データ出力端子（７）には大きな出力容量が接続さ
れており、出力データ信号h2が“H"レベルから“L"レベ
ルに変化するとき、第４図の（ニ）に示すようにｎ−MO
STQ2に過大な放電電流i2が流れる。このｎ−MOSTQ2を流
れる放電電流i2は、第４図の（ニ）に示すように、ｎ−
MOSTQ2のソース・ドレイン間の電位差が大きい、出力デ
ータ信号h2の反転のしはじめで急激に流れる。そのた
め、ｎ−MOSTのソースであるGNDの電位が、第４図の
（ホ）に示したように一時的にV2にまで浮き上がつてし
まう。
動作タイミングチヤートを第４図に示す。出力制御回路
（２）からの出力ｂが“L"レベル状態で、第４図の
（イ）に示すようにセンスアンプ（１）の出力信号ａが
“H"レベルから“L"レベルに変化した場合を考える。こ
のときNAND回路（５）の出力信号ｅの反転信号g2は、第
４図の（ロ）に示した様に“L"レベルから“H"レベルに
変化する。更に、出力データ信号h2は第４図の（ハ）に
示した様に“H"レベルから“L"レベルに変化する。しか
し、データ出力端子（７）には大きな出力容量が接続さ
れており、出力データ信号h2が“H"レベルから“L"レベ
ルに変化するとき、第４図の（ニ）に示すようにｎ−MO
STQ2に過大な放電電流i2が流れる。このｎ−MOSTQ2を流
れる放電電流i2は、第４図の（ニ）に示すように、ｎ−
MOSTQ2のソース・ドレイン間の電位差が大きい、出力デ
ータ信号h2の反転のしはじめで急激に流れる。そのた
め、ｎ−MOSTのソースであるGNDの電位が、第４図の
（ホ）に示したように一時的にV2にまで浮き上がつてし
まう。
従来の出力バツフア回路は以上のように構成されてい
るので、出力データが“H"レベルから“L"レベルに変化
する際にGNDに流れ込む放電電流が非常に急峻であり、
そのためGNDの電位が一時的に大きく浮き上がり、これ
が出力ノイズとなつて、時として、同半導体記憶装置の
他の半導体回路に悪影響を及ぼすという問題点があつ
た。
るので、出力データが“H"レベルから“L"レベルに変化
する際にGNDに流れ込む放電電流が非常に急峻であり、
そのためGNDの電位が一時的に大きく浮き上がり、これ
が出力ノイズとなつて、時として、同半導体記憶装置の
他の半導体回路に悪影響を及ぼすという問題点があつ
た。
この発明は上記の様な問題点を解消するためになされ
たもので、出力ノイズを低減できる出力バツフア回路を
得ることを目的とする。
たもので、出力ノイズを低減できる出力バツフア回路を
得ることを目的とする。
この発明に係る出力バッファ回路は、読出した信号を
増幅するセンスアンプと、外部に出力データ信号を出力
する出力駆動回路と、センスアンプからの出力信号が変
化する以前に出力駆動回路を充放電する充放電回路とを
備えた出力バッファ回路であって、出力駆動回路は電源
端子に接続する第１のMOSトランジスタと接地端子に接
続する第２のMOSトランジスタとを有し、充放電回路
は、センスアンプの出力信号が“H"レベルから“L"レベ
ルに変化する際に、第２のMOSトランジスタが一旦“ON"
状態になった後、所定の時間“OFF"状態となり、その後
再び“ON"状態になるように出力駆動回路を充放電す
る。特に、アドレス信号が変化したときにパルス信号を
発生するATD回路部をさらに備え、充放電回路は、ATD回
路部から出力されるパルス信号に基づき、出力駆動回路
を充放電する。
増幅するセンスアンプと、外部に出力データ信号を出力
する出力駆動回路と、センスアンプからの出力信号が変
化する以前に出力駆動回路を充放電する充放電回路とを
備えた出力バッファ回路であって、出力駆動回路は電源
端子に接続する第１のMOSトランジスタと接地端子に接
続する第２のMOSトランジスタとを有し、充放電回路
は、センスアンプの出力信号が“H"レベルから“L"レベ
ルに変化する際に、第２のMOSトランジスタが一旦“ON"
状態になった後、所定の時間“OFF"状態となり、その後
再び“ON"状態になるように出力駆動回路を充放電す
る。特に、アドレス信号が変化したときにパルス信号を
発生するATD回路部をさらに備え、充放電回路は、ATD回
路部から出力されるパルス信号に基づき、出力駆動回路
を充放電する。
この発明における出力バッファ回路によれば、センス
アンプの出力信号が変化する以前に、出力駆動回路に含
まれる接地端子側のMOSトランジスタを一旦ON状態とし
た後に、所定の時間OFF状態とし、その後再びON状態と
なるように出力駆動回路を充放電させることにより、出
力駆動回路から外部に出力される出力データ信号が所定
の時間をかけてなだらかに変化する。これにより、接地
端子の電位が急峻に立上がることなく、ノイズが低減さ
せる。
アンプの出力信号が変化する以前に、出力駆動回路に含
まれる接地端子側のMOSトランジスタを一旦ON状態とし
た後に、所定の時間OFF状態とし、その後再びON状態と
なるように出力駆動回路を充放電させることにより、出
力駆動回路から外部に出力される出力データ信号が所定
の時間をかけてなだらかに変化する。これにより、接地
端子の電位が急峻に立上がることなく、ノイズが低減さ
せる。
以下、この発明の一実施例を図に従つて説明する。第
１図はこの発明の一実施例による半導体記憶装置の出力
バツフア回路の構成図を示し、第２図はその出力バツフ
ア回路に従つた動作タイミングチヤートを示す。
１図はこの発明の一実施例による半導体記憶装置の出力
バツフア回路の構成図を示し、第２図はその出力バツフ
ア回路に従つた動作タイミングチヤートを示す。
第１図において、センスアンプ（１）からの出力信号
ａはインバータ（３）によつて反転され、この反転され
た信号Ｃは、入力する信号が同一レベルのときだけ出力
が“H"レベルとなるEX−NOR回路（21）と、入力する信
号が同一レベルのときだけ出力が“L"レベルとなるEX−
OR回路（22）に入力するとともに、NAND回路（16）に入
力する。更に信号Ｃはインバータ（12）によつて反転さ
れた信号ｊとなり、NAND回路（15）に入力する。ATD（A
ddress・Transition・Detector）回路部（23）からは、
アドレス信号が変化したときだけパルス信号であるATD
信号ｋが発生され、このATD信号ｋはNAND回路（15），
（16）とNOR回路（17），（18）に入力する。NAND回路
（15），（16）の各々の出力信号ｌとは、遅延インバ
ータ（13），（14）によつて各遅延かつ反転され、信号
ｍとｐとなり、各NOR回路（17），（18）に入力する。N
OR回路（17）の出力信号ｎは前記EX−NOR回路（21）に
入力し、出力信号ｒとなりNOR回路（19）に入力され、
出力信号f1として出力される。また、NOR回路（18）の
出力信号ｑは前記EX−OR回路（22）に入力し、出力信号
ｓとなりNOR回路（20）に入力され、出力信号g1として
出力される。このときデータ出力端子（７）には出力デ
ータ信号h1が出力される。その他の構成は第３図と同様
である。
ａはインバータ（３）によつて反転され、この反転され
た信号Ｃは、入力する信号が同一レベルのときだけ出力
が“H"レベルとなるEX−NOR回路（21）と、入力する信
号が同一レベルのときだけ出力が“L"レベルとなるEX−
OR回路（22）に入力するとともに、NAND回路（16）に入
力する。更に信号Ｃはインバータ（12）によつて反転さ
れた信号ｊとなり、NAND回路（15）に入力する。ATD（A
ddress・Transition・Detector）回路部（23）からは、
アドレス信号が変化したときだけパルス信号であるATD
信号ｋが発生され、このATD信号ｋはNAND回路（15），
（16）とNOR回路（17），（18）に入力する。NAND回路
（15），（16）の各々の出力信号ｌとは、遅延インバ
ータ（13），（14）によつて各遅延かつ反転され、信号
ｍとｐとなり、各NOR回路（17），（18）に入力する。N
OR回路（17）の出力信号ｎは前記EX−NOR回路（21）に
入力し、出力信号ｒとなりNOR回路（19）に入力され、
出力信号f1として出力される。また、NOR回路（18）の
出力信号ｑは前記EX−OR回路（22）に入力し、出力信号
ｓとなりNOR回路（20）に入力され、出力信号g1として
出力される。このときデータ出力端子（７）には出力デ
ータ信号h1が出力される。その他の構成は第３図と同様
である。
次に、第２図（ａ），第２図（ｂ）を用いて、このと
きの動作を詳細に説明する。出力制御回路（２）からの
出力ｂが“L"レベルの状態で、第２図（ａ）の（イ）に
示す様なアドレス信号の変化に伴つて、第２図（ａ）の
（ハ）に示すようにセンスアンプ（１）の出力の反転信
号Ｃが“L"レベルから“H"レベルへ、そして“L"レベル
に変化する場合を考える。
きの動作を詳細に説明する。出力制御回路（２）からの
出力ｂが“L"レベルの状態で、第２図（ａ）の（イ）に
示す様なアドレス信号の変化に伴つて、第２図（ａ）の
（ハ）に示すようにセンスアンプ（１）の出力の反転信
号Ｃが“L"レベルから“H"レベルへ、そして“L"レベル
に変化する場合を考える。
アドレス信号の変化後ATD回路部（23）から、第２図
（ａ）の（ロ）に示す様にパルスであるATD信号ｋが発
生する。このATD信号ｋと、第２図（ａ）の（ニ）に示
す信号ｃの反転信号ｊはNAND回路（15）でNANDをとら
れ、その出力は第２図（ａ）の（ホ）に示す様に下向き
のパルスである信号ｌとなる。このNAND回路（15）の出
力信号ｌは遅延用インバータ（13）で遅延かつ反転さ
れ、その出力は第２図（ａ）の（ヘ）に示す様に上向き
でその立下がりの時刻が信号ｃの立上がりの時刻と等し
くされた信号ｍとなる。この信号ｍとATD信号ＫはNOR回
路（17）でNORをとられ、その出力は第２図（ａ）の
（ト）に示す様なNOR回路（17）の出力信号ｎとなり、
この信号ｎとセンスアンプ（１）の出力の反転信号Ｃは
EX−NOR回路（21）でEX−NORをとられ、その出力は入力
が同一レベルのときだけ“H"レベルとなるので、第２図
（ａ）の（ル）に示すようなEX−NOR回路（21）の出力
信号ｒとなり、NOR回路（19）の出力の信号f1は第２図
（ｂ）の（ア）に示す様な波形となる。
（ａ）の（ロ）に示す様にパルスであるATD信号ｋが発
生する。このATD信号ｋと、第２図（ａ）の（ニ）に示
す信号ｃの反転信号ｊはNAND回路（15）でNANDをとら
れ、その出力は第２図（ａ）の（ホ）に示す様に下向き
のパルスである信号ｌとなる。このNAND回路（15）の出
力信号ｌは遅延用インバータ（13）で遅延かつ反転さ
れ、その出力は第２図（ａ）の（ヘ）に示す様に上向き
でその立下がりの時刻が信号ｃの立上がりの時刻と等し
くされた信号ｍとなる。この信号ｍとATD信号ＫはNOR回
路（17）でNORをとられ、その出力は第２図（ａ）の
（ト）に示す様なNOR回路（17）の出力信号ｎとなり、
この信号ｎとセンスアンプ（１）の出力の反転信号Ｃは
EX−NOR回路（21）でEX−NORをとられ、その出力は入力
が同一レベルのときだけ“H"レベルとなるので、第２図
（ａ）の（ル）に示すようなEX−NOR回路（21）の出力
信号ｒとなり、NOR回路（19）の出力の信号f1は第２図
（ｂ）の（ア）に示す様な波形となる。
同様にして、ATD信号ｋと信号ｃはNAND回路（16）でN
ANDをとられ、その出力は第２図（ａ）の（チ）に示す
ような下向きのパルスである信号ｏとなる。このNAND回
路（16）の出力信号ｏは遅延用インバータ（14）で遅延
かつ反転され、その出力は第２図（ａ）の（リ）に示す
様に上向きでその立下がりの時刻が信号ｃの立下がりの
時刻と等しくされた信号となる。この信号ｐとATD信号
ｋはNOR回路（18）でNORをとられ、その出力は第２図
（ａ）の（ヌ）に示すようなNOR回路（18）の出力信号
ｑとなり、この信号ｑとセンスアンプ（１）の出力の反
転信号ＣはEX−OR回路（22）でEX−ORをとられ、その出
力は入力が同一レベルのときだけ“L"レベルとなるの
で、第２図（ａ）の（ヲ）に示すようなEX−OR回路（2
2）の出力信号ｓとなり、NOR回路（20）の出力の信号g1
は第２図（ｂ）の（カ）に示す様な波形になる。
ANDをとられ、その出力は第２図（ａ）の（チ）に示す
ような下向きのパルスである信号ｏとなる。このNAND回
路（16）の出力信号ｏは遅延用インバータ（14）で遅延
かつ反転され、その出力は第２図（ａ）の（リ）に示す
様に上向きでその立下がりの時刻が信号ｃの立下がりの
時刻と等しくされた信号となる。この信号ｐとATD信号
ｋはNOR回路（18）でNORをとられ、その出力は第２図
（ａ）の（ヌ）に示すようなNOR回路（18）の出力信号
ｑとなり、この信号ｑとセンスアンプ（１）の出力の反
転信号ＣはEX−OR回路（22）でEX−ORをとられ、その出
力は入力が同一レベルのときだけ“L"レベルとなるの
で、第２図（ａ）の（ヲ）に示すようなEX−OR回路（2
2）の出力信号ｓとなり、NOR回路（20）の出力の信号g1
は第２図（ｂ）の（カ）に示す様な波形になる。
NOR回路（19）の出力信号f1は第２図（ｂ）の（ア）
の様に、NOR回路（20）の出力信号g1は第２図（ｂ）の
（カ）の様に変化するので、センスアンプ（１）の出力
の反転信号ｃが“L"レベルから“H"レベルに変化すると
き、ｎ−MOSTQ1は急速に“OFF"状態になるが、ｎ−MOST
Q2は時間t3の間“ON"状態となつた後時間t4の間で“OF
F"状態となり、その後”“ON"状態となる。従つて、出
力データ信号h1は、第２図ｂの（サ）に示す様に、時間
t1をかけてなだらかに“H"レベルから“L"レベルに変化
する。よつて、出力データ信号h1が反転する際にｎ−MO
STQ2を流れる放電電流i1は、第４図の（ニ）に示した従
来の場合のi2のように高いレベルに立ち上がりはせず
に、第２図の（７）に示す様に低いレベルまでしか立ち
上がらない。そのため、上記放電電流i1により浮き上が
るGNDの電位V1は、第２図（ｂ）の（ラ）に示すよう
に、第４図の（ホ）に示した従来の場合のV2よりも低く
て済む。即ち、出力ノイズは低減されている。
の様に、NOR回路（20）の出力信号g1は第２図（ｂ）の
（カ）の様に変化するので、センスアンプ（１）の出力
の反転信号ｃが“L"レベルから“H"レベルに変化すると
き、ｎ−MOSTQ1は急速に“OFF"状態になるが、ｎ−MOST
Q2は時間t3の間“ON"状態となつた後時間t4の間で“OF
F"状態となり、その後”“ON"状態となる。従つて、出
力データ信号h1は、第２図ｂの（サ）に示す様に、時間
t1をかけてなだらかに“H"レベルから“L"レベルに変化
する。よつて、出力データ信号h1が反転する際にｎ−MO
STQ2を流れる放電電流i1は、第４図の（ニ）に示した従
来の場合のi2のように高いレベルに立ち上がりはせず
に、第２図の（７）に示す様に低いレベルまでしか立ち
上がらない。そのため、上記放電電流i1により浮き上が
るGNDの電位V1は、第２図（ｂ）の（ラ）に示すよう
に、第４図の（ホ）に示した従来の場合のV2よりも低く
て済む。即ち、出力ノイズは低減されている。
以上のように、この発明によれば、センスアンプの出
力信号が変化する以前に、出力駆動回路から外部に出力
される出力データ信号を、所定の時間をかけてなだらか
に変化させることができる。より特定的には、当該出力
データ信号が、所定の時間をかけてなだらかにＨレベル
からＬレベルに変化する。これにより、接地端子（GN
D）の電位が急峻に立上がることなく、出力ノイズの発
生を防止することができるという効果を奏する。
力信号が変化する以前に、出力駆動回路から外部に出力
される出力データ信号を、所定の時間をかけてなだらか
に変化させることができる。より特定的には、当該出力
データ信号が、所定の時間をかけてなだらかにＨレベル
からＬレベルに変化する。これにより、接地端子（GN
D）の電位が急峻に立上がることなく、出力ノイズの発
生を防止することができるという効果を奏する。
第１図はこの発明の一実施例による半導体記憶装置の出
力バツフア回路構成図、第２図は上記第１図の各信号の
タイミングを示す動作タイミングチヤート図、第３図は
従来の出力バツフア回路構成図、第４図は第３図の各信
号のタイミングを示す動作タイミングチヤート図であ
る。 図において、（１）はセンスアンプ、（２）は出力制御
回路、（３），（10），（11），（12）はインバータ、
（４），（17），（18），（19），（20）はNOR回路、
（５），（15），（16）はNAND回路、（６）は出力駆動
回路、（７）はデータ出力端子、（８）は電源端子、
（９）は接地線、（13），（14）は遅延用インバータ、
（21）はEX−NOR回路、（22）はEX−OR回路、（ａ）は
（１）からの信号、（ｂ）は（２）からの信号、（ｃ）
は（３）からの信号、（ｄ）は（10）からの信号、
（ｅ）は（５）からの信号、（f1）は（19）からの信
号、（f2）は（４）からの信号、（g1）は（20）からの
信号、（g2）は（11）からの信号、（h1），（h2）は出
力データ信号、（i1），（i2）は放電電流、（ｊ）は
（12）からの信号、（ｋ）はATD信号、（ｌ）は（15）
からの信号、（ｍ）は（13）からの信号、（ｎ）は（1
7）からの信号、（ｏ）は（16）からの信号、（ｐ）は
（18）からの信号、（ｑ）は（18）からの信号、（ｓ）
は（22）からの信号である。 なお、図中、同一符号は同一、または相当部分を示す。
力バツフア回路構成図、第２図は上記第１図の各信号の
タイミングを示す動作タイミングチヤート図、第３図は
従来の出力バツフア回路構成図、第４図は第３図の各信
号のタイミングを示す動作タイミングチヤート図であ
る。 図において、（１）はセンスアンプ、（２）は出力制御
回路、（３），（10），（11），（12）はインバータ、
（４），（17），（18），（19），（20）はNOR回路、
（５），（15），（16）はNAND回路、（６）は出力駆動
回路、（７）はデータ出力端子、（８）は電源端子、
（９）は接地線、（13），（14）は遅延用インバータ、
（21）はEX−NOR回路、（22）はEX−OR回路、（ａ）は
（１）からの信号、（ｂ）は（２）からの信号、（ｃ）
は（３）からの信号、（ｄ）は（10）からの信号、
（ｅ）は（５）からの信号、（f1）は（19）からの信
号、（f2）は（４）からの信号、（g1）は（20）からの
信号、（g2）は（11）からの信号、（h1），（h2）は出
力データ信号、（i1），（i2）は放電電流、（ｊ）は
（12）からの信号、（ｋ）はATD信号、（ｌ）は（15）
からの信号、（ｍ）は（13）からの信号、（ｎ）は（1
7）からの信号、（ｏ）は（16）からの信号、（ｐ）は
（18）からの信号、（ｑ）は（18）からの信号、（ｓ）
は（22）からの信号である。 なお、図中、同一符号は同一、または相当部分を示す。
Claims (2)
- 【請求項１】読出した信号を増幅するセンスアンプと、
外部に出力データ信号を出力する出力駆動回路と、前記
センスアンプからの出力信号が変化する以前に前記出力
駆動回路を充放電する充放電回路とを備えた出力バッフ
ァ回路であって、 前記出力駆動回路は、 電源端子に接続する第１のMOSトランジスタと、接地端
子に接続する第２のMOSトランジスタとを有し、 前記充放電回路は、 前記センスアンプの出力信号が“H"レベルから“L"レベ
ルに変化する際に、前記第２のMOSトランジスタが一旦
“ON"状態になった後、所定の時間“OFF"状態となり、
その後再び“ON"状態になるように前記出力駆動回路を
充放電することを特徴とする、出力バッファ回路。 - 【請求項２】アドレス信号が変化したときにパルス信号
を発生するATD回路部をさらに備え、 前記充放電回路は、 前記ATD回路部から出力されるパルス信号に基づき、前
記出力駆動回路を充放電することを特徴とする、請求項
１に記載の出力バッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02324214A JP3076366B2 (ja) | 1990-11-26 | 1990-11-26 | 出力バツフア回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02324214A JP3076366B2 (ja) | 1990-11-26 | 1990-11-26 | 出力バツフア回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04330698A JPH04330698A (ja) | 1992-11-18 |
| JP3076366B2 true JP3076366B2 (ja) | 2000-08-14 |
Family
ID=18163319
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02324214A Expired - Fee Related JP3076366B2 (ja) | 1990-11-26 | 1990-11-26 | 出力バツフア回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3076366B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR950000353B1 (ko) * | 1992-12-30 | 1995-01-13 | 현대전자산업 주식회사 | 집적회로용 출력 버퍼 회로 |
| JP2684998B2 (ja) * | 1994-09-29 | 1997-12-03 | 日本電気株式会社 | 半導体メモリ |
-
1990
- 1990-11-26 JP JP02324214A patent/JP3076366B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04330698A (ja) | 1992-11-18 |
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