KR940008718B1 - 직류 전류를 제거한 데이타 출력버퍼 - Google Patents

직류 전류를 제거한 데이타 출력버퍼 Download PDF

Info

Publication number
KR940008718B1
KR940008718B1 KR1019910018835A KR910018835A KR940008718B1 KR 940008718 B1 KR940008718 B1 KR 940008718B1 KR 1019910018835 A KR1019910018835 A KR 1019910018835A KR 910018835 A KR910018835 A KR 910018835A KR 940008718 B1 KR940008718 B1 KR 940008718B1
Authority
KR
South Korea
Prior art keywords
output
level
pull
signal
data
Prior art date
Application number
KR1019910018835A
Other languages
English (en)
Other versions
KR930008859A (ko
Inventor
박용보
박희철
임형규
Original Assignee
삼성전자 주식회사
김광호
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자 주식회사, 김광호 filed Critical 삼성전자 주식회사
Priority to KR1019910018835A priority Critical patent/KR940008718B1/ko
Publication of KR930008859A publication Critical patent/KR930008859A/ko
Application granted granted Critical
Publication of KR940008718B1 publication Critical patent/KR940008718B1/ko

Links

Classifications

    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C11/00Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C7/00Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1057Data output buffers, e.g. comprising level conversion circuits, circuits for adapting load
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C7/00Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • HELECTRICITY
    • H03BASIC ELECTRONIC CIRCUITRY
    • H03KPULSE TECHNIQUE
    • H03K19/00Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0008Arrangements for reducing power consumption
    • H03K19/0013Arrangements for reducing power consumption in field effect transistor circuits
    • HELECTRICITY
    • H03BASIC ELECTRONIC CIRCUITRY
    • H03KPULSE TECHNIQUE
    • H03K19/00Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/01Modifications for accelerating switching
    • H03K19/017Modifications for accelerating switching in field-effect transistor circuits
    • H03K19/01728Modifications for accelerating switching in field-effect transistor circuits in synchronous circuits, i.e. by using clock signals

Abstract

내용 없음.

Description

직류 전류를 제거한 데이타 출력버퍼
제1도는 종래의 기술에 의한 데이타 출력버퍼의 회로도.
제2도는 제1도의 동작 타이밍도.
제3도는 본 발명에 의한 데이타 출력버퍼의 회로도.
제4도는 제3도의 동작 타이밍도.
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 직류 전류의 발생을 제거한 출력버퍼에 관한 것이다.
데이타 출력버퍼라 함은 메모리 셀로부터 독출된 데이타를 입력하여 이를 전위 증폭시켜 칩(chip)외부로 출력하기 위한 장치를 이르는 것으로, 상기 데이타 출력 버퍼의 출력단은 통산적으로 큰 채널크기를 가지는 트랜지스터로 이루어진다.
반도체 메모리 장치의 고집적화에 따른 동작속도의 고속화는 커다란 잡음(noise)을 수반하게 되는데, 이것의 가장 주된 이유는 상기 데이타 출력버퍼의 출력단이 커다란 채널(channel) 크기를 가지는 상태에서 천이(transition) 동작을 수행할 때 커다란 피크(peak) 전류를 발생시키는데, 이로부터 칩내의 각 전원선에 영향을 미쳐 커다란 잡음을 유발함으로써 오동작을 일으키는 등 반도체 메모리 장치의 성능을 저하시킨다. 상기 데이타 출력버퍼의 출력단에서 임펄스(impulse)성의 피크전류가 발생하는 이유는 상기 출력단을 구성하는 트랜지스터의 채널크기가 큰데다가, 전원전압 레벨인 "하이(high)"에서 접지전압 레벨인 "로우(low)"로, 또는 "로우"에서 "하이"레벨로 풀(full) 스윙 동작을 하기 때문이다. 그래서 근래에는 상기 데이타 출력버퍼의 출력단이 "하이"에서 "로우"레벨로, 또는 "로우"에서 "하이"레벨로 바로 스윙동작을 가져가지 않고, 미리 "하이"와 "로우"레벨의 중간 레벨(이분야에는 통산적으로 "미들(middle)레벨"이라 알려져 있으며 이하 본 명세서상에는 "미들레벨"이라 칭한다.)로 유지된 상태에서 상기의 스윙동작을 갖도록 하는 방법이 제시되었고, 이에 관한 연구가 진행되고 있는 실정이다.
종래에 제시된 미들레벨을 가지는 데이타 출력버퍼의 회로를 제1도에 도시하였다. 그리고 상기 제1도 회로의 타이밍도를 제2도에 도시하였다. 상기 제1도에 도시된 회로는 일본 공개 특허 공보 "평1-149290"에 실린"스택틱 램(static RAM)의 출력 회로"에 제시된 것을 인용한 것으로 하기하는 설명이외의 자세한 사항은 상기 공개 특허 공보를 참조하기 바란다. 상기 제1도의 구성을 보면, M1 및 M2트랜지스터가 출력용 드러이버단을 구성하는 트랜지스터들이고, m1 및 m2트랜지스터가 데이타 출력버퍼의 출력신호인 Dout이 실리는 출력라인(7)의 전위를 데이타의 출력 동작시에 미리 미들레벨로 만들어 주기 위한 트랜지스터들이다. 그리고 S,신호는 ATD(address transition detection) 회로(도시되지 않음 : 이는 어드레스의 천이 동작을 검출하는 회로로서 예를 들어 스택틱 램이나 리드전용 메모리(read only memory)와 같이 빠른 억세스(access)시간과 저소비 전력을 요구하는 장치에 구비된다.)에서 출력되는 펄스 신호의 제어를 받는 데이타 신호로서 이는 메모리 셀에서 나오는 데이타이다.
종래 기술에 의한 상기 제1도 회로의 동작 특성을 타이밍도인 상기 제2도를 참조하여 설명한다. 소정의 어드레스가 들어오면 ATD회로에 의하여 상기 S,는 둘다 "로우"로 된다. 이것으로부터 상기 M1 및 M2 트랜지스터는 모두 "턴온프(turn-off)"된다. 그리고 상기 S신호는 인버터(3)를 통해 낸드게이트(4)의 일입력으로 들어가고, 상기신호는 바로 노아게이트(2)의 일입력으로 들어간다. 그러면 먼저 Dout의 이전 상태가 "하이"레벨로 유지되어 있는 경우를 본다. 이때에는 상기 낸드게이트(4)의 출력이 "로우"가 되어 상기 m2트랜지스터를 "턴온(turn-on)"시킨다. 그러면 상기 m2트랜지스터는 상기 M2트랜지스터의 게이트 전압을 상기 M2트랜지스터가 중간정도 "턴온"되도록(즉, 상기 dout이 상기 제2도에 도시된 바와같이 미틀레벨로 유지되도록)상승시킨다. (여기에서, 상기 m1 및 m2트랜지스터는 완전히 "턴온"시에 상기 M1 및 M2트랜지스터의 게이트 전압을 중간 레벨정도로 유지되도록 칩설계시에 그 크기를 결정하게 된다.) 그러면 상기 Dout은 미들레벨로 유지되는 시간을 갖게 된다. 이때 상기 S 및신호가 각각 "로우" 및 "하이"레벨로 되면, 상기 M1트랜지스터의 게이트전압을 제어하는 인버터(1)의 출력은 "하이"가 되어 상기 M1트랜지스터가 "턴오프"되고, 상기 M2트랜지스터의 게이트 전압을 제어하는 인버터(6)의 출력은 "하이"가 되어 상기 M2트랜지스터는 완전히 "턴온"된다. 따라서, 상기 Dout은 "로우"레벨로 변화된다.
다음으로 상기 Dout의 이전상태가 "로우"레벨로 유지되어 있는 경우를 본다. 이때에는 상기 노아게이트(2)의 출력이 "하이"가 되어 상기 m1트랜지스터를 "턴온"시킨다.(상기 S,신호는 각각 "로우"로 되어 있음)그러면 상기 m1트랜지스터는 상기 M1트랜지스터의 (이전에 "하이"레벨로 되어 있는)게이트 전압을 상기 M1트랜지스터가 중간정도 "턴온"되도록 떨어뜨린다. 그러면 상기 Dout은 미들레벨로 유지되는 시간을 갖게 된다. 이때 상기 S 및신호가 각각 "하이" 및 "로우"레벨로 되면, 상기 M2트랜지스터는 "턴오프"되고, 상기 M1트랜지스터는 완전히 "턴온"된다. 따라서 상기 Dout은 "하이"레벨로 변화된가. 상기 설명과 같이 상기 제1도 회로와 같은 종래기술에 의한 데이타 출력버퍼는 상기 Dout을 "하이"에서 "로우"로 또는 "로우"에서 "하이"로 바로 천이하는 과정을 갖지않고 미들레벨을 거쳐서 천이 동작을 수행하므로 미들레벨을 거치지 않고 천이동작을 수행하던 종래의 다른 회로에 비해서는 잡음의 발생이 줄어들고 또한 동작속도도 향상된다.
그러나 상술한 제1도 회로는 상기 Dout을 미들레벨로 만들어주기 위해 상기 M1과 M2트랜지스터의 각게이트 전압을 "하이"와 "로우"레벨의 중간정도의 전압레벨로 만들음으로써 상기 m1 또는 m2트랜지스터의 채널을 통한 직류전류의 발생을 초래하게 된다. 즉, 상기 S 및신호가 모두 "로우"일때 상기 Dout이 "하이" 상태로 유지되어 있을시에는 상기 낸드게이트(4)의 "로우"출력에 의해서 상기 m2트랜지스터가 "턴온"되는데, 이때 상기 M2트랜지스터의 게이트 전압을 제어하는 인버터(6)내의 엔모오스 트랜지스터를 (상기 제1도의 각 인버터들은 씨모오스 회로로 이루어진다.) 통해서 전원전압단자(Vcc)과 접지전압단(Vss)사이에 흐르는 (즉, 상기 인버터 (6)내의 엔모오스 트랜지스터의 채널과 상기 m2트랜지스터의 채널을 통해서 흐르는)직류전류가 발생된다. 마찬가지로 상기 S 및신호가 모두 "로우"일때 상기 Dout이 "로우"상태로 유지되어 있을시에는 상기 노아게이트(2)의 "하이" 출력에 의해서 상기 m1트랜지스터가 "턴온"되는데, 이때 상기 M1트랜지스터의 게이트 전압을 제어하는 인버터(1)내의 피모오스 트랜지스터를 통해서 전원전압단과 접지전압단 사이에 흐르는 직류전류가 발생된다. 이와같이 상기 제1도의 회로는 통상적인 데이타 출력버퍼의 출력단에서 발생되던 직류전류의 발생을 방지하는데는 효과를 보았으나 또다른 피크전류으 발생을 야기시켜 직류전류의 발생으로 인한 데이타 출력버퍼의 잡음 및 동작속도의 저하라는 근본적인 문제를 해결하지 못한다.
따라서 본 발명의 목적은 직류전류의 발생이 방지되어 잡음의 발생이 최대한 억제되고 칩의 동작속도를 향상시키는 데이타 출력버퍼를 제공함에 있다.
상기 본 발명의 목적을 달성하기 위하여 본 발명은, 메모리셀로부터 독출되어 나온 소정의 데이타신호와 출력인에이블신호 (øOE)를 입력하여 전송하는 제1입력단(11)과, 상기 데이타의 반전신호와 상기 출력인에이블신호(øOE)를 입력하는 제2입력단(12)과, 상기 데이타신호레벨에 대응된 출력데이타(DOUT)가 출력되는 출력노드와, 상기 제1입력단(11)의 출력신호를 입력하고 이 입력레벨에 응답하여 상기 출력노드를 제1전원레벨로 풀업하는 풀업단(14, 15)과, 상기 제2입력단(12)의 출력신호를 입력하고 이 입력레벨에 응답하여 상기 출력노드를 제2전원레벨로 풀다운하는 풀다운(16)단을 가지는 데이타 출력버퍼에 있어서, 제1전원단자와 상디 출력노드와의 사이에 채널이 직렬로 형성되는 제1 및 제2풀업트랜지스터(27) (28)로 이루어지는 제2풀업단과, 제2전원단자와 상기 출력노드와의 사이에 채널이 직렬로 형성되는 제1 및 제2풀다운트랜지스터(29) (30)로 이루어지는 제2풀다운단과, 상기 제1입력단(11)의 출력신호와 반전된 출력인에이블신호()를 각각 입력하고 이 입력에 응답하여 상기 제1풀업트랜지스터(27)의 스위칭동작을 제어하는 제1제어회로(21, 22)와, 상기 출력데이타(DOUT)를 입력하고 이 입력레벨에 응답하여 상기 제2풀업트랜지스터(28)의 스위칭동작을 제어하는 제2제어회로(23)와, 상기 출력데이타(DOUT)를 입력하고 이 입력레벨에 응답하여 상기 제1풀다운트랜지스터(29)의 스위칭동작을 제어하는 제3제어회로(24, 25)와, 상기 제2입력단(12)의 출력신호와 상기 반전된 출력인에이블신호()를 각각 입력하고 이 입력에 응답하여 상기 제2풀다운트랜지스터(30)의 스위칭동작을 제어하는 제4제어회로(26)를 각각 포함하여 이루어지는 프리셋회로(100)를 구비하고, 상기 출력인에이블신호(øOE)가 활성화될시에 상기 출력노드의 전압레벨에 대응하여 상기 출력데이타(DOUT)의 전압레벨을 상기 제1전원레벨과 제2전원레벨의 중간레벨로 미리 변화시키는 동작을 적어도 수행하는 데이타 출력버퍼임을 특징으로 한다. 상기에서 상기 øOE와신호는 각각 동일칩상에 구비되는 어드레스 천이 검출회로(ATD)로부터 출력되는 신호임을 특징으로 한다.
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다. 설명에 앞서 본 발명은 데이타의 출력시에 출력데이타가 미들레벨을 거쳐 출력이되며, 데이타 출력라인을 상기 미들레벨로 프리 셋팅(pre-setting)하는 동안에도 직류전류의 발생은 전혀 없음을 주목하여야 할 것이다.
본 발명에 의한 데이타 출력버퍼의 회로를 제3도에 도시하였다. 그리고 상기 제3도의 구성에 따른 동작타이밍도를 제4도에 도시하였다.
본 발명에 의한 상기 제3도 회로의 구성을 설명한다. 상기 제3도의 구성에서 점선불록(100)을 제외한 나머지의 소자들은 이 분야에 공지된 구성요소로서 설명을 생략한다. 상기 점선블록(100)이 본 발명에 의한 프리셋(pre-set)회로이며 그 구성요소는, 제1전원단자로서의 전원단자(Vcc) 와 출력노드와의 사이에 채널이 직렬로 형성되는 제1 및 제2풀업트랜지스터(27)(28)로 이루어지는 풀업단과, 제2전원전자로서의 접지전원단자(Vss)와 상기 출력노드와의 사이에 채널이 직렬로 형성되는 제1 및 제2풀다운트랜지스터(29)(30)로 이루어지는 풀다운과, 제1입력단(11)의 출력신호와 반전된 출력인에이블신호()를 각각 입력하고 이입력에 응답하여 상기 제1풀업트랜지스터(27)의 스위칭동작을 제어하는 제1제어회로(21,22)와, 상기 출력 데이타(DOUT)를 입력하고 이 입력레벨에 응답하여 상기 제2풀업트랜지스터(28)의 스위칭동작을 제어하는 제2제어회로(23)와 상기 출력데이타(DOUT)를 입력하고 이 입력레벨에 응답하여 상기 제1풀다운트랜지스터(29)의 스위칭동작을 제어하는 제3제어회로(24, 25)와, 제2입력단(12)의 출력신호와 상기 반전된 출력인에이블신호()를 각각 입력하고 이 입력에 응답하여 상기 제2풀다운트랜지스터(30)의 스위칭동작을 제어하는 제4제어회로(26)로 이루어진다. 상기 제1 및 제2풀업트랜지스터(27)(28)는 각각 피모오스트랜지스터 및 엔모오스트랜지스터로 실시되었다. 상기 제1 및 제2풀다운트랜지스터(29)(30)는 각각 엔모오스트랜지스터로 실시되었다. 상기 제1제어회로(21, 22)는 서로 직렬연결된 노아게이트(21)및 인버터(22)로 실시되었다. 상기 제2제어회로(23)는 인버터로 실시되었다. 상기 제3제어회로(24, 25)는 서로 직렬 연결된 2개의 인버터로 실시되었다. 상기 제4제어회로(26)는 노아게이트로 실시되었다.
상기 구성에 의거한 본 발명에 의한 데이타 출력버퍼를 타이밍도인 상기 제4도를 참조하여 상세히 설명한다. 소정의 어드레스가 칩(chip)내로 입력된 이것의 천이동작을 ATD회로(도시되지 않음)에서 검출하여 펄스신호인 øOE와를 발생시킨다. 상기 øOE신호가 "하이" 레벨인 동안에 제1입력회로(11)의 출력신호인 N1과 제2입력회로(12)의 출력신호인 N2는 "로우"레벨의 신호로 된다. 한편 상기 N1과 N2가 "로우"레벨일시에 상기가 상기 제1 및 제2제어회로(21, 22)(26)에 각각 입력된다. 이로부터 상기 제1제어회로(21, 22)의 출력신호인 N3은 "로우"가 되어 상기 풀업단(27, 28)의 제1풀업트랜지스터(27)를 "턴온"시키고, 상기 제4제어회로(26)의 출력신호인 N6은 "하이"가 되어 상기 풀다운(29, 30)의 제2풀다운트랜지스터(30)를 "턴온"시킨다. 한편, 상기 øOE와가 입력되기 전에 dout이 "하이"상태에 놓여있었다면 이는 상기 제3제어회로(24, 25)에 의해 "턴온"되는 상기 풀다운단(29, 30)의 제1풀다운트랜지스터(29)를 통해 미들레벨로 된다. (상기에서 Dout이 상기 미들레벨로 되는것은 상기신호가 펄스로 발생되는 시간 동안임을 유의하기 바란다.)그리고 나서 상기가 "하이"레벨로 되면 상기 N3와 N6신호가 각각 "하이"와 "로우"레벨로 되어 상기 제1풀업트랜지스터(27)와 제2풀다운트렌지스터(30)가 모두 "턴오프"된다. 만일 상기 øOE와신호가 입력되기전에 상기 Dout이 "로우"상태일시에는 상기 N4신호는 "하이"레벨로 되어 상기 제2풀업트랜지스터(28)를 "턴온"시키고, 상기 N5신호는 "로우"레벨로 되어 상기 제1풀업트랜지스터(29)를 "턴오프"시킨다.
그리고 나서 상기신호가 "로우"로 되는 동안에(즉, 펄스 기간동안에) 상기 N3신호가 "로우"로 되어 상기 제1풀업트랜지스터(27)가 "턴온"되고 상기 Dout이 "로우"레벨에서 미들레벨로 상승하게 된다. 이후에 상기 ØOE신호가 "로우"레벨로 되고 상기신호가 "하이"레벨로 되면 상기 제1풀업트랜지스터(27)와 제2풀다운트랜지스터(30)가 모두 "턴오프"된다. 한편 소정의 메모리 셀(도시되지 않음)로부터 나오는 데이타인 D,의 레벨에 따라서 상기 Dout이 "하이"레벨이거나 "로우"레벨로 결정되며, 이는 상기 제4도에 도시된 바와같이 상기 øOE와신호의 변화에 따라 소정의 미들레벨 기간을 가지게 된다. 상기의 구성 및 동작 설명에서 본 발명에 의한 프리셋 회로(100)를 구비하는 데이타 출력버퍼는 직류전류가 발생되는 곳이 없게 된다.
상기 제3도와 같은 본 발명에 의한 데이타 출력버퍼는 본 발명의 기술적 사상을 실현한 최적의 실시예이지만 상기 프리셋 회로(100)의 구성 소자들은 조직(logic)에 따라 다르게 실시할 수 있음을 알아야 할 것이다. 그리고 제3도의 구성에는 프리셋회로(10)내의 풀업단 및 풀다운단을 구성하는 트랜지스터가 각각 2개로 이루어진 것을 개시하였지만, 이는 본 발명의 기술적 범주내에서 예컨대 제1제어회로(21,22)와 제2제어회로(23)의 각 출력신호를 조합입력하는 하나의 트랜지스터로 이루어지는 로직구성도 가능하다는 것을 당기술분야에 통상의 지식을 가진 자라면 용이하게 알 수 있을 것이다.
상술한 바와 같이 본 발명에 의한 프리셋회로를 구비하는 데이타 출력버퍼는 직류전류의 발생이 방지되어 이에 따른 잡음의 발생방지 및 칩의 동작속도를 향상시키는 효과가 있다.

Claims (5)

  1. 메모리셀로부터 독출되어 나온 소정의 데이타신호와 출력에이블신호(øOE)를 입력하여 전송하는 제1입력단(11)과, 상기 데이타의 반전신호와 상기 출력인에이블신호(øOE)를 입력하는 제2입력단(12)과, 상기 데이타신호레벨에 대응된 출력데이타(DOUT)가 출력되는 출력노드와, 상기 제1입력단(11)의 출력신호를 입력하고 이 입력레벨에 응답하여 상기 출력노드를 제1전원레벨로 풀업하는 풀업단(14, 15)과, 상기 제2입력단(12)의 출력신호를 입력하고 이 입력레벨에 응답하여 상기 출력노드를 제2전원레벨로 풀다운하는 풀다운(16)단을 가지는 데이타 출력버퍼에 있어서, 제1전원단자와 상기 출력노드와의 사이에 채널이 직렬로 형성되는 제1 및 제2풀업트랜지스터(27)(28)로 이루어지는 제2풀업단과, 제2전원단자와 상기 출력노드와의 사이에 채널이 직렬로 형성되는 제1 및 제2풀다운트랜지스터(29)(30)로 이루어지는 제2풀다운과, 상기 제1입력단(11)의 출력신호와 반전된 출력에이블신호()를 각각 입력하고 이 입력에 응답하여 상기 제1풀업트랜지스터(27)의 스위칭동작을 제어하는 제1제어회로(21, 22)와, 상기 출력데이타(DOUT)를 입력하고 이 입력레벨에 응답하여 상기 제2풀업트랜지스터(28)의 스위칭동작을 제어하는 제2제어회로(23)와, 상기 출력데이타(DOUT)를 입력하고 이 입력레벨에 응답하여 상기 제1풀다운트랜지스터(29)의 스위칭동작을 제어하는 제3제어회로(24, 25)와, 상기 제2입력단(12)의 출력신호와 상기 반전된 출력인에이블신호()를 각각 입력하고 이 입력에 응답하여 상기 제2풀다운트랜지스터(30)의 스위칭동작을 제어하는 제4제어회로(26)를 각각 포함하여 이루어지는 프리셋회로(100)를 구비하고, 상기 출력인에이블신호(øOE)가 활성화될시에 상기 출력노드의 전압레벨에 대응하여 상기 출력데이타(DOUT)의 전압레벨을 상기 제1전원레벨과 제2전원레벨의 중간레벨로 미리 변화시키는 동작을 적어도 수행함을 특징으로 하는 데이타 출력버퍼.
  2. 제1항에 있어서, 상기 출력인에이블신호(øOE) 및 반전된 출력인에이블()신호가, 동일칩상에 구비되는 어드레스 천이 검출기(ATD)로부터 출력되는 신호임을 특징으로 하는 데이타 출력바퍼.
  3. 제1항에 있어서, 상기 중간레벨은 칩의 동작 전원전압(Vcc)의 1/2레벨임을 특징으로 하는 데이타 출력버퍼.
  4. 제1항에 있어서, 상기 제2풀업단이 상기 제1 및 제2제어회로(21, 22)(23)의 각 출력신호를 각각의 게이트에 대응입력하고 서로 채널이 직렬 연결되는 2개의 모오스 트랜지스터(27)(28)로 이루어짐을 특징으로 하는 데이타 출력버퍼.
  5. 제1항에 있어서, 상기 제2풀다운단이 상기 제3 및 제4제어회로(24, 25)(26)의 각 출력신호를 각각의 게이트에 대응입력하고 서로 채널이 직렬연결되는 2개의 모오스 트랜지스터(29)(30)로 이루어짐을 특징으로하는 데이타 출력버퍼.
KR1019910018835A 1991-10-25 1991-10-25 직류 전류를 제거한 데이타 출력버퍼 KR940008718B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019910018835A KR940008718B1 (ko) 1991-10-25 1991-10-25 직류 전류를 제거한 데이타 출력버퍼

Applications Claiming Priority (8)

Application Number Priority Date Filing Date Title
KR1019910018835A KR940008718B1 (ko) 1991-10-25 1991-10-25 직류 전류를 제거한 데이타 출력버퍼
TW081107012A TW212863B (ko) 1991-10-25 1992-09-04
FR929211593A FR2683076B1 (fr) 1991-10-25 1992-09-29 Memoire tampon de sortie de donnees presentant des caracteristiques de bruit ameliorees.
DE4234505A DE4234505C2 (de) 1991-10-25 1992-10-13 Datenausgangspuffer
ITMI922418A IT1255902B (it) 1991-10-25 1992-10-22 Buffer di emissione dati con caratteristiche di rumore migliorate
US07/964,622 US5311076A (en) 1991-10-25 1992-10-23 Tristate data output buffer having reduced switching noise and intermediate-level setting
JP4286223A JPH0752589B2 (ja) 1991-10-25 1992-10-23 データ出力バッファ
GB9222423A GB2260838B (en) 1991-10-25 1992-10-26 Data output buffers

Publications (2)

Publication Number Publication Date
KR930008859A KR930008859A (ko) 1993-05-22
KR940008718B1 true KR940008718B1 (ko) 1994-09-26

Family

ID=19321779

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019910018835A KR940008718B1 (ko) 1991-10-25 1991-10-25 직류 전류를 제거한 데이타 출력버퍼

Country Status (8)

Country Link
US (1) US5311076A (ko)
JP (1) JPH0752589B2 (ko)
KR (1) KR940008718B1 (ko)
DE (1) DE4234505C2 (ko)
FR (1) FR2683076B1 (ko)
GB (1) GB2260838B (ko)
IT (1) IT1255902B (ko)
TW (1) TW212863B (ko)

Families Citing this family (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5694361A (en) * 1992-03-18 1997-12-02 Uchida; Toshiya Output circuit
KR960006911B1 (ko) * 1992-12-31 1996-05-25 현대전자산업주식회사 데이타 출력버퍼
US5500817A (en) * 1993-01-21 1996-03-19 Micron Technology, Inc. True tristate output buffer and a method for driving a potential of an output pad to three distinct conditions
US5331593A (en) * 1993-03-03 1994-07-19 Micron Semiconductor, Inc. Read circuit for accessing dynamic random access memories (DRAMS)
US5469385A (en) * 1993-05-11 1995-11-21 Texas Instruments Incorporated Output buffer with boost from voltage supplies
US5369316A (en) * 1993-11-22 1994-11-29 United Microelectronics Corporation Advanced output buffer with reduced voltage swing at output terminal
US5513140A (en) * 1994-06-01 1996-04-30 Micron Technology, Inc. Data output buffer
KR970005570B1 (ko) * 1994-07-14 1997-04-17 현대전자산업 주식회사 데이타 출력버퍼
US5559465A (en) * 1994-07-29 1996-09-24 Cypress Semiconductor Corporation Output preconditioning circuit with an output level latch and a clamp
JPH08148986A (ja) * 1994-11-21 1996-06-07 Mitsubishi Electric Corp 出力バッファ回路
KR0172798B1 (ko) * 1995-06-30 1999-03-30 김주용 모드 적응형 데이타 출력 버퍼
US5568062A (en) * 1995-07-14 1996-10-22 Kaplinsky; Cecil H. Low noise tri-state output buffer
KR100202645B1 (ko) * 1995-12-21 1999-06-15 문정환 프리차지회로를 내장한 씨모스 출력회로
US5844425A (en) * 1996-07-19 1998-12-01 Quality Semiconductor, Inc. CMOS tristate output buffer with having overvoltage protection and increased stability against bus voltage variations
US6243779B1 (en) 1996-11-21 2001-06-05 Integrated Device Technology, Inc. Noise reduction system and method for reducing switching noise in an interface to a large width bus
US5805505A (en) * 1996-12-16 1998-09-08 Micron Technology, Inc. Circuit and method for converting a pair of input signals into a level-limited output signal
KR19980066284A (ko) * 1997-01-22 1998-10-15 김광호 포토테지스트 도포장치 및 도포방법
US5864244A (en) * 1997-05-09 1999-01-26 Kaplinsky; Cecil H. Tristate buffer circuit with transparent latching capability
KR100298182B1 (ko) * 1997-06-24 2001-08-07 박종섭 반도체메모리소자의출력버퍼
KR19990004896A (ko) * 1997-06-30 1999-01-25 김영환 반도체 메모리 소자의 프리셋 회로
US5889697A (en) * 1997-10-08 1999-03-30 Advanced Micro Devices Memory cell for storing at least three logic states
US6043680A (en) * 1998-02-02 2000-03-28 Tritech Microelectronics, Ltd. 5V tolerant I/O buffer
US6172522B1 (en) * 1998-08-13 2001-01-09 International Business Machines Corporation Slew rate controlled predriver circuit
US6163169A (en) * 1998-08-13 2000-12-19 International Business Machines Corporation CMOS tri-state control circuit for a bidirectional I/O with slew rate control
US6377102B2 (en) * 2000-02-29 2002-04-23 Texas Instruments Incorporated Load equalization in digital delay interpolators
US6266284B1 (en) 2000-04-25 2001-07-24 Advanced Micro Devices, Inc. Output buffer for external voltage
KR100500946B1 (ko) * 2000-06-30 2005-07-14 매그나칩 반도체 유한회사 전자기 방해를 개선한 데이터 입출력 버퍼
US6653878B2 (en) * 2001-09-24 2003-11-25 Microchip Technology Inc. Low-power output controlled circuit
KR100613448B1 (ko) * 2004-10-07 2006-08-21 주식회사 하이닉스반도체 데이터 가속회로 및 이를 이용한 데이터 전송회로
KR100643913B1 (ko) * 2004-11-03 2006-11-10 매그나칩 반도체 유한회사 출력 버퍼
KR101996067B1 (ko) * 2013-04-15 2019-07-05 에스케이하이닉스 주식회사 입출력라인구동회로
US9385718B1 (en) * 2013-10-18 2016-07-05 Altera Corporation Input-output buffer circuit with a gate bias generator

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4329600A (en) * 1979-10-15 1982-05-11 Rca Corporation Overload protection circuit for output driver
JPS5856286B2 (ko) * 1980-12-25 1983-12-14 Fujitsu Ltd
JPS5942690A (en) * 1982-09-03 1984-03-09 Toshiba Corp Semiconductor storage device
JPH0584597B2 (ko) * 1986-10-28 1993-12-02 Mitsubishi Electric Corp
JPH0817037B2 (ja) * 1987-12-03 1996-02-21 松下電子工業株式会社 スタティックramの出力回路
JPH01200819A (en) * 1988-02-05 1989-08-14 Toshiba Corp Data output presetting circuit
KR910002748B1 (ko) * 1988-04-12 1991-05-04 삼성 반도체통신 주식회사 반도체장치에 있어서 데이타 출력 버퍼회로
JPH0777345B2 (ja) * 1988-11-04 1995-08-16 三菱電機株式会社 半導体装置
KR920002426B1 (ko) * 1989-05-31 1992-03-23 현대전자산업 주식회사 집적회로의 출력버퍼회로
US4963766B1 (ko) * 1989-06-28 1992-08-04 Digital Equipment Corp
US5051619B1 (ko) * 1989-09-07 1993-03-02 Campione Ben
US4991140A (en) * 1990-01-04 1991-02-05 Motorola, Inc. Integrated circuit memory with improved di/dt control
JPH03219495A (en) * 1990-01-24 1991-09-26 Sony Corp Output circuit
JP2623918B2 (ja) * 1990-06-04 1997-06-25 日本電気株式会社 出力バッファ回路
US5107142A (en) * 1990-10-29 1992-04-21 Sun Microsystems, Inc. Apparatus for minimizing the reverse bias breakdown of emitter base junction of an output transistor in a tristate bicmos driver circuit

Also Published As

Publication number Publication date
KR930008859A (ko) 1993-05-22
JPH05210989A (ja) 1993-08-20
FR2683076A1 (fr) 1993-04-30
US5311076A (en) 1994-05-10
GB2260838B (en) 1995-07-05
JPH0752589B2 (ja) 1995-06-05
IT1255902B (it) 1995-11-17
GB2260838A (en) 1993-04-28
DE4234505A1 (de) 1993-04-29
ITMI922418D0 (it) 1992-10-22
GB9222423D0 (en) 1992-12-09
TW212863B (ko) 1993-09-11
DE4234505C2 (de) 1995-07-13
ITMI922418A1 (it) 1994-04-22
FR2683076B1 (fr) 1994-06-10

Similar Documents

Publication Publication Date Title
KR940008718B1 (ko) 직류 전류를 제거한 데이타 출력버퍼
KR0179793B1 (ko) 반도체 메모리의 센스 앰프 출력 제어 회로
US4827454A (en) Semiconductor memory device
US6445226B2 (en) Output circuit converting an internal power supply potential into an external supply potential in a semiconductor apparatus
KR19980078960A (ko) 동작주기 적응형 데이터 출력버퍼
JP2743878B2 (ja) 入力バッファ回路
KR0163775B1 (ko) 출력 트랜지스터에 연결된 게이트 전류제어 트랜지스터의 게이트 전압 제어 회로를 갖는 출력 버퍼 회로
KR100206921B1 (ko) 출력버퍼회로
US5861763A (en) Threshold voltage scalable buffer with reference level
US6486713B2 (en) Differential input buffer with auxiliary bias pulser circuit
KR100276563B1 (ko) 출력버퍼회로
US5703811A (en) Data output buffer circuit of semiconductor memory device
KR940003399B1 (ko) 저잡음 데이타 출력 버퍼
US5619153A (en) Fast swing-limited pullup circuit
KR100472729B1 (ko) 데이터 출력버퍼
KR940005692B1 (ko) 반도체 메모리장치의 데이타 출력 드라이버
KR940006077B1 (ko) 반도체 메모리 장치에 있어서의 가변 입력회로
KR0132369B1 (ko) 반도체집적 장치의 데이타 입력버퍼 및 그 입력 버퍼링 방법
KR100290892B1 (ko) 씨모스전압레벨쉬프트회로
KR100472728B1 (ko) 반도체장치의어드레스천이검출회로
KR100356796B1 (ko) 반도체 소자의 출력버퍼회로
KR960013860B1 (ko) 반도체 메모리 장치의 입력 버퍼
KR930008649B1 (ko) 반도체 장치의 잡음신호 제거회로
KR0168774B1 (ko) 이퀄라이징 펄스 제너레이터
KR100515023B1 (ko) 다이나믹회로를구비한집적회로

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20100830

Year of fee payment: 17

LAPS Lapse due to unpaid annual fee