JP2671787B2 - 出力バッファ回路 - Google Patents

出力バッファ回路

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JP2671787B2 JP5327061A JP32706193A JP2671787B2 JP 2671787 B2 JP2671787 B2 JP 2671787B2 JP 5327061 A JP5327061 A JP 5327061A JP 32706193 A JP32706193 A JP 32706193A JP 2671787 B2 JP2671787 B2 JP 2671787B2
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    • H—ELECTRICITY
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は出力バッファ回路に関す
る。
【０００２】
【従来の技術】出力バッファ回路の第１の従来例は、図
８に示すように、入力信号Ａおよび制御信号Ｃを入力と
する２ＮＯＲ７と、２ＮＯＲ７の出力を入力とする第１
のインバータ５と、インバータ５の出力をゲートに入力
し、ソース側が電源に接続された第１のＰ型ＭＯＳトラ
ンジスタ１と、ソース側が接地された第１のＮ型ＭＯＳ
トランジスタ２と、入力信号Ａおよび制御信号Ｃの反転
信号を入力とする２ＮＡＮＤ８と、２ＮＡＮＤ８の出力
を入力とする第２のインバータ６と、インバータ６の出
力がソース側と接続され、ドレイン側が第１のＮ型ＭＯ
Ｓトランジスタ２のゲートに接続され、外部電圧回路５
０からの信号をゲートＳに入力するＮ型ノンドープトト
ランジスタ１１で構成されたトランスファとを有し、第
１のＰ型ＭＯＳトランジスタ１と第１のＮ型ＭＯＳトラ
ンジスタ２のドレイン側が共通に接続されて出力信号Ｂ
を出力する。
【０００３】この出力バッファ回路は、トランスファを
構成するＮ型ノンドープトランジスタ１１を外部電圧回
路５０から一定電圧をゲートＳに入力することで電流能
力を定めた抵抗素子として用いて、特に第１のＮ型ＭＯ
Ｓトランジスタ２とゲート電位４の上昇を抑えることで
接地電位出力時に流れる放電電流を抑制し、出力信号Ｂ
を入力とする外部回路を含めた誤動作を防止している。
この出力バッファ回路は、特に接地電位出力時の放電電
流の電流変化量を抑制していることで、入力信号Ａが入
力されて出力信号Ｂが出力されるまでの動作速度を速く
することが困難である。
【０００４】出力バッファ回路の第２の従来例は、図９
に示すように、入力信号Ａをゲートに入力し、ソース側
が電源に接続された第３のＰ型ＭＯＳトランジスタ５１
と、第３のＰ型ＭＯＳトランジスタ５１のドレイン側が
ゲート３に接続され、ソース側が電源と接続された第１
のＰ型ＭＯＳトランジスタ１と、入力信号Ａを入力とし
ソース側が接地された第４のＮ型ＭＯＳトランジスタ５
２と、第４のＮ型ＭＯＳトランジスタ５２のドレイン側
がゲート４に接続され、ソース側が接地された第１のＮ
型ＭＯＳトランジスタ２と、ドレイン側が第３のＰ型Ｍ
ＯＳトランジスタ５１のドレイン側と接続され、ソース
側が第４のＮ型ＭＯＳトランジスタ５２のドレイン側と
接続された第４のＰ型ＭＯＳトランジスタ５３および第
５のＮ型ＭＯＳトランジスタ５４とで構成されるトラン
スファとを有し、トランスファを構成する第４のＰ型Ｍ
ＯＳトランジスタ５３のゲートが接地され、第５のＮ型
ＭＯＳトランジスタ５４のゲートＴを外部から制御し、
第１のＰ型ＭＯＳトランジスタ１および第１のＮ型ＭＯ
Ｓトランジスタ２のドレイン側が共通に接続され、出力
信号Ｂを出力する。
【０００５】この出力バッファ回路は、出力信号Ｂを開
放状態と設定することはなく、常に電源電位または接地
電位を出力している。
【０００６】この出力バッファ回路は、トランスファを
構成する第５のＮ型ＭＯＳトランジスタ５４のゲートＴ
を外部から制御することで、第１のＰ型ＭＯＳトランジ
スタ１から出力信号Ｂ側へ流れる電流と出力信号Ｂ側か
ら第１のＮ型ＭＯＳトランジスタ２へ流れる電流の立ち
上がりまたは立ち下がりの期間に差を生じさせ、貫通電
流を防いでいる。例えば、入力信号Ａが電源電位から接
地電位へ変化した場合、第４のＮ型ＭＯＳトランジスタ
５２が活性状態から非活性状態となり、第３のＰ型ＭＯ
Ｓトランジスタ５１が非活性状態から活性状態となり、
電源電位が第１のＰ型ＭＯＳトランジスタ１のゲート３
へ伝わり非活性状態となる。次に、トランスファを構成
し、常時活性状態とすることで抵抗素子として用いてい
る第４のＰ型ＭＯＳトランジスタ５３および第１のＮ型
ＭＯＳトランジスタ２のゲート容量とを含む負荷と容量
で遅延して第１のＮ型ＭＯＳトランジスタ２が活性状態
となり、接地電位の出力を行う。電源電位出力について
も同様の動作を行う。
【０００７】このトランスファを構成している第４のＰ
型ＭＯＳトランジスタ５３は、常時活性状態にあり、か
つ、出力信号Ｂの貫通電流を防止することを目的として
第１のＰ型ＭＯＳトランジスタ１および第１のＮ型ＭＯ
Ｓトランジスタ２のゲート電位の立ち上がりまたは立ち
下がりを遅延による時間差を設けるために、高抵抗素子
として設定されなければならない。
【０００８】図９の出力信号Ｂの出力電流波形は、図１
０に示したように、出力電流が流れ始める期間５７では
トランスファを構成する第４のＰ型ＭＯＳトランジスタ
５３のみ動作を行い、その期間の次にトランスファを構
成する第４のＰ型ＭＯＳトランジスタ５３および第５の
Ｎ型ＭＯＳトランジスタ５４が共に動作して、出力電流
５５を制御している。
【０００９】その結果、電源電位の高い範囲で高抵抗素
子を設定した場合、電源電位の低い範囲で動作すると、
トランジスタの能力低化に伴ない高抵抗素子は更に高い
抵抗値をとり、トランスファを通過する電流が減少し、
第１のＰ型ＭＯＳトランジスタ１または第１のＮ型ＭＯ
Ｓトランジスタ２のゲート電位の立ち上がりまたは立ち
下がりの時間差が増加することで、貫通電流が防止で
き、出力電流５６が減少することで電流変化量を抑え外
部の回路の誤動作を防止できるが、出力電流値５６の減
少のために動作速度の遅延が生じる。
【００１０】逆に、電源電位の低い範囲で高抵抗素子を
設定した場合、電源電位の高い範囲で動作すると、トラ
ンジスタの能力向上に伴ない高抵抗素子が高い抵抗値を
維持できなくなり、出力信号Ｂに充電または放電される
電流の電流変化量が増加して、出力信号Ｂを入力とする
外部の回路の誤動作を引き起こすという問題が生じる。
【００１１】
【発明が解決しようとする課題】上述した従来の出力バ
ッファ回路では、出力信号を入力とする外部回路への誤
動作を防ぐために、出力電流の電流変化量を低く抑えて
いたために、出力バッファ回路の動作速度を速くするこ
とが困難であった。また、抵抗素子として用いれれるト
ランスファの電源電圧の低い範囲での能力低下が生じ、
出力電流の電流変化量を抑制し、かつ、動作速度を速く
することが困難であった。
【００１２】本発明の目的は、動作速度が速い出力バッ
ファ回路を提供することにある。
【００１３】
【課題を解決するための手段】本発明の出力バッファ回
路は、入力信号および制御信号を入力とする２ＮＯＲ
と、前記２ＮＯＲの出力を入力とする第１のインバータ
と、ソース側が電源と接続された第１のＰ型ＭＯＳトラ
ンジスタと、ソース側が接地されドレイン側が第１のＰ
型ＭＯＳトランジスタのドレイン側と接続されて出力信
号を出力する第１のＮ型ＭＯＳトランジスタと、前記第
１のインバータの出力がソース側と接続され、ドレイン
側が第１のＰ型ＭＯＳトランジスタのゲートと接続され
た第２のＰ型ＭＯＳトランジスタおよび第３のＮ型ＭＯ
Ｓトランジスタとで構成された第１のトランスファと、
前記入力信号および前記制御信号の反転信号を入力とす
る２ＮＡＮＤと、前記２ＮＡＮＤの出力を入力すると第
２のインバータと、前記第２のインバータの出力がソー
ス側と接続され、ドレイン側が第１のＮ型ＭＯＳトラン
ジスタのゲートと接続された第２のＮ型ＭＯＳトランジ
スタで構成された第２のトランスファと、前記制御信号
および前記２ＮＯＲの出力および前記２ＮＡＮＤの出力
を入力とし、第１の出力が前記第２のＰ型ＭＯＳトラン
ジスタのゲートに接続され、第２の出力が前記第２のＮ
型ＭＯＳトランジスタのゲートに接続され、前記第３の
出力が前記第３のＮ型ＭＯＳトランジスタのゲートに接
続された電圧制御回路とを有し、前記電圧制御回路は、
定電圧回路と前記第１、第２および第３の出力を発生さ
せる制御回路とから構成され、前記定電圧回路は、ゲー
トとドレインが共通に接続され第４のＮ型ＭＯＳトラン
ジスタと、該第４のＮ型ＭＯＳトランジスタのソースに
ゲートとドレインが接続され、ソースが接地に接続され
た第５のＮ型ＭＯＳトランジスタを有し、前記出力信号
が電源電位または接地電位へ変化する期間において、前
記第１または第２のトランスファのゲート電圧を電源電
位以下の中間電位であるＮ型ＭＯＳトランジスタの閾値
の２倍程度の電圧から電源電位へと段階的に変化させ
る。
【００１４】
【作用】出力信号を出力する第１のＰ型ＭＯＳトランジ
スタと第１のＮ型ＭＯＳトランジスタのゲートにトラン
スファを配置し、トランスファのゲートを電圧制御回路
により制御し、出力動作を行っている期間、電圧制御回
路の出力を選択的に中間電位から電源電位へと制御し、
出力信号を出力する側のトランジスタのゲート電位を段
階的に駆動することで、出力電流の電流変化量は従来の
ものと同程度に抑えながら出力電流を従来のものに比べ
て速く流すことができる。その結果、出力バッファ回路
の動作速度が高速化される。
【００１５】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１は本発明の一実施例の出力バッファ回
路の回路図である。
【００１６】本実施例の出力バッファ回路は、入力信号
Ａおよび制御信号Ｃを入力とする２ＮＯＲ７と、２ＮＯ
Ｒ７の出力Ｐを入力とする第１のインバータ５と、ソー
ス側が電源と接続された第１のＰ型ＭＯＳトランジスタ
１と、ソース側が接地され、ドレイン側が第１のＰ型Ｍ
ＯＳトランジスタ１のドレイン側と接続されて出力信号
Ｂを出力する第１のＮ型ＭＯＳトランジスタ２と、第１
のインバータ５の出力がソース側と接続され、ドレイン
側が第１のＰ型ＭＯＳトランジスタ１のゲートと接続さ
れた第２のＰ型ＭＯＳトランジスタ１０および第３のＮ
型ノンドープトランジスタ９とで構成された第１のトラ
ンスファと、入力信号Ａおよび制御信号Ｃの反転信号を
入力とする２ＮＡＮＤ８と、２ＮＡＮＤ８の出力Ｇを入
力とする第２のインバータ６と、第２のインバータ６の
出力がソース側と接続され、ドレイン側が第１のＮ型Ｍ
ＯＳトランジスタ２のゲートと接続された第２のＮ型ノ
ンドープトランジスタ１１で構成された第２のトランス
ファと、制御信号Ｃおよび２ＮＯＲ７の出力Ｄおよび２
ＮＡＮＤ８の出力Ｇを入力とし、第１の出力が第２のＰ
型ＭＯＳトランジスタ１０のゲートに接続され、第２の
出力が第２のＮ型ノンドープトランジスタ１１のゲート
に接続され、第３の出力が第３のＮ型ノンドープトラン
ジスタ９のゲートに接続された電圧制御回路１２で構成
されている。
【００１７】本実施例の出力バッファ回路の動作は以下
の通りである。入力信号Ａが接地電位で、制御信号Ｃが
電源電位の場合、２ＮＯＲ７の接地電位出力Ｄをインバ
ータ５で電源電位とし、トランスファを介し電源電位を
ゲート入力するＰ型ＭＯＳトランジスタ１は非活性状態
となり、２ＮＡＮＤ８の電源電位出力Ｇをインバータ６
で接地電位とし、トランスファを介して接地電位をゲー
トに入力するＮ型ＭＯＳトランジスタ２は非活性状態と
なり、出力信号Ｂは開放状態となる。制御信号Ｃおよび
２ＮＯＲ７の出力Ｄおよび２ＮＡＮＤ８の出力Ｇを入力
する電圧制御回路１２は、トランスファを構成するＮ型
ノンドープトランジスタ９，１１のゲートへ電源電位を
出力し、また、Ｐ型ＭＯＳトランジスタのゲートへ接地
電位を出力する。
【００１８】図２（ａ）、（ｂ）は図１で示した電圧制
御回路１２の回路図である。図２（ａ）は、図１で示し
た電圧制御回路１２のＰ型ＭＯＳトランジスタ１のゲー
トに接続されたトランスファを構成するＰ型ＭＯＳトラ
ンジスタ１０とＮ型ノンドープトランジスタ９のゲート
を制御する回路を示す。
【００１９】この電圧制御回路は、図１の２ＮＯＲ７の
出力Ｄを反転するインバータ１３と、制御信号Ｃとイン
バータ１３による信号Ｄを反転した信号を入力とする２
ＮＯＲ１４と、２ＮＯＲ１４の出力を入力とするインバ
ータ１５と、インバータ１５の出力Ｉを入力とする定電
圧回路１９と、インバータ１５の出力Ｉをゲートに入力
し、定電圧回路１９の出力Ｊがソース側と接続され、図
１のＮ型ノンドープトランジスタ９のゲートとドレイン
側が接続されたＰ型ＭＯＳトランジスタ１６と、図１の
２ＮＯＲ７の出力Ｄをゲートに入力し、ソース側が電源
に接続され、Ｐ型ＭＯＳトランジスタ１６とドレイン側
が共通に接続されたＰ型ＭＯＳトランジスタ１７と、図
１のＮ型ノンドープトランジスタ９のゲート信号を反転
し、図１のＰ型ＭＯＳトランジスタ１０のゲートＦへ出
力するインバータ１８とで構成されている。
【００２０】図２（ａ）の回路の動作は、以下の通りで
ある。
【００２１】入力信号Ａが接地電位で、制御信号Ｃが電
源電位の場合、制御信号Ｃを入力とする２ＮＯＲ１４の
出力が接地電位となり、２ＮＯＲ１４の出力を入力とす
るインバータ１５の出力Ｉが電源電位となるので、定電
圧回路１９の出力Ｊに配置されているＰ型ＭＯＳトラン
ジスタ１６が非活性状態となり、図１の２ＮＯＲ７の接
地電位出力Ｄをゲートに入力するＰ型ＭＯＳトランジス
タ１７が活性状態となり、図１のＮ型ノンドープトラン
ジスタ９のゲートＥに電源電位を出力し、反転する電位
が予め設定されたインバータ１８で、図１のＮ型ノンド
ープトランジスタ９のゲート電位Ｅを反転し、図１のＰ
型ＭＯＳトランジスタ１０のゲートＦへ接地電位を出力
する。
【００２２】次に、入力信号Ａが接地電位で、制御信号
Ｃが電源電位から接地電位へ変化した場合、Ｎ型ＭＯＳ
トランジスタ２は非活性状態を維持し、Ｐ型ＭＯＳトラ
ンジスタ１は非活性状態から活性状態へ変化し、出力信
号Ｂに電源電位を出力する動作を始める。
【００２３】この時、図１の２ＮＯＲ７の電源電位出力
Ｄをゲートに入力したＰ型ＭＯＳトランジスタ１７が非
活性状態となり、制御信号Ｃおよび図１の２ＮＯＲ７の
出力Ｄをインバータ１３で反転した信号を入力とする２
ＮＯＲ１４の電源電位出力をインバータ１５で反転した
信号Ｉが接地電位となり、定電圧回路１９が接地電位か
ら電源電位の間の中間電位を出力する動作を行い、ま
た、Ｐ型ＭＯＳトランジスタ１６が活性状態となり、図
１のＮ型ノンドープトランジスタ９のゲートＥに中間電
位が出力される。トランスファを構成するＰ型ＭＯＳト
ランジスタ１０は、インバータ１８の反転する入力電位
が高く設定されているために、ゲートは電源電位とな
り、非活性状態となる。これにより、開放状態でＰ型Ｍ
ＯＳトランジスタ１のゲート３に蓄積された電荷を、２
ＮＯＲ７の電源電位出力を入力とするインバータ５で放
電を行う期間についてトランスファを構成したＮ型ノン
ドープトランジスタ９で放電する電流値を制御して、Ｐ
型ＭＯＳトランジスタ１のゲート３の電位を制御し、出
力信号Ｂを電源電位へ上昇させる出力電流の電流変化量
を抑制している。
【００２４】Ｎ型ノンドープトランジスタは、Ｎ型エン
ハンスメントＭＯＳトランジスタよりも、しきい値電圧
が低く、零ボルト近傍にあるために、常時、活性状態と
することで、Ｐ型ＭＯＳトランジスタ１およびＮ型ＭＯ
Ｓトランジスタ２のゲート３、４が浮遊電位となること
を防ぎ、低いゲート電圧でも電流能力の急激な劣化を防
止している。
【００２５】次に、制御信号Ｃが接地電位のまま、入力
信号Ａが接地電位から電源電位に変化した場合は、前述
した制御信号Ｃが電源電位の時と同じ動作を行なう。
【００２６】図２（ｂ）は、図１で示した電圧制御回路
１２のＮ型ＭＯＳトランジスタ２のゲート４に接続され
たトランスファを構成するＮ型ノンドープトランジスタ
１１のゲートＨを制御する回路を示す。
【００２７】この電圧制御回路は、図２（ａ）に示した
回路に、２ＮＡＮＤ８の出力Ｇを入力として正相で、か
つ時間差を含む出力Ｍを出力するタイミング制御回路２
１と、２ＮＡＮＤ８の出力Ｇおよび出力Ｍを入力とする
２ＮＯＲ２０を加え、２ＮＯＲ２０の出力２２をインバ
ータ２３のゲートと、ソース側が電源に接続され、ドレ
イン側が図１のＮ型ノンドープトランジスタ１１のゲー
トと接続されたＰ型ＭＯＳトランジスタ２７のゲートに
接続し、図２（ａ）で用いたインバータ１８を除いた構
成である。
【００２８】図２（ｂ）の回路の動作は、以下の通りで
ある。
【００２９】入力信号Ａが接地電位で、制御信号Ｃが電
源電位の場合、制御信号Ｃを入力とする２ＮＯＲ２４の
出力が接地電位となり、２ＮＯＲ２４の出力を入力とす
るインバータ２５の出力Ｋが電源電位となるので、定電
圧回路２８の出力に配置されたＰ型ＭＯＳトランジスタ
２６が非活性状態となり、図１の２ＮＡＮＤ８の電源電
位出力Ｇをゲート入力する２ＮＯＲ２０が接地電位を出
力し、ゲート電圧２２が接地電位となることでＰ型ＭＯ
Ｓトランジスタ２７が活性状態となり、電源電位を図１
のＮ型ノンドープトランジスタ１１のゲートＨへ出力す
る。
【００３０】次に、入力信号Ａが接地電位で、制御信号
Ｃが電源電位から接地電位へ変化した場合、図１の２Ｎ
ＡＮＤ８の出力Ｇは変化せず電源電位を維持しているの
で、制御信号Ｃを一入力とする２ＮＯＲ２４の出力は変
化せず、図１のＮ型ＭＯＳトランジスタ２は非活性状態
のままである。
【００３１】次に、制御信号Ｃが接地電位のまま、入力
信号Ａが接地電位から電源電位に変化した場合、図１の
Ｐ型ＭＯＳトランジスタ１は活性状態から非活性状態へ
移り、図１のＮ型ＭＯＳトランジスタ２は非活性状態か
ら活性状態へ変化し、出力信号Ｂを接地電位にする動作
を始める。この時、２ＮＯＲ２０の出力２２は図１の２
ＮＡＮＤ８の出力Ｇを入力とするタイミング制御回路２
１の出力Ｍにより決まる。タイミング制御回路２１は、
図１の２ＮＡＮＤ８の出力Ｇが電源電位から接地電位へ
変化すると、一定期間の遅延後、信号Ｇの反転電位を出
力する動作を行ない、一定期間の遅延時間を第１の出力
動作期間４４とし、遅延後の信号Ｇの反転信号を出力し
始めた時点以降の期間を第２の出力動作期間４５とす
る。
【００３２】第１の出力動作期間４４では、タイミング
制御回路２１の出力Ｍが接地電位であるために、２ＮＯ
Ｒ２０の出力２２が電源電位で、Ｐ型ＭＯＳトランジス
タ２７が非活性状態であり、インバータ２５がインバー
タ２３と２ＮＯＲ２４を介して２ＮＯＲ２０の出力２２
を入力し接地電位を出力することで、Ｐ型ＭＯＳトラン
ジスタ２６が活性状態となり、定電圧回路２８からの中
間電位が図１のＮ型ノンドープトランジスタ１１のゲー
トＨへ出力される。
【００３３】次に、一定の遅延期間後の第２の出力動作
期間４５では、タイミング制御回路２１の出力Ｍが接地
電位から電源電位へ変化し、２ＮＯＲ２０の出力２２が
電源電位から接地電位へ移動することで、インバータ２
５が、インバータ２３と２ＮＯＲ２４を介して電源電位
となり、Ｐ型ＭＯＳトランジスタ２６が非活性状態とな
り、Ｐ型ＭＯＳトランジスタ２７が活性状態となり、図
１のＮ型ノンドープトランジスタ１１のゲートＨを中間
電位から電源電位へ変化させる。
【００３４】入力信号Ａが接地電位から電源電位へ変化
すると、２ＮＯＲ８を介したインバータ６の出力が電源
電位となり、第１の出力動作期間４４では、ゲートＨを
中間電位で制御されたＮ型ノンドープトランジスタ１１
でＮ型ＭＯＳトランジスタ２のゲート４の電荷蓄積が抑
えられ、次に第２の出力動作期間４５では、Ｎ型ノンド
ープトランジスタ１１のゲート電位が中間電位から電源
電位へ移動していくことで、Ｎ型ＭＯＳトランジスタ２
のゲート４の電荷蓄積量が制御されながら段階的に増加
していく。このためにＮ型ＭＯＳトランジスタ２のゲー
ト４が段階的に電位を上昇することで、出力信号Ｂの放
電電流の電流変化量が段階的に抑制され出力される。
【００３５】図３は、図２（ａ）で示した定電圧回路１
９の回路図である。この定電圧回路１９は、入力される
信号Ｉをゲートに入力し、ソース側が電源に接続された
Ｐ型ＭＯＳトランジスタ２９と、入力される信号Ｉをゲ
ートに入力し、ソース側が接地されたＮ型ＭＯＳトラン
ジスタ３２と、Ｎ型ＭＯＳトランジスタ３２のドレイン
側が共通に接続されて外部へ信号Ｊを出力し、ゲートと
ドレイン側がＰ型ＭＯＳトランジスタ２９のドレイン側
と接続されたＮ型ＭＯＳトランジスタ３０と、ゲートと
ドレイン側がＮ型ＭＯＳトランジスタ３０のソース側と
接続され、ソース側が接地されたＮ型ＭＯＳトランジス
タ３１とで構成されている。
【００３６】入力される信号Ｉが電源電位の場合、Ｐ型
ＭＯＳトランジスタ２９が非活性状態となり、Ｎ型ＭＯ
Ｓトランジスタ３２が活性状態となることで接地電位を
外部へ出力Ｊする。
【００３７】入力される信号Ｉが接地電位の場合、Ｎ型
ＭＯＳトランジスタ３２が非活性状態となり、Ｐ型ＭＯ
Ｓトランジスタ２９が活性状態となり、Ｎ型ＭＯＳトラ
ンジスタ３０、３１を微少な電流が流れることで外部へ
出力される信号Ｊは、Ｎ型ＭＯＳトランジスタ３０、３
１の２倍のしきい値の分だけ上昇した中間電位をとるこ
とになる。
【００３８】図４は、図２（ｂ）で示した定電圧回路２
８の回路図である。この定電圧回路２８は、図３に示し
た定電圧回路２８と同じ構成（Ｐ型ＭＯＳトランジスタ
２９’とＮ型ＭＯＳトランジスタ３０’〜３２’）をし
て、入力される信号Ｋに対して、接地電位または中間電
位を出力する。
【００３９】図５は、図２（ｂ）に示したタイミング制
御回路２１の回路図である。このタイミング制御回路２
１は、入力される信号Ｇを反転するインバータ３３と、
インバータ３３の出力Ｑを入力とし設定された時間だけ
遅延し、インバータ３３の出力波形と正相の出力Ｒを出
力する遅延回路３６と、インバータ３３の出力Ｑと遅延
回路３６の出力Ｒを入力とする２ＮＡＮＤ３４と、２Ｎ
ＡＮＤ３４の出力を入力とし、外部へ出力Ｍを出力する
インバータ３５とで構成されている。
【００４０】このタイミング制御回路２１の動作は、以
下に示す通りである。入力される信号Ｇが接地電位の場
合、インバータ３３と遅延回路３６が共に電源電位を出
力し、２ＮＡＮＤ３４が接地電位を出力し、インバータ
３５が外部へ電源電位Ｍを出力する。
【００４１】入力される信号Ｇが接地電位から電源電位
へ変化した場合、インバータ３３の出力Ｑが接地電位へ
変化することで、２ＮＯＲ３４の出力が電源電位とな
り、インバータ３５から外部へ接地電位Ｍが出力され
る。
【００４２】入力される信号Ｇが電源電位から接地電位
へ変化した場合、インバータ３３の出力Ｑが接地電位か
ら電源電位へ変化して、２ＮＡＮＤ３４の出力は遅延回
路３６の出力Ｒで決まり、出力Ｑの電源電位が遅延回路
３６の出力Ｒに伝わるまでの期間では２ＮＡＮＤ３４が
電源電位を出力して、インバータ３５を介して外部へ接
地電位Ｍを出力し、遅延回路３６の出力Ｒが接地電位か
ら電源電位へ変化していくことで、２ＮＡＮＤ３４の出
力が電源電位から接地電位へ変わり、インバータ３５を
介して外部への出力Ｍが接地電位から電源電位へと移動
していく動作を行なう。
【００４３】図６は、図５に示した遅延回路３６の回路
図である。この遅延回路３６は、入力される信号Ｑを反
転出力するインバータ３７と、インバータ３７の出力を
入力とするインバータ３８と、インバータ３７の出力を
ゲートに入力しソース側とドレイン側が共に接地されて
容量として使用されるＮ型ＭＯＳトランジスタ３９とで
構成されている。
【００４４】この遅延回路３６の動作は、入力される信
号Ｑに対して、インバータ３７、３８のゲート幅および
ゲート長とＮ型ＭＯＳトランジスタ３９のゲート容量に
よる負荷で、遅延して正相の波形の出力Ｒを外部へ出力
する。
【００４５】図７は、制御信号Ｃが接地電位で、入力信
号Ａが接地電位から電源電位へ変化した時の出力信号Ｂ
を電源電位から接地電位へ出力する波形に関し、本実施
例と図８に示した従来例とを対比させて示した動作波形
図である。
【００４６】図７（ａ）は、入力信号ＡとＮ型ＭＯＳト
ランジスタ２のゲート電位４と出力信号Ｂの電源電位か
ら接地電位へ変化する出力波形を示している。図７
（ｂ）は、図７（ａ）で示した出力信号Ｂに出力される
放電電流の電流波形を示している。図７（ｃ）は、図７
（ｂ）で示した放電電流の電流変化量の時間推移を示し
ている。
【００４７】図８の従来例では、出力信号Ｂを入力とす
る外部の回路の誤動作を防止するために、図７（ａ）に
示したようにゲート電圧４を一定の中間電位４０とし、
出力される放電電流４６を図７（ｂ）に示すように低く
抑えることで、図７（ｃ）に示すように電流変化量４８
を抑制していた。そのために、出力信号Ｂの出力波形４
１が図７（ａ）に示したようになだらかとなり、動作速
度の向上が困難であった。
【００４８】本実施例では、図７（ａ）に示すようにゲ
ート４の電位４２を第１の出力動作期間４４では中間電
位とし、第２の出力動作期間４５で、中間電位から電源
電位へ段階的に制御することで、第１の出力動作期間４
４では、図８の従来例の放電電流と同様の出力を行な
い、第２の出力動作期間４５では、ゲート電位４２が段
階的に上昇することにより、放電電流値４７が増加す
る。しかしながら、図７（ｃ）に示すように、放電電流
の電流変化量の時間推移４９は、第１の出力動作期間４
４では従来例と同じであり、第２の出力動作期間４５で
は第１の出力動作期間４４の電流変化量以下に設定され
ているので、出力電流の電流変化量は増加せず従来例と
同程度の電流抑制能力を持つ。
【００４９】この場合、放電電流４７を時間的に速く流
すことで、図７（ａ）に示すように、出力信号Ｂの出力
波形４３は、第２の出力動作期間４５で従来例４１より
も速く接地電位に変化することができて、動作速度を速
くすることができる。
【００５０】
【発明の効果】以上説明したように本発明は、出力信号
を出力する第１のＰ型ＭＯＳトランジスタと第１のＮ型
ＭＯＳトランジスタのゲートにトランスファを接続し、
トランスファのゲートを電圧制御回路により駆動して、
トランスファの電流能力を制御し、出力信号を出力する
側の第１のＰ型ＭＯＳトランジスタまたは第１のＮ型Ｍ
ＯＳトランジスタのゲートを段階的に駆動することによ
り、出力電流の電流変化量を従来のものと同程度に抑制
するが、出力電流量は時間的に速く流れることで、動作
速度が速くなるという効果を有する。
【図面の簡単な説明】
【図１】本発明の第１の実施例の出力バッファ回路の回
路図である。
【図２】図１中の電圧制御回路１２の回路図である。
【図３】図２（ａ）に示した定電圧回路１９の回路図で
ある。
【図４】図２（ｂ）に示した定電圧回路２８の回路図で
ある。
【図５】図２（ｂ）に示したタイミング制御回路２１の
回路図である。
【図６】図５に示した遅延回路３６の回路図である。
【図７】出力信号が電源電位から接地電位へ出力される
場合の本実施例の動作波形と図８の従来回路の動作波形
との対比図である。
【図８】出力バッファ回路の第１の従来例の回路図であ
る。
【図９】出力バッファ回路の第２の従来例の回路図であ
る。
【図１０】図９の出力バッファ回路の出力電流波形図で
ある。
【符号の説明】
Ａ 入力信号 Ｂ 出力信号 Ｃ 制御信号 Ｄ、Ｇ、Ｉ、Ｊ、Ｋ、Ｌ、Ｍ、Ｑ、Ｒ、３、４、２２
出力 Ｅ、Ｆ、Ｈ、Ｓ、Ｔ トランスファゲート制御信号 ＣＣ 電源 ＧＮＤ 接地 １、１０、１６、１７、２６、２７、２９、２９’、５
１、５３ Ｐ型ＭＯＳトランジスタ ２、３０、３０’、３１、３１’、３２、３２’、３
９、５２、５４ Ｎ型ＭＯＳトランジスタ ５、６、１３、１５、１８、２３、２５、３３、３５、
３７、３８ インバータ ７、１４、２０、２４ ２ＮＯＲ ８、３４ ２ＮＡＮＤ ９、１１ Ｎ型ノンドープトランジスタ １２ 電圧制御回路 １９、２８ 定電圧回路 ２１ タイミング制御回路 ３６ 遅延回路 ４０ 図８に示した従来例の出力４の電圧波形 ４１ 図８に示した従来例の出力信号の出力波形 ４２ 本発明の回路の出力４の電圧波形 ４３ 本発明の出力信号の出力波形 ４４ 第１の出力動作期間 ４５ 第２の出力動作期間 ４６ 図８に示した従来例の出力信号の出力電流波形 ４７ 本発明の出力信号の出力電流波形 ４８ 図８に示した従来例の出力電流の電流変化量の
時間推移 ４９ 本発明の出力電流の電流変化量の時間推移 ５０ 外部電圧回路 ５５ 図９に示した従来例の高い電源範囲で動作した
場合の出力電流波形 ５６ 図９に示した従来例の低い電源範囲で動作した
場合の出力電流波形 ５７ 出力電流が流れ始める期間 ５８ トランスファのＰ型およびＮ型ＭＯＳトランジ
スタが共に動作している期間

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項１】 入力信号および制御信号を入力とする２
    ＮＯＲと、 前記２ＮＯＲの出力を入力とする第１のインバータと、 ソース側が電源と接続された第１のＰ型ＭＯＳトランジ
    スタと、 ソース側が接地され、ドレイン側が第１のＰ型ＭＯＳト
    ランジスタのドレイン側と接続されて出力信号を出力す
    る第１のＮ型ＭＯＳトランジスタと、 前記第１のインバータの出力がソース側と接続され、ド
    レイン側が第１のＰ型ＭＯＳトランジスタのゲートと接
    続された第２のＰ型ＭＯＳトランジスタおよび第３のＮ
    型ＭＯＳトランジスタとで構成された第１のトランスフ
    ァと、 前記入力信号および前記制御信号の反転信号を入力とす
    る２ＮＡＮＤと、 前記２ＮＡＮＤの出力を入力とする第２のインバータ
    と、 前記第２のインバータの出力がソース側と接続され、ド
    レイン側が第１のＮ型ＭＯＳトランジスタのゲートと接
    続された第２のＮ型ＭＯＳトランジスタで構成された第
    ２のトランスファと、 前記制御信号および前記２ＮＯＲの出力および前記２Ｎ
    ＡＮＤの出力を入力とし、第１の出力が前記第２のＰ型
    ＭＯＳトランジスタのゲートに接続され、第２の出力が
    前記第２のＮ型ＭＯＳトランジスタのゲートに接続さ
    れ、前記第３の出力が前記第３のＮ型ＭＯＳトランジス
    タのゲートに接続された電圧制御回路とを有し、 前記電圧制御回路は、定電圧回路と前記第１、第２およ
    び第３の出力を発生させる制御回路とから構成され、前
    記定電圧回路は、ゲートとドレインが共通に接続された
    第４のＮ型ＭＯＳトランジスタと、該第４のＮ型ＭＯＳ
    トランジスタのソースにゲートとドレインが接続され、
    ソースが接地に接続された第５のＮ型ＭＯＳトランジス
    タを有し、前記出力信号が電源電位または接地電位へ変
    化する期間において、前記第１または第２のトランスフ
    ァのゲートへの出力を電源電位以下の中間電位から電源
    電位へと段階的に変化させる出力バッファ回路。
  2. 【請求項２】 前記第１のトランスファを構成する前記
    第３のＮ型ＭＯＳトランジスタおよび前記第２のトラン
    スファを構成する前記第２のＮ型ＭＯＳトランジスタが
    Ｎ型ノンドープトランジスタである請求項１記載の出力
    バッファ回路。
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