JPH09167957A - 出力バッファ回路 - Google Patents

Abstract

(57)【要約】 【課 題】 全体の遅延時間を必要以上に増大させるこ
となくｄＩ／ｄｔノイズの発生を抑制できる出力バッフ
ァ回路を提供する。 【解決手段】 プリドライバ３が、出力トランジスタ２
とは逆導電型の副トランジスタ30と、この出力トランジ
スタに対応するインバータ３Ｐを含み出力トランジスタ
のオン動作に際し、ゲート電極の電位が変化し始めてか
ら出力トランジスタがオンするまでの間だけ副トランジ
スタをオンさせる制御手段３Ｃとを有し、前記インバー
タの出力及び副トランジスタのドレイン出力により、オ
ン動作する側の出力トランジスタのゲート電極を、出力
トランジスタがオンするまでは急速に、オン後は緩やか
にコントロールする機構を備えた。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＬＳＩ等に広く用
いられる出力バッファ回路に関する。

【０００２】

【従来の技術】出力バッファ回路はＬＳＩ等の半導体チ
ップに搭載され半導体チップの内部で生成した信号を外
部に伝達する役割をもつ。そのため一般に図５の用途説
明図に示すように、図示しない内部回路からの出力信号
を入力ノードＩＮで受けこれを増幅して出力ノードＯＵ
Ｔに出力する出力バッファ回路１の出力ノードＯＵＴは
外部負荷Ｃに接続され、外部負荷Ｃの充放電に供され
る。

【０００３】この充放電は出力バッファ回路内の出力ト
ランジスタを通して行われるが、そのときパッケージの
電源／ＧＮＤピン（電源ピン及び／又はグラウンドピン
の意、以下同じ）に寄生するインダクタンスにより、電
源／ＧＮＤにこの充放電に必要な電流変化に応じた大き
さの、ｄＩ／ｄｔノイズと呼ばれるノイズが発生する。
このｄＩ／ｄｔノイズは半導体チップ内の電源／ＧＮＤ
ラインに影響するため内部回路の誤動作の原因となる場
合がある。

【０００４】出力バッファ回路においては、このｄＩ／
ｄｔノイズの発生を抑制するために従来様々な対策が講
じられてきた。その対策とは結局ｄＩ／ｄｔ即ち外部負
荷Ｃの充放電の際の電流の時間変化量を小さくすること
であり、これは、出力トランジスタのオン動作を緩やか
にすることで実現できる。図６はかかる対策が施された
従来の出力バッファ回路の一例を示す回路図である。図
６において、２は出力トランジスタ、２Ｐ，２Ｎは出力
トランジスタのうちＰチャンネル型，Ｎチャンネル型の
もの、３はプリドライバ、３Ｐ，３Ｎはプリドライバ３
を構成し夫々出力トランジスタ２Ｐ，２Ｎのゲート電極
をコントロールするインバータ、４は駆動手段、41，42
は駆動手段４を構成するインバータである。尚前掲図５
と同一部材には同一符号を付し説明を省略する。

【０００５】図６に示すように、この出力バッファ回路
は、互いに相補的な導電型の出力トランジスタ２（２
Ｐ，２Ｎ）と、該出力トランジスタ２のゲート電極をコ
ントロールするプリドライバ３と、該プリドライバ３を
駆動する例えばインバータ41、42を直列接続した駆動手
段４とからなり、前記出力トランジスタ２のドレインを
出力ノードＯＵＴとし、前記駆動手段４の入力を入力ノ
ードＩＮとして構成されている。尚プリドライバ３は、
Ｐチャンネル型の出力トランジスタ２Ｐのゲート電極を
コントロールするインバータ３Ｐと、Ｎチャンネル型の
出力トランジスタ２Ｎのゲート電極をコントロールする
インバータ３Ｎとからなる。

【０００６】そして、出力トランジスタ２のオン動作を
緩やかにするために、そのゲート電極をコントロールす
るインバータ（３Ｐ，３Ｎ）の出力の反転速度を遅くす
るように、夫々のインバータ（３Ｐ，３Ｎ）を構成する
トランジスタのサイズが調整されている。即ち、入力信
号の立ち下がりでオンする出力トランジスタ２Ｐのゲー
ト電極をコントロールするインバータ３Ｐでは、出力の
立ち下がり速度が遅くなるように、それを構成するＮチ
ャンネルトランジスタのサイズ（トランジスタ幅）を小
さくし、逆に入力信号の立ち上がりでオンする出力トラ
ンジスタ２Ｎのゲート電極をコントロールするインバー
タ３Ｎでは、出力の立ち上がり速度が遅くなるように、
それを構成するＰチャンネルトランジスタのサイズを小
さくすることによって、出力トランジスタ２のオン動作
に関してのプリドライバ３の駆動能力を低下させてい
る。

【０００７】かかる対策により、出力トランジスタ２
（２Ｐ，２Ｎ）は夫々のオン動作の際にそのゲート電極
が緩やかにコントロールされる運びとなり、出力トラン
ジスタ２の等価的な抵抗値の低下も緩やかとなり、外部
負荷Ｃの充放電電流の急激な変化が抑制され、従って問
題のｄＩ／ｄｔノイズの発生が抑制される。

【０００８】

【発明が解決しようとする課題】ところが、このように
単純に出力トランジスタ２のゲート電極の電位変化を緩
やかにして所望の効果を得ようとすると、同時に出力バ
ッファ回路における信号遅延時間が必要以上に増大して
しまうというデメリットを招く。このことを図７を用い
て以下に説明する。尚以下の説明は入出力信号が“Ｌ”
から“Ｈ”に反転する場合を例にとって行うが、逆の場
合も同様の問題が生じることは自明である。

【０００９】図７は、従来の出力バッファ回路における
入出力信号の変化を示す模式図であり、（ａ）はインバ
ータ３Ｐの駆動能力が大きい場合、（ｂ）は小さい場合
を夫々示す。図７において、Ｖddは電源電位、Ｖ_IN，Ｖ
_OUT は入力，出力ノード（ＩＮ，ＯＵＴ）の電位（入
力，出力電位）、Ｖ_G はゲート入力電位、ＶtpはＰチャ
ンネルトランジスタ２Ｐのスレッショルド電圧、ｔは出
力バッファ回路の遅延時間、ｔ1 ，ｔ2 は夫々遅延時間
のうちの出力バッファ回路内信号伝播関与分，外部負荷
Ｃ充電関与分である。尚前掲図６と同一部材には同一符
号を付し説明を省略する。

【００１０】図７は、入力電位Ｖ_INの変化が駆動手段４
を経てインバータ３Ｐに伝えられ、それを受けてインバ
ータ３ＰがＰチャンネルトランジスタ２Ｐのゲート入力
電位Ｖ_G を“Ｈ”から“Ｌ”に変化させることを示すも
のである。又図７は、出力バッファ回路において入力電
位Ｖ_INがＶdd／２に達した時点から出力ノードＯＵＴに
伝播して出力電位Ｖ_OUT が同じレベルに達する時点まで
の時間をもって一般的に定義される遅延時間ｔが、出力
バッファ回路内信号伝播関与分ｔ1 と、出力トランジス
タ２Ｐによる外部負荷Ｃ充電関与分ｔ2 との合計である
ことを示している。

【００１１】従って、図７（ａ），（ｂ）を比較してわ
かるように、単純に出力トランジスタ２のゲート入力電
位Ｖ_G の変化を緩やかにするという前記従来技術によれ
ば、外部負荷Ｃ充電関与分ｔ2 のみならず出力バッファ
回路内信号伝播関与分ｔ1 も随伴して増大することにな
るので、全体の遅延時間ｔが必要以上に増大するという
デメリットを招くのである。

【００１２】そこで本発明は、全体の遅延時間を必要以
上に増大させることなくｄＩ／ｄｔノイズの発生を抑制
できる出力バッファ回路を提供することを課題とする。

【００１３】

【課題を解決するための手段】第１の発明は、ドレイン
出力を出力ノードとする互いに相補的な導電型の出力ト
ランジスタと、夫々の出力トランジスタに対応しそのゲ
ート電極をコントロールするインバータを有するプリド
ライバと、入力信号を入力ノードで受けプリドライバを
駆動する駆動手段とからなる出力バッファ回路におい
て、プリドライバが、出力トランジスタのオン動作に際
しゲート電極を、出力トランジスタがオンするまでは急
速に、オン後は緩やかにコントロールする機構を備えた
ことを特徴とする。

【００１４】第２の発明は、第１の発明において、プリ
ドライバが、出力トランジスタとは逆導電型の副トラン
ジスタと、この出力トランジスタに対応するインバータ
を含み出力トランジスタのオン動作に際し、ゲート電極
の電位が変化し始めてから出力トランジスタがオンする
までの間だけ副トランジスタをオンさせる制御手段とを
有し、前記インバータの出力及び副トランジスタのドレ
イン出力により出力トランジスタのゲート電極をコント
ロールすることを特徴とする。

【００１５】第３の発明は、第２の発明において、制御
手段が、インバータ内にあり副トランジスタと同じ導電
型である対応トランジスタとそのソースとの間に抵抗を
接続してなり、対応トランジスタと抵抗との間のノード
を副トランジスタのゲート入力としたものであることを
特徴とする。第４の発明は、第２の発明において、制御
手段が更に、副トランジスタがＮチャンネル型のときＡ
ＮＤゲート、Ｐチャンネル型のときＯＲゲートで構成さ
れインバータの入力及び出力を入力として演算し結果を
副トランジスタのゲート入力とする論理ゲートを含むこ
とを特徴とする。

【００１６】

【発明の実施の形態】

＜第１の発明＞第１の発明は、図６に例示されたドレイ
ン出力を出力ノードＯＵＴとする互いに相補的な導電型
の出力トランジスタ２（２Ｐ，２Ｎ）と、夫々の出力ト
ランジスタ２（２Ｐ，２Ｎ）に対応しそのゲート電極を
コントロールするインバータ（３Ｐ，３Ｎ）を有するプ
リドライバ３と、入力信号を入力ノードＩＮで受けプリ
ドライバ３を駆動する駆動手段４とからなる出力バッフ
ァ回路１において、プリドライバ３が、出力トランジス
タ２のオン動作に際しゲート電極を、出力トランジスタ
２がオンするまでは急速に、オン後は緩やかにコントロ
ールするという従来にない新規な機構を備えたことを特
徴とする。

【００１７】図１は、第１の発明の出力バッファ回路に
おける入出力信号の変化を示す模式図である。尚前掲図
７と同一部材には同一符号を付し説明を省略する。図１
は、入力電位Ｖ_INの変化が駆動手段４を経てプリドライ
バ３に伝えられ、それを受けてプリドライバ３がＰチャ
ンネルトランジスタ２Ｐのゲート入力電位Ｖ_G を“Ｈ”
から“Ｌ”に変化させる場合の例であるが、“Ｌ”から
“Ｈ”に変化させる場合には、図１の曲線を時間軸に対
して反転した形の曲線となる。

【００１８】第１の発明に係るプリドライバ３は、出力
トランジスタ２のオン動作に関しゲート電極を、出力ト
ランジスタ２がオンするまでは急速に、オン後は緩やか
にコントロールする機構を備えたから、図１と図７とを
比較してわかるように、出力バッファ回路内信号伝播関
与分ｔ1 を徒に増大させることなく出力トランジスタ２
Ｐによる外部負荷Ｃ充電（Ｖ_G を“Ｌ”から“Ｈ”に変
化させる場合は放電）関与分ｔ2 を延長できる。従って
第１の発明によれば、全体の遅延時間ｔを必要以上に増
大させることなくｄＩ／ｄｔノイズの発生を抑制するこ
とができる。

【００１９】尚プリドライバ３に備える前記機構は、互
いに相補的な導電型の出力トランジスタ２（２Ｐ，２
Ｎ）の両方をコントロールするように設けるのが好まし
いが、外部負荷Ｃが充電、放電の何れか一方においての
みｄＩ／ｄｔノイズを発生しやすい性質をもつ場合は、
それに寄与する側の出力トランジスタ２（２Ｐ又は２
Ｎ）だけをコントロールするように設けてもよい。 ＜第２の発明＞第２の発明は、第１の発明における出力
トランジスタのゲート電極をコントロールする機構を具
体化して開示するものである。

【００２０】図２は、第２の発明の出力バッファ回路の
回路図である。図２において、30は副トランジスタ、30
に付した符号Ｐ，Ｎは副トランジスタの導電型（Ｐチャ
ンネル型，Ｎチャンネル型）、３Ｃは制御手段、３Ｃに
付した符号Ｐ，Ｎは制御手段が含むインバータがコント
ロール対象とする出力トランジスタの導電型である。尚
前掲図６と同一部材には同一符号を付し説明を省略す
る。

【００２１】図２に示すように、第２の発明は、第１の
発明において、プリドライバ３が、出力トランジスタ２
（２Ｐ，２Ｎ）とは逆導電型の副トランジスタ30（30
Ｎ，30Ｐ）と、この出力トランジスタ２（２Ｐ，２Ｎ）
に対応するインバータ（３Ｐ，３Ｎ）を含み出力トラン
ジスタ２（２Ｐ，２Ｎ）のオン動作に際し、ゲート電極
の電位が変化し始めてから出力トランジスタ２（２Ｐ，
２Ｎ）がオンするまでの間だけ副トランジスタ30（30
Ｎ，30Ｐ）をオンさせる制御手段３Ｃ（３ＣＰ，３Ｃ
Ｎ）とを有し、前記インバータ（３Ｐ，３Ｎ）の出力及
び副トランジスタ30（30Ｎ，30Ｐ）のドレイン出力によ
り出力トランジスタ２（２Ｐ，２Ｎ）のゲート電極をコ
ントロールすることを特徴とする。

【００２２】第２の発明は上記のように構成したので、
出力トランジスタ２のオン動作に際し、ゲート電極の電
位が変化し始めてから出力トランジスタ２がオンするま
では副トランジスタ30がオン状態にあり、この出力トラ
ンジスタ２（２Ｐ，２Ｎ）に対応するインバータ（３
Ｐ，３Ｎ）内にある図２に図示のない同じ導電型のトラ
ンジスタに加勢して、出力トランジスタ２のゲート電極
からのキャリア（出力トランジスタ２がＰチャンネル型
のときホール、Ｎチャンネル型のときエレクトロン）の
引き抜きを加速する。そして出力トランジスタ２のオン
後は副トランジスタ30はオフ状態となり、キャリアの引
き抜きへの関与を停止する。従って第２の発明によれ
ば、図１に示した入出力特性を有する第１の発明の出力
バッファ回路が好適に実現できる。

【００２３】第２の発明に係る制御手段３Ｃの好適具体
例である第３及び第４の発明を実施例として以下に説明
する。

【００２４】

【実施例】

＜第３の発明＞第３の発明の出力バッファ回路の回路図
を図３に示す。図３において、３ＰＰ，３ＰＮは制御手
段３ＣＰを構成するインバータ３ＰのＰチャンネル型，
Ｎチャンネル型のトランジスタ、３ＮＰ，３ＮＮは制御
手段３ＣＮを構成するインバータ３ＮのＰチャンネル
型，Ｎチャンネル型のトランジスタ、Ｒは抵抗、Ｘはプ
リドライバ３の入力（入力ノード）、Ｚはプリドライバ
３の出力（出力ノード）、Ｙは副トランジスタ30のゲー
ト入力（副ゲート入力ノード）である。尚前掲図２と同
一部材には同一符号を付し説明を省略する。

【００２５】尚インバータ（３Ｐ，３Ｎ）内のトランジ
スタ（（３ＰＰ，３ＰＮ），（３ＮＰ，３ＮＮ））のう
ち、そのインバータ（３Ｐ，３Ｎ）を含む制御手段３Ｃ
（３ＣＰ，３ＣＮ）が制御する副トランジスタ30（30
Ｎ，30Ｐ）の導電型に同じ導電型のもの（３ＰＮ，３Ｎ
Ｐ）を「対応トランジスタ」と呼ぶ。図３に示すよう
に、第３の発明は、第２の発明において、制御手段３Ｃ
（３ＣＰ，３ＣＮ）が、インバータ（３Ｐ，３Ｎ）内に
あり副トランジスタ30（30Ｎ，30Ｐ）と同じ導電型であ
る対応トランジスタ（３ＰＮ，３ＮＰ）とそのソースと
の間に抵抗Ｒを接続してなり、対応トランジスタ（３Ｐ
Ｎ，３ＮＰ）と抵抗Ｒとの間のノードを副トランジスタ
30（30Ｎ，30Ｐ）のゲート入力（副ゲート入力ノード）
Ｙとしたものであることを特徴とする。

【００２６】抵抗Ｒは、拡散抵抗で構成されるような実
際の抵抗素子、又は常時オン状態のトランジスタでその
オン抵抗を利用したもののいずれであってもよい。但
し、トランジスタを常時オン状態にして用いる場合に
は、トランジスタのスレッショルド電圧及びバックバイ
アスの影響があるので、制御手段３ＣＰにおいてはＮチ
ャンネル型、制御手段３ＣＮにおいてはＰチャンネル型
のものを用いる必要がある。

【００２７】第３の発明はこのように構成したので、入
力ノードＸが“Ｌ”から“Ｈ”に変化するとき、これに
応じてオン動作する出力トランジスタ２Ｐ側に関し、副
ゲート入力ノードＹの電位は、対応トランジスタ３ＰＮ
がオンして抵抗Ｒに電流が通じると直ちに、当初のＧＮ
Ｄレベルから、対応トランジスタ３ＰＮの抵抗と抵抗Ｒ
とにより出力ノードＺ電位が抵抗分割されたレベルに上
昇し、副トランジスタ30Ｎのスレッショルド電圧を超え
るため、副トランジスタ30Ｎがオンする。そして出力ノ
ードＺが高い電位にあるうちは、副ゲート入力ノードＹ
の電位も高いため副トランジスタ30Ｎもオンしている。
その後放電によって出力ノードＺの電位が低下しそれに
伴って副ゲートノードＹの電位も低下して、副トランジ
スタ30Ｎのスレッショルド電圧を下回ると副トランジス
タ30Ｎがオフする。

【００２８】入力ノードＸが“Ｈ”から“Ｌ”に変化す
るときは、これに応じてオン動作する出力トランジスタ
２Ｎ側に関し、上記同様、副トランジスタ30Ｐは対応ト
ランジスタ３ＮＰのオン直後にオンし出力ノードＺの電
位が高くなるとオフする。それ故第３の発明によれば、
副トランジスタ30のオフのタイミングを出力トランジス
タ２のオンのタイミングに合わせるように副トランジス
タ30のスレッショルド電圧及び抵抗Ｒを調整することに
より、第１及び第２の発明が好適に実施できる。 ＜第４の発明＞第４の発明の出力バッファ回路の回路図
を図４に示す。図４において、３Ｌは論理ゲート、32は
ＡＮＤゲート、34はＯＲゲートである。尚前掲図３と同
一部材には同一符号を付し説明を省略する。

【００２９】図４に示すように第４の発明は、第２の発
明において、制御手段３Ｃ（３ＣＰ，３ＣＮ）が更に、
副トランジスタ30がＮチャンネル型即ち30ＮのときＡＮ
Ｄゲート32、Ｐチャンネル型即ち30ＰのときＯＲゲート
34で構成されインバータ（３Ｐ，３Ｎ）の入力及び出力
を入力として演算し結果を副トランジスタ30（30Ｐ，30
Ｎ）のゲート入力とする論理ゲート３Ｌ（32，34）を含
むことを特徴とする。

【００３０】第４の発明はこのように構成したので、入
力ノードＩＮが“Ｌ”から“Ｈ”に変化するとき、オン
動作する側の出力トランジスタ２Ｐのゲート電極をコン
トロールするインバータ３Ｐの出力は“Ｈ”から“Ｌ”
に変化するが、副トランジスタ30Ｎは、ＡＮＤゲート32
が“Ｈ”の間、即ちインバータ３Ｐの入力と出力が共に
“Ｈ”となる遷移状態の間だけオンし、この遷移状態が
終わってインバータ３Ｐの出力が“Ｌ”に確定するとオ
フする。

【００３１】又入力ノードＩＮが“Ｈ”から“Ｌ”に変
化するとき、オン動作する側の出力トランジスタ２Ｎの
ゲート電極をコントロールするインバータ３Ｎの出力は
“Ｈ”から“Ｌ”に変化するが、副トランジスタ30Ｐ
は、ＯＲゲート34が“Ｌ”の間、即ちインバータ３Ｎの
入力と出力が共に“Ｌ”となる遷移状態の間だけオン
し、この遷移状態が終わってインバータ３Ｎの出力が
“Ｈ”に確定するとオフする。

【００３２】それ故第４の発明によれば、副トランジス
タ30のオフのタイミングを出力トランジスタ２のオンの
タイミングに合わせるように、副トランジスタ30及び論
理ゲート３Ｌのスレッショルド電圧を適切に調整するこ
とにより、第１及び第２の発明が好適に実施できる。

【００３３】

【発明の効果】以上のように、本発明の出力バッファ回
路によれば、全体の遅延時間を必要以上に増大させるこ
となくｄＩ／ｄｔノイズの発生を抑制できるという優れ
た効果を奏する。

【図面の簡単な説明】

【図１】第１の発明の出力バッファ回路における入出力
信号の変化を示す模式図である。

【図２】第２の発明の出力バッファ回路の回路図であ
る。

【図３】第３の発明の出力バッファ回路の回路図であ
る。

【図４】第４の発明の出力バッファ回路の回路図であ
る。

【図５】出力バッファ回路の用途説明図である。

【図６】従来の出力バッファ回路の一例を示す回路図で
ある。

【図７】従来の出力バッファ回路における入出力信号の
変化を示す模式図である。

【符号の説明】

１ 出力バッファ回路 ２ 出力トランジスタ ２Ｐ Ｐチャンネル型の出力トランジスタ ２Ｎ Ｎチャンネル型の出力トランジスタ ３ プリドライバ ３Ｐ Ｐチャンネル型の出力トランジスタのゲート電極
をコントロールするインバータ ３Ｎ Ｎチャンネル型の出力トランジスタのゲート電極
をコントロールするインバータ ３Ｃ 制御手段 ３ＣＰ インバータ３Ｐを含む制御手段 ３ＣＮ インバータ３Ｎを含む制御手段 ３Ｌ 論理ゲート ３ＰＰ インバータ３ＰのＰチャンネル型のトランジス
タ ３ＰＮ インバータ３ＰのＮチャンネル型のトランジス
タ（対応トランジスタ） ３ＮＰ インバータ３ＮのＰチャンネル型のトランジス
タ ３ＮＮ インバータ３ＮのＮチャンネル型のトランジス
タ（対応トランジスタ） 30 副トランジスタ 30Ｐ Ｐチャンネル型副トランジスタ 30Ｎ Ｎチャンネル型副トランジスタ 32 ＡＮＤゲート 34 ＯＲゲート ４ 駆動手段 41，42 駆動手段を構成するインバータ Ｃ 外部負荷 ＩＮ 入力ノード ＯＵＴ 出力ノード Ｒ 抵抗 ｔ 出力バッファ回路の遅延時間 ｔ1 遅延時間のうちの出力バッファ回路内信号伝播関与
分 ｔ2 遅延時間のうちの外部負荷充電（放電）関与分 Ｖdd 電源電位 Ｖ_IN 入力ノードの電位（入力電位） Ｖ_OUT 出力ノードの電位（出力電位） Ｖ_G ゲート入力電位 Ｖtp Ｐチャンネルトランジスタ２Ｐのスレッショルド
電圧 Ｘ プリドライバ３の入力（入力ノード） Ｙ 副トランジスタ30のゲート入力（副ゲート入力ノー
ド） Ｚ プリドライバ３の出力（出力ノード）

Claims (4)

【特許請求の範囲】
1. 【請求項１】 ドレイン出力を出力ノードとする互いに
   相補的な導電型の出力トランジスタと、夫々の出力トラ
   ンジスタに対応しそのゲート電極をコントロールするイ
   ンバータを有するプリドライバと、入力信号を入力ノー
   ドで受けプリドライバを駆動する駆動手段とからなる出
   力バッファ回路において、プリドライバが、出力トラン
   ジスタのオン動作に際しゲート電極を、出力トランジス
   タがオンするまでは急速に、オン後は緩やかにコントロ
   ールする機構を備えたことを特徴とする出力バッファ回
   路。
2. 【請求項２】 プリドライバが、出力トランジスタとは
   逆導電型の副トランジスタと、この出力トランジスタに
   対応するインバータを含み出力トランジスタのオン動作
   に際し、ゲート電極の電位が変化し始めてから出力トラ
   ンジスタがオンするまでの間だけ副トランジスタをオン
   させる制御手段とを有し、前記インバータの出力及び副
   トランジスタのドレイン出力により出力トランジスタの
   ゲート電極をコントロールすることを特徴とする請求項
   １記載の出力バッファ回路。
3. 【請求項３】 制御手段が、インバータ内にあり副トラ
   ンジスタと同じ導電型である対応トランジスタとそのソ
   ースとの間に抵抗を接続してなり、対応トランジスタと
   抵抗との間のノードを副トランジスタのゲート入力とし
   たものであることを特徴とする請求項２記載の出力バッ
   ファ回路。
4. 【請求項４】 制御手段が更に、副トランジスタがＮチ
   ャンネル型のときＡＮＤゲート、Ｐチャンネル型のとき
   ＯＲゲートで構成されインバータの入力及び出力を入力
   として演算し結果を副トランジスタのゲート入力とする
   論理ゲートを含むことを特徴とする請求項２記載の出力
   バッファ回路。