KR100564562B1 - 오픈 드레인 방식의 출력단을 구동하는 출력 드라이버 - Google Patents

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Abstract

오픈 드레인 방식의 출력단을 구동하는 출력 드라이버가 개시된다. 본 발명은 오픈 드레인 방식의 출력단을 구동하는 출력 드라이버에 있어서, 클럭 신호 및 지연 클럭 신호에 각각 응답하여 데이터를 수신하는 제1 및 제2 데이터 입력부와, 제1 및 제2 데이터 입력부의 출력에 의하여 각각 구동되는 제1 및 제2 프리-드라이버와, 제1 데이터 입력부의 출력 및 제1 내지 제3 제어 신호들에 응답하여 제1 프리-드라이버의 출력 레벨을 풀 스윙시키는 제1 보조 드라이버와, 제2 데이터 입력부의 출력 및 제1 내지 제3 제어 신호들에 응답하여 제2 프리-드라이버의 출력 레벨을 풀 스윙시키는 제2 보조 드라이버와, 제1 프리-드라이버 및 제1 보조 드라이버의 출력에 제어되며 출력 패드에 연결되는 오픈 드레인 방식의 제1 풀다운 트랜지스터와, 제2 프리-드라이버 및 제2 보조 드라이버의 출력에 제어되며 출력 패드에 연결되는 오픈 드레인 방식의 제2 풀다운 트랜지스터를 구비한다.

Description

오픈 드레인 방식의 출력단을 구동하는 출력 드라이버{Output driver connected to open drain output terminal}
본 발명의 상세한 설명에서 사용되는 도면을 보다 충분히 이해하기 위하여, 각 도면의 간단한 설명이 제공된다.
도 1은 일반적인 오픈-드레인(open-drain) 출력단을 나타내는 도면이다.
도 2은 본 발명의 일실시예에 따른 출력 드라이버를 나타내는 도면이다.
도 3는 도 2의 제1 및 제2 보조 드라이버의 전달특성을 나타내는 도면이다.
도 4는 도 2의 제1 및 제2 풀다운 트랜지스터의 전류 프로파일(current profile) 및 출력 패드의 데이터 천이 파형을 나타내는 도면이다.
본 발명은 반도체 집적회로에 관한 것으로서, 특히 PVT 변화에 대해서도 안정적인 동작을 하는 출력 드라이버에 관한 것이다.
오픈 드레인(open drain)은 데이터 전송 방법의 하나로써, 도 1에서 처럼 출력 패드(PAD)에 풀다운(pull down) 트랜지스터(6)가 연결된 구조로 나타낸다. 칩 내부(1)에서 발생된 데이터(data)를 패드(PAD)로 전달하는 데 있어서, 데이터(data)가 로직 로우레벨인 경우 풀다운 트랜지스터(6)가 턴-온 되어 패드(PAD)는 VOL(Vterm - IOL×Rterm) 레벨의 로직 로우레벨이 된다. 데이터가 로직 하이레벨인 경우에는 풀다운 트랜지스터(6)는 턴-오프되고 패드(PAD)는 칩 외부에서 패드(PAD)와 연결되는 저항(Rterm)을 통하여 외부 전원전압(Vterm)의 VOH가 된다. 그래서 패드(PAD)는 로직 하이레벨이 된다. 그러므로, 패드(PAD)는 내부 칩 데이터(data)와 동일한 로직레벨이 된다. 물론, 도 1의 패드와 연결되는 풀다운 트랜지스터(6) 이외에 풀업 트랜지스터를 연결하는 방법으로 오픈 드레인을 구현할 수도 있다.
도 1에서, 인버터(4)는 칩 내부 데이터(data)를 풀다운 트랜지스터(6)로 전달하여 풀다운 트랜지스터를 구동하는 프리-드라이버(pre-driver)의 역할을 한다. 특히, 인버터(4)는 풀다운 트랜지스터(6)를 직접 구동하는 데, 인버터(4)의 구동 능력에 따라 얼마나 빨리 풀다운 트랜지스터(6)가 턴-온되어 패드(PAD)가 VOL 즉, 로직 로우레벨로 되는 지를 결정한다. 인버터(4)의 구동능력은 인버터(4) 자체의 크기, 너비/길이(width/length)에 의해서도 결정이 되지만, 반도체 제조 공정(Process)에 따른 문턱 전압(threshold voltage) 변화, 전압(Voltage) 변화 및 온도(Temperature) 변화(이하 'PVT'라고 칭함)에 따라 다르게 나타날 수도 있다.
예컨대, 높아진 문턱전압 또는 낮아진 전원전압 등으로 인버터(4)를 구성하는 트랜지스터들의 구동능력이 떨어질 수도 있다. 그렇게 되면, 풀다운 트랜지스터의 게이트 전압레벨이 로직 하이레벨로 스윙하는 데 시간이 많이 걸려 풀다운 트랜 지스터의 스위칭 속도가 느려진다. 그 결과 도 1의 오픈 드레인 출력단을 갖는 반도체 메모리 장치의 동작 속도가 느려지는 문제점이 발생한다.
따라서, PVT 변화에 대항하여 안정적인 구동능력을 갖는 출력 드라이버가 요구된다.
본 발명의 목적은 PVT 변화에 의해 트랜지스터들의 특성이 나빠지더라도 안정적인 구동능력을 갖는 출력 드라이버를 제공하는 것이다.
상기 목적을 달성하기 위하여 본 발명은 오픈 드레인 방식의 출력단을 구동하는 출력 드라이버에 있어서, 클럭 신호 및 지연 클럭 신호에 각각 응답하여 데이터를 수신하는 제1 및 제2 데이터 입력부와, 상기 제1 및 제2 데이터 입력부의 출력에 의하여 각각 구동되는 제1 및 제2 프리-드라이버와, 상기 제1 데이터 입력부의 출력 및 제1 내지 제3 제어 신호들에 응답하여 상기 제1 프리-드라이버의 출력 레벨을 풀 스윙시키는 제1 보조 드라이버와, 상기 제2 데이터 입력부의 출력 및 상기 제1 내지 제3 제어 신호들에 응답하여 상기 제2 프리-드라이버의 출력 레벨을 풀 스윙시키는 제2 보조 드라이버와, 상기 제1 프리-드라이버 및 상기 제1 보조 드라이버의 출력에 제어되며 출력 패드에 연결되는 상기 오픈 드레인 방식의 제1 풀다운 트랜지스터와, 상기 제2 프리-드라이버 및 상기 제2 보조 드라이버의 출력에 제어되며 상기 출력 패드에 연결되는 상기 오픈 드레인 방식의 제2 풀다운 트랜지스터를 구비한다.
바람직하기로, 상기 출력 드라이버는 상기 클럭 신호 및 상기 지연 클럭 신호 간의 지연시간을 조절하여 상기 출력 패드의 슬루레이트를 변화시키는 것을 특징으로 하고, 상기 제1 및 제2 보조 드라이버는 상기 출력 패드의 데이터가 듀티 50% 되도록 한다.
이와 같은 본 발명은 PVT변화 또는 낮은 로직 문턱전압 설정에 의하여 트랜지스터의 전류 구동 능력이 떨어지더라도, 출력 패드에 연결되는 오픈 드레인 트랜지스터의 게이트 전압을 풀 스윙시켜 출력 패드의 데이터 출력 타이밍을 줄일 수 있다. 또한, 출력 데이터들 간의 슬루레이트를 일정하게 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 대하여, 동일한 참조부호는 동일한 부재임을 나타낸다.
도 2은 본 발명의 일실시예에 따른 출력 드라이버를 나타내는 도면이다. 이를 참조하면, 출력 드라이버(100)는 제1 데이터 입력부(12), 제2 데이터 입력부(22), 제1 프리-드라이버(14), 제2 프리-드라이버(24), 제1 보조 드라이버(18), 제2 보조 드라이버(28), 제1 풀다운 트랜지스터(16) 및 제2 풀다운 트랜지스터(26)를 포함한다. 패드(PAD)는 제1 풀다운 트랜지스터(16)와 제2 풀다운 트랜지스터(26) 사이에 연결된다.
제1 데이터 입력부(12)는 클럭 신호(clk)의 상승에지에 응답하여 칩 내부 데이터(data)를 수신한다. 수신된 칩 내부 데이터(data)는 인버터(13)을 거쳐 노드 NA로 전달한다.
제2 데이터 입력부(22)는 지연 클럭 신호들(clk_dly,clkb_dly)에 응답하여 칩 내부 데이터(data)를 수신하고 노드 NB로 전달한다. 지연 클럭 신호(clk_dly,clkb_dly)는 클럭 지연 수단(80)에서 클럭 신호(clk,clkb)가 소정시간 지연된 신호이다. 클럭 지연 수단(80)은 이후에 설명될 제1 내지 제3 제어 신호(S1,S2,S1&S2)에 의하여 상기 지연시간이 조절된다.
제1 및 제2 프리 드라이버들(14,24)은 노드 NA 및 NB로 전달된 데이터에 의하여 구동되고 그 데이터를 노드 q 및 qL로 각각 전송한다. 노드 q 및 qL은 제1 및 제2 풀다운 트랜지스터들(16,26)을 제어하고 그 결과를 패드(pad)로 전달한다. 패드(pad)에서 데이터 출력 파형의 듀티가 50% 되도록 설정될 경우, 제1 및 제2 풀다운 트랜지스터들(16,26)은 낮은 문턱 전압(Vth:threshold voltage)을 갖도록 설계된다. 여기에서, 듀티라 함은 데이터 파형 구간에 대한 로직 하이레벨이 차지하는 구간을 의미한다. 그러므로, 제1 및 제2 프리-드라이버들(14,24)을 구성하는 인버터들도 낮은 로직 문턱전압(logic threshold voltage)을 갖도록 설계되는 것이 바람직하다.
도 3는 제1 및 제2 프리-드라이버(14,24)의 동작 특성을 나타내는 도면이다. 이를 참조하면, 제1 및 제2 프리-드라이버(14,24)를 구성하는 인버터의 입력전압에 대한 출력전압을 나타내는 전달특성으로, 엔모스(NMOS) 트랜지스터(MN)의 너비(width)가 일정한 상태에서 피모스(PMOS) 트랜지스터(MP)의 너비를 변화시켰을 때의 전달 특성이다. 그래프에 도시된 로직 문턱전압들(Vth1,Vth2,Vth3)의 분포를 살 펴보면, 피모스 트랜지스터(MP)의 너비가 작을 때의 로직 문턱전압은 Vth1이고, 너비가 클 경우의 로직 문턱전압은 Vth3이다. 따라서, 제1 및 제2 프리-드라이버들(14,24)을 구성하는 인버터들이 낮은 로직 문턱전압(logic threshold voltage)을 갖도록 피모스 트랜지스터(MP)의 너비를 작게 하는 방법이 선택된다.
다시, 도 2으로 돌아가서, 제1 및 제2 보조 드라이버들(18,28)은 제어 신호들(S1,S2,S1&S2) 및 노드 NA 및 NB에 응답하여 프리-드라이버들(14,24)의 출력인 노드 q 및 qL의 로직레벨을 보충하게 된다. 제1 및 제2 보조 드라이버들(18,28)에는 전원전압(VCC)과 노드 q 및 qL 사이에 직렬 연결된 피모스 트랜지스터들(20,22,30,32,40,42,50,52,60,62,70,72)이 각각 연결되어있다. 전원전압에 연결되는 피모스 트랜지스터들 중 피모스 트랜지스터들(20,50)의 게이트들은 제1 제어 신호(S1)에, 피모스 트랜지스터들(30,60)의 게이트들은 제2 제어 신호(S2)에, 그리고 피모스 트랜지스터들(40,70)의 게이트들은 제3 제어 신호(S1&S2)에 연결된다. 노드 q에 연결되는 피모스 트랜지스터들(22,32,42)의 게이트들은 노드 NA에 연결되고, 노드 qL에 연결되는 피모스 트랜지스터들(52,62,72)의 게이트들은 노드 NB에 연결된다.
제1 및 제2 풀다운 트랜지스터들(16,26)은 노드 q 및 qL에 각각 응답하여 칩 내부 데이터(data)에 해당하는 로직 레벨이 패드(PAD)에 나타나도록 동작된다.
이와 같이 구성된 출력 드라이버(100)의 동작은 다음과 같다.
첫 번째로, 칩 내부 데이터(data)가 로직 하이레벨인 경우, 클럭신호들(clk,clkb)에 응답하여 제1 데이터 입력부(12)의 출력인 노드 NA는 로직 로우레벨이 된다. 로직 로우레벨의 노드 NA는 제1 프리-드라이버(14)를 통하여 노드 q로 로직 하이레벨을 전달한다. 이 때 제1 보조 드라이버(18) 내의 PMOS 트랜지스터들(22,32,42)도 로직 로우레벨의 노드 NA에 의하여 턴-온되어 있다. 그리고 PMOS 트랜지스터들(20,30,40)은 제어 신호들(S1,S2,S1&S2)에 응답하여 선택적으로 턴-온된다.
한편, 제2 데이터 입력부(22)는 지연 클럭 신호들(clk_dly,clkb_dly)에 응답하여 칩 내부 데이터(data)를 수신하는 데, 제1 데이터 입력부(12)가 칩 내부 데이터를 수신한 후 소정 지연시간 후에 수신한다. 이 소정 지연시간은 지연 클럭 신호들(clk_dly,clkb_dly)이 클럭 신호들(clk,clkb)로부터 지연된 시간에 해당한다.
이 후, 제2 프리-드라이버(24), 제2 보조 드라이버(28) 및 제2 풀다운 트랜지스터(26)은 앞서 설명한 제1 프리-드라이버(14), 제1 보조 드라이버(18) 및 제1 풀다운 트랜지스터(16)과 동작상 동일하므로 중복 설명은 생략하고자 한다. 제2 풀다운 트랜지스터(26)도 턴-온되어 제1 풀다운 트랜지스터(16)와 더불어 패드(PAD)의 로직 레벨을 VOL로 한다. 이때, 제1 풀다운 트랜지스터(16)로 흐르는 전류와 제2 풀다운 트랜지스터(26)에 흐르는 전류 각각은 IOL/2이다. 그래서 패드(PAD)에서 바라보이는 전체 전류는 두 전류의 합인 IOL이 된다.
두 번째로, 데이터 인에이블 신호(en)가 로직 하이레벨로 활성화인 동안 칩 내부 데이터(data)가 로직 로우레벨인 경우, 클럭신호들(clk,clkb)에 응답하여 제1 데이터 입력부(12)의 출력인 노드 NA는 로직 하이레벨이 된다. 로직 하이레벨의 노드 NA는 제1 프리-드라이버(14)를 통하여 노드 q로 로직 로우레벨을 전달한다. 이 때 제1 보조 드라이버(18) 내의 PMOS 트랜지스터들(22,32,42)은 로직 하이레벨의 노드 NA에 의하여 턴-오프된다. 로직 로우레벨의 노드 q에 응답하여 제1 풀다운 트랜지스터(16)은 턴-오프된다. 패드(PAD)는 칩 외부에서 패드(PAD)와 연결되는 저항(Rterm)을 통하여 외부 전원전압(Vterm)인 VOH가 된다. 그래서 패드(PAD)는 로직 하이레벨이 된다. 이는 칩 내부 데이터가 로직 로우레벨과 부합한다. 이 때, 제 2 풀다운 트랜지스터(26)도 턴-오프됨은 물론이다.
제1 내지 제3 제어 신호들(S1,S2,S1&S2)은 PVT 변화에 따라서 조절되는 데, 이 신호들이 활성화되는 기준은 공정, 온도 및 전원전압의 변동에 대하여 트랜지스터의 전류 구동 능력이 작아졌을 경우 이를 향상시키는 방향으로 각각 활성화된다. 즉,
S2 S1 전류구동능력
0 0 아주 강해짐
0 1 조금 강해짐
1 0 조금 약해짐
1 1 아주 약해짐
으로 활성화된다. 그리고, S1&S2는 도 1에서의 제어 신호(S)와 동일한 신호들이다. 이러한 제어 신호들(S1,S2,S1&S2)에 의하여 전원전압에 연결되는 피모스 트랜지스터들(20,30,40)이 선택적으로 턴-온되어, 이미 턴-온되어 있는 트랜지스터들(22,32,42)과 함께 노드 q의 로직레벨을 하이레벨로 한다. 이것은 제1 프리-드라이버(14)가 낮은 로직 문턱 전압을 갖기 위해 작은 너비(width)의 피모스 트랜지스 터(MP,도 3)로 구성되기 때문에 제1 프리-드라이버(14)의 전류구동능력이 약한 것을 보완하는 역할을 한다. 그리하여, 로직 하이레벨의 노드 q에 응답하는 제1 풀다운 트랜지스터(16)가 턴-온되어 패드(PAD)는 로직 로우레벨이 된다. 이는 칩 내부 데이터(data)의 로직 로우레벨과 같다.
본 발명의 출력 드라이버는 출력 패드(PAD)를 다수개 포함하는 메모리 장치에 적용되는 것이 바람직하다. 왜냐하면, 출력 패드들로 전송되는 데이터들 사이에 스큐가 발생하는 경우, 클럭 신호들(clk,clkb)과 지연 클럭 신호들(clk_dly,clkb_dly) 사이의 지연시간을 이용하여 스큐현상을 줄일 수 있기 때문이다. 도 4에 나타낸 바와 같이, 출력 패드(PAD)에서 데이터 천이시간이 긴, 즉 슬루레이트(slew rate) 클 경우에는 지연시간을 작게(Td)하여 제1 풀다운 트랜지스터(16)와 제2 풀다운 트랜지스터(26)가 이 지연시간(Td)의 차이를 두고 턴-온되게 한다. 그러면, 패드(PAD)의 로직레벨이 빨리 로직 로우레벨로 천이하여 데이터 천이시간이 줄어든다. 그래서, 스큐 현상을 어느정도 줄일 수 있다. 반면, 슬루레이트가 작을 경우에는 지연시간을 크게(Td') 하여 이 지연시간(Td')의 차이를 두고 제1 및 제2 풀다운 트랜지스터(16,26)가 턴-온되게 한다. 이에 따라 패드(PAD)의 로직레벨이 천천히 로직 로우레벨로 천이되어 스큐 현상이 어느정도 줄어 들게 된다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 본 발명에 따라 오픈 드레인 트랜지스터에 연결되는 출력 드라이버는 PVT변화 또는 낮은 로직 문턱전압 설정에 의하여 트랜지스터의 전류 구동 능력이 떨어지더라도, 출력 패드에 연결되는 오픈 드레인 트랜지스터의 게이트 전압을 풀 스윙시켜 출력 패드의 데이터 출력 타이밍을 줄일 수 있다. 또한, 출력 데이터들 간에 스큐가 발생하는 경우 클럭 신호와 지연 클럭 신호간의 지연 시간을 조절하여 스큐현상을 줄일 수 있다.

Claims (3)

  1. 오픈 드레인 방식의 출력단을 구동하는 출력 드라이버에 있어서,
    클럭 신호 및 지연 클럭 신호에 각각 응답하여 데이터를 수신하는 제1 및 제2 데이터 입력부;
    상기 제1 및 제2 데이터 입력부의 출력에 의하여 각각 구동되는 제1 및 제2 프리-드라이버;
    상기 제1 데이터 입력부의 출력 및 제1 내지 제3 제어 신호들에 응답하여 상기 제1 프리-드라이버의 출력 레벨을 풀 스윙시키는 제1 보조 드라이버;
    상기 제2 데이터 입력부의 출력 및 상기 제1 내지 제3 제어 신호들에 응답하여 상기 제2 프리-드라이버의 출력 레벨을 풀 스윙시키는 제2 보조 드라이버;
    상기 제1 프리-드라이버 및 상기 제1 보조 드라이버의 출력에 제어되며 출력 패드에 연결되는 상기 오픈 드레인 방식의 제1 풀다운 트랜지스터; 및
    상기 제2 프리-드라이버 및 상기 제2 보조 드라이버의 출력에 제어되며 상기 출력 패드에 연결되는 상기 오픈 드레인 방식의 제2 풀다운 트랜지스터를 구비하는 것을 특징으로 하는 출력 드라이버.
  2. 제1항에 있어서, 상기 제1 및 제2 보조 드라이버는
    상기 출력 패드의 데이터가 듀티 50% 되도록 낮은 로직 문턱 전압을 갖도록 설정되는 것을 특징으로 하는 출력 드라이버.
  3. 제1항에 있어서, 상기 출력 드라이버는
    상기 클럭 신호 및 상기 지연 클럭 신호 간의 지연시간을 조절하여 상기 출력 패드의 슬루레이트를 변화시키는 것을 특징으로 하는 출력 드라이버.
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