KR100205094B1 - 반도체 소자의 출력버퍼 회로 - Google Patents

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KR100205094B1
KR100205094B1 KR1019960003166A KR19960003166A KR100205094B1 KR 100205094 B1 KR100205094 B1 KR 100205094B1 KR 1019960003166 A KR1019960003166 A KR 1019960003166A KR 19960003166 A KR19960003166 A KR 19960003166A KR 100205094 B1 KR100205094 B1 KR 100205094B1
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Abstract

본 발명은 반도체 소자의 출력버퍼 회로에 관한 것으로, 특히 어드레스 천이 검출회로의 어드레스 검출신호(ATD)에 의해 출력버퍼 회로의 출력전압을 사전에 중간 전위(1/2Vcc)로 프리챠지 한 후 실제 센싱된 데이터의 입력에 따라 출력이 결정되도록 함으로써, 출력 버퍼 회로에 나타나는 정상 전류(Peak current) 증가로 인한 잡음 및 접지(ground) 전위의 발진(bouncing) 현상을 줄일 수 있는 반도체 소자의 출력버퍼 회로에 관한 것이다.

Description

반도체 소자의 출력버퍼 회로
제1도는 종래의 반도체 소자의 출력버퍼 회로도.
제2도는 제1도를 설명하기 위해 도시한 입출력 파형도.
제3도는 본 발명에 따른 반도체 소자의 출력버퍼 회로도.
제4도는 제3도를 설명하기 위해 도시한 입출력 파형도.
제5a 내지 5c도는 종래 및 본 발명에 따른 반도체 소자의 출력 버퍼 회로의 시간에 따른 전압 및 전류의 변화를 도시한 결과 파형도.
* 도면의 주요부분에 대한 부호의 설명
11 : 센스앰프 12 : 데이터 입력 제어회로
13 : 래치회로 14 : 부하수단
15, 16 : 제1 및 제6인버터 17, 18 : 제1 및 제2콘트롤회로
19, 20 : 제1 및 제2출력 구동 수단
본 발명은 반도체 소자의 출력버퍼 회로에 관한 것으로, 특히 어드레스 천이 검출회로의 어드레스 검출신호(ATD)에 의해 출력버퍼 회로의 출력전압을 사전에 중간 전위(1/2Vcc)로 프리챠지 한 후 실제 센싱된 데이터의 입력에 따라 출력이 결정되도록 함으로써, 처리 시간 및 정상 전류(Peak current)를 줄일 수 있는 반도체 소자의 출력버퍼 회로에 관한 것이다.
제1도는 종래의 반도체 소자의 출력버퍼 회로도로서 그 동작을 설명하면 다음과 같다.
메모리셀(도시안됨)로부터 센스앰프(1)를 통해 센싱된 데이터를 데이터 래치 및 멀티플렉스 회로(2)로 입력 된다. 상기 데이터 래치 및 멀티플렉스 회로(2)로의 출력신호인 제1제어신호(S1)는 출력버퍼 회로의 어느 한 입력 단자로 공급된다. 또한, 상기 출력버퍼 회로를 구동하기 위한 인에이블신호인 제2신호(S2)는 출력버퍼 회로의 또 다른 한 입력 단자로 공급된다.
이러한 종래의 출력버퍼 회로의 동작을 상세히 설명하면 다음과 같다.
대기시(Standby mode), 상기 데이터 래치 및 멀티플렉스 회로(2)로부터 출력되는 제1제어신호(S1)는 저전위 상태를 유지하고, 상기 출력버퍼 회로를 구동하기 위한 제2제어신호(S2)는 고전위상태를 유지한다. 상기 제1 및 제2제어신호(S1 및 S2)를 입력으로 하는 크로스커플 래치회로(3)의 제1출력신호(Q1)가 고전위 상태로되어 이를 입력으로 하는 풀업 트랜지스터(P1)는 턴오프 상태를 유지한다. 또한, 상기 크로스커플 래치회로(3)의 제2출력신호(Q2)는 저전위 상태로되어 이를 입력으로 하는 풀다운 트랜지스터(N1)는 턴 오프 상태를 유지한다. 설명되지 않은 부하수단(4)의 저항(R1 및 R2)은 전원단자 및 접지단자(Vcc 및 Vss)간의 저항을 모델링(Modelling)한 것이고, 캐패시터(C1)는 데이터 출력버퍼가 구동하여야 하는 부하를 모델링한 것이다.
한편, 출력단자(dout)로 고전위 상태의 데이터를 출력하고자 하는 경우, 대기 상태에서 상기 제1제어신호(S1)가 저전위에서 고전위 상태로 천이되고, 상기 제2제어신호(S2)는 고전위에서 저전위 상태로 천이된다. 그러므로, 상기 제1 및 제2제어신호(S1 및 S2)를 입력으로 하는 크로스커플 래치 회로(3)의 제1출력신호(Q1)는 저전위 상태로되어 이를 입력으로 하는 풀업 트랜지스터(P1)는 턴온 된다. 또한 크로스커플 래치회로(3)의 제2출력신호(Q2)는 저전위 상태로되어 이를 이력으로 하는 풀다운 트랜지스터(N1)는 턴오프 상태로 된다. 따라서, 상기 풀업 트랜지스터(P1)가 턴온(Turn on)되어 전원단자(Vcc)로부터 전원전압이 상기 풀업 트랜지스터(P1)를 통해 출력단자(dout)로 전달됨에 따라 출력단자(dout)는 고전위 상태로 된다.
한편, 출력단자(dout)로 저전위 상태의 데이터를 출력하고자 하는 경우에는 대기상태에서 상기 제2제어신호(S2)가 고전위에서 저전위 상태로 천이 된다. 그러므로, 상기 크로스커플 래치회로(3)의 출력신호(Q1 및 Q2)는 모두 고전위 상태로 된다. 따라서, 상기 크로스커플 래치 회로(3)의 제1출력신호(Q1)를 입력으로하는 풀업 트랜지스터(P1)는 턴오프 상태로 된다. 또한, 상기크로스커플 래치회로(3)의 제2출력신호(Q2)를 입력으로 하는 풀다운 트랜지스터(N1)는 턴온 된다. 그러므로, 상기 풀다운 트랜지스터(N1)를 통해 접지단자(Vss)로부터 접지전압이 상기 출력단자(dout)로 전달됨에 따라 출력단자(dout)는 저전위 상태로 된다.
제2도는 제1도의 입출력 파형도로서, 데이터 래치 및 멀티플렉스 회로로(2)부터 출력되는 제1제어신호(S1)가 출력버퍼 회로의 어느 한 입력단자로 입력될 때, 또 다른 입력단자로 입력되는 제2제어신호(S2)에 의해 출력단자(dout)로 출력되는 결과 파형이 도시된다.
이러한 종래의 출력버퍼 회로에서, 고속 디바이스인 출력 트랜지스터의 부하용량(Load capacitance)이 크거나, 동시에 다수의 출력을 처리하는 경우에 잡음이 발생하게 된다. 특히 출력버퍼 회로의 입력이 제로(Zero)일 때 문제가 발생된다. 그것은 출력버퍼 회로의 풀다운 트랜지스터(N1)가 큰 부하용량으로 구동할 때 디바이스의 접지(Vss)전위가 상승하면서 접지선의 정상 전류(Peak current) 및 기생 인덕턴스(Parasitic inductance)에 영향을 미치기 때문이다. 따라서, 접지전위의 발진(Bounce)현상에 영향을 받아 불필요한 신호를 발생하여 유효 데이터(Valid data)의 출력이 지연되어 처리시간이 많이 소요되는 단점이 있다.
따라서 본 발명은 어드레스 검출신호(ATD)에 의해 출력버퍼 회로의 출력 전위를 사전에 중간 전위(1/2Vcc)로 프리챠지 한 후 실제 센싱된 데이터의 입력에 따라 출력이 결정되도록 함으로써, 상술한 단점을 해소할 수 있는 반도체 소자의 출력버퍼 회로를 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명은 메모리셀로부터 데이터를 센싱하기 위한 센스앰프와, 상기 센스앰프로부터 센싱된 데이터, 어드레스 천이에 의해 검출되는 어드레스 검출신호 및 제1콘트롤 신호에 따라 제어전압을 출력하기 위한 데이터 입력 제어회로와, 상기 데이터 입력 제어회로의 출력을 각각 입력으로 하며, 문턱전압이 각기 다른 제1 및 제6인버터와, 상기 제1 및 제6인버터의 출력 및 출력 인에이블신호에 따라 제어전압을 출력하는 제1콘트롤 회로와, 상기 제1 및 제6인버터의 출력 및 상기 출력 인에이블 신호를 각각 입력으로 하며, 풀업 및 풀다운 출력노드(Pub 및 Pd)와 제어전압을 출력하기 위한 출력노드(E)를 갖는 래치회로와, 상기 래치회로의 풀업 및 풀다운 노드(Pub 및 Pd)간에 접속되며, 상기 제1콘트롤 회로의 출력에 따라 선택적으로 자신의 출력노드(F)를 중간 전압(1/2Vcc)으로 프리챠지 하기 위한 제1출력 구동 수단과, 상기 래치회로의 풀업 및 풀다운 노드(Pub 및 Pd)로부터 공급되는 전압에 따라 선택적으로 자신의 출력(F)을 전원전압 및 접지전압으로 하여 부하 수단을 경유한 출력단자를 통해 출력하도록 하는 제2출력 구동 수단과, 상기 래치회로의 출력 노드(E)로부터 공급되는 전압에 따라 상기 제1 및 제2출력 구동 수단의 출력 노드(F)의 전압을 제어하기 위한 제2콘트롤 회로를 포함하여 구성된 것을 특징으로 한다.
본 발명에 의하면 데이터 처리시간을 줄일 수 있고, 정상 전류의 증가를 감소시킬 수 있어 출력버퍼 회로의 잡음을 억제할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
제3도는 본 발명에 따른 반도체 소자의 출력버퍼 회로도로서, 메모리셀(도시안됨)로부터 센스앰프(11)를 통해 센싱된 데이터는 데이터 입력 제어회로(12)로 공급된다. 또한, 어드레스 천이 검출 회로(도시안됨)로부터 검출된 어드레스 검출 신호(ATD) 및 제1콘트롤 신호(B)는 상기 데이터 입력 제어회로(12)로 각각 공급된다. 상기 데이터 입력 제어회로(12)의 출력인 노드 C의 전압은 제1 및 제6인버터(I5 및 16)로 각각 공급된다. 또한, 출력버퍼 회로를 구동하기 위한 출력 인에이블 신호(X)가 제1콘트롤회로(17) 및 래치회로(13)로 각각 공급된다. 이때, 상기 제1 및 제6인버터(I5 및 16)로부터 출력되는 제1 및 제2제어신호(S11 및 S12 )는 상기 래치회로(13)로 공급된다. 상기 제1콘트롤 회로(17)의 출력인 노드 D의 전압은 NMOS 및 PMOS 트랜지스터(N3 및 P3)로 구성된 제1출력 구동 수단(19)으로 공급된다. 또한, 상기 래치회로(13)의 출력인 풀업 및 풀다운 노드(Pub 및 Pd)의 전압은 풀업 및 풀다운 트랜지스터인 PMOS 및 NMOS 트랜지스터(P4 및 N4)로 구성된 제2출력 구동수단(20)으로 공급된다. 상기 제1출력 구동 수단(19) 및 상기 제2출력 구동 수단(20)의 출력인 노드 F의 전압은 부하 수단(14)을 통해 출력단자(Y)로 출력된다. 또한, 상기 래치회로(13)로부터 출력되는 노드 E의 전압은 제2콘트롤 회로(18)로 공급된다. 이때, 상기 노드 F의 전압은 상기 제2콘트롤 회로(18)의 동작에 따라 제어된다.
상기 데이터 입력 제어회로(12)는 상기 센스앰프(11)로부터 공급되는 데이터를 입력으로 하는 CMOS 인버터 수단(12A)과, 어드레스 천이에 의해 검출되는 어드레스 검출신호(ATD)에 따라 상기 센스앰프(11)로부터 공급되는 데이터를 스위칭 하기 위한 제1스위칭 수단인 NMOS 트랜지스터(N1)와, 상기 제1콘트롤 신호(B)에 따라 상기 CMOS 인버터 수단(12A) 및 상기 제1스위칭 수단인 NMOS 트랜지스터(N1)를 통해 공급되는 전압을 스위칭 하는 전송게이트 수단(12B)으로 구성된다.
상기 CMOS 인버터 수단(12A)은 전원단자(Vcc) 및 접지단자(Vss)간에 PMOS 및 NMOS 트랜지스터(P1 및 N2)가 직렬로 접속된다.
상기 전송게이트 수단(12B)은 상기 제1콘트롤 신호(B)를 입력으로 하는 PMOS 트랜지스터(P12)와, 인버터(I9)를 통해 상기 제1콘트롤 신호(B)를 입력으로 하는 NMOS 트랜지스터(N12)로 구성된다.
상기 제1인버터(I5)는 전원단자(Vcc) 및 자신의 출력단자(S11)간에 직렬로 접속되는 PMOS 트랜지스터(P10) 및 공핍형 트랜지스터(MD1)와, 상기 출력단자(S11) 및 접지단자(Vss)간에 직렬로 접속되는 공핍형 트랜지스터(MD2) 및 NMOS 트랜지스터(N10)로 구성 된다.
상기 제6인버터(I6)는 전원단자(Vcc) 및 자신의 출력단자(S12)간에 직렬로 접속되는 PMOS 트랜지스터(P11) 및 공핍형 트랜지스터(MD3)와, 상기 출력단자(S12) 및 접지단자(Vss)간에 직렬로 접속되는 공핍형 트랜지스터(MD4) 및 NMOS 트랜지스터(N11)로 구성 된다.
여기서, 상기 제1인버터(I5) 및 제6인버터(I6)에 사용된 공핍형 트랜지스터는 크기가 서로 다른 논리적 입력 문턱전압(Logical-input threshold voltage)을 갖는 트랜지스터로 구성 된다. 즉, 제1인버터(I5)는 1/4Vcc 인 낮은 문턱전압(VL)을 가지며, 제6인버터(I6)는 3/4Vcc인 높은 문턱전압(VH) 값을 갖도록 각각 설계된 소자로 구성된다. 이는 상기 제1인버터(I5)의 공핍형 트랜지스터(MD1 및 MD2)와 상기 제6인버터(I6)의 공핍형 트랜지스터(MD3 및 MD4)의 비율에 따라 조정할 수 있다.
상기와 같이 구성된 본 발명에 따른 반도체 소자의 출력버퍼 회로의 동작을 제4도를 참고하여 상세히 설명하기로 한다.
먼저, 대기시(Standby mode), 어드레스 검출신호(ATD)는 로우 상태, 제1콘트롤 신호(B)는 하이 상태, 출력 인에이블 신호(X)는 하이 상태를 각각 유지하게 된다(제4도의 t0 시간). 이때, 상기 출력 인에이블 신호(X)는 상기 제1콘트롤 회로(17)의 제7인버터(I7)를 통해 상기 래치 회로(13)의 제1낸드게이트(NAND1)의 어느 한 입력 단자로 공급된다. 상기 출력 인에이블 신호(X)는 상기 래치 회로(13)의 제3노아게이트(NOR3)의 어느 한 입력 단자로 공급된다. 그러므로, 상기 제1낸드게이트(NAND1)의 출력은 자신의 다른 한 입력단자로 공급되는 신호에 관계없이 하이 상태로 된다. 상기 제3노아게이트(NOR3)의 출력은 자신의 다른 한 입력단자로 공급되는 신호에 관계 없이 로우 상태로 된다. 상기 출력 인에이블 신호(X)와 상기 제1 및 제6인버터(I5 및 16)의 출력(S11 및S12)을 각각 입력으로 하는 상기 제1콘트롤 회로(17)의 출력인 노드 D의 전압은 로우 상태로 된다. 그러므로, 상기 노드 D의 전압을 입력으로 하는 제1출력 구동수단(19)의 NMOS 트랜지스터(N3)는 턴오프 되고, 제5인버터(I5)를 통해 상기 노드 D의 전압을 입력으로 하는 PMOS 트랜지스터(P3)는 턴오프 된다. 또한, 상기 래치 회로(13)의 제1낸드게이트(NAND1)의 출력을 어느 한 입력으로 하는 제2노아게이트(NOR2)의 출력은 자신의 다른 한 입력 신호에 관계없이 로우 상태로 된다. 그리고, 상기 제3노아게이트(NOR3)의 출력을 어는 한 입력으로 하는 제2낸드게이트(NAND2)의 출력은 자신의 다른 한 입력 신호에 관계없이 하이 상태로 된다. 상기 제2노아게이트(NOR2)의 출력은 제2인버터(I2)를 통해 하이 상태로 반전되어 풀업 노드(Pub)로 공급된다. 상기 제2낸드게이트(NAND2)의 출력은 제8인버터(I8)를 통해 로우 상태로 반전되어 풀다운 노드(Pd)로 공급된다. 이때, 상기 풀업 노드(Pub)의 전압을 입력으로 하는 상기 제2출력 구동수단(20)의 풀업 트랜지스터인 PMOS 트랜지스터(P4)는 턴오프 된다. 또한, 상기 풀다운 노드(Pd)의 전압을 입력으로 하는 제2출력 구동수단(20)의 풀다운 트랜지스터인 NMOS 트랜지스터(N4)는 턴오프 된다.
또한, 상기 래치 회로(13)의 출력 노드 E의 전압을 입력으로 하는 제2콘트롤 회로(18)의 출력은 로우 상태로 된다. 이때, 상기 제2콘트롤 회로(18)의 출력을 입력으로 하는 NMOS 트랜지스터(N5)는 턴오프 된다.
따라서, 대기시에는 상기 제1 및 제2출력 구동수단(19 및 20)이 모두 턴오프 되므로, 출력 버퍼 회로는 동작을 수행하지 않게 된다.
한편, 대기상태에 어드레스 검출신호(ATD)가 하이 상태, 제1콘트롤 신호(B)가 로우 상태, 출력 버퍼 회로를 구동하기 위한 출력 인에이블 신호(X)가 로우 상태로 될 때(제4도의 t1시간), 동작을 설명하면 다음과 같다.
먼저, 상기 어드레스 검출신호(ATD)를 입력으로 하는 NMOS 트랜지스터(N1)는 턴온된다. 이때, 상기 PMOS 및 NMOS트랜지스터(P1 및 N2)로 구성된 CMOS 인버터 수단(12A)에 의해 상기 CMOS 인버터 수단(12A)의 출력은 1/2Vcc 전압을 유지하게 된다. 상기 CMOS 인버터 수단(12A)의 출력인 1/2Vcc 전압은 상기 제1콘트롤 신호(B)를 입력으로 하는 전송 게이트 수단(12B)을 통해 노드 C로 공급된다. 이때, 상기 노드 C의 전압(1/2Vcc 전압)을 입력으로 하는 제1인버터(I5)의 출력(S11)은 로우 상태로 된다(제1인버터의 문턱전압이 1/4Vcc 전압이므로), 상기 제1인버터(I5)의 출력(S11)은 상기 래치 회로(13)의 제1낸드게이트(NAND1)의 어느 한 입력 단자로 공급된다. 또한, 상기 노드 C의 전압(1/2Vcc 전압)을 입력으로 하는 제6인버터(I6)의 출력(S12)은 하이 상태로 된다(제6인버터의 문턱전압이 3/4Vcc전압 이므로), 상기 제6인버터(I6)의 출력(S12)은 상기 래치 회로(13)의 제3노아게이트(NOR3)의 어느 한 입력 단자로 입력된다.
한편, 상기 출력 인에이블 신호(X)는 상기 제1콘트롤 회로(17)의 제7인버터(I7)를 통해 하이 상태로 반전되어 상기 래치 회로(13)의 제1낸드게이트(NAND1)의 다른 한 입력 단자로 공급된다. 또한, 상기 출력 인에이블 신호(X)는 상기 래치 회로(13)의 제3노아게이트(NOR3)의 다른 한 입력 단자로 공급된다. 그러므로, 상기 제1낸드게이트(NAND1)의 출력은 하이 상태로 되고, 상기 제3노아게이트(NOR3)의 출력은 로우 상태로 된다. 상기 제1낸드게이트(NAND1)의 출력을 어느 한 입력으로 하는 제2노아게이트(NOR2)의 출력은 자신의 다른 한 입력에 관계 없이 로우 상태로 된다. 상기 제2노아게이트(NOR2)의 출력은 제2인버터(I2)를 통해 하이 상태로 반전되어 풀업 노드(Pub)로 공급된다. 상기 제2낸드게이트(NAND2)의 출력은 제8인버터(I8)를 통해 로우 상태로 반전되어 상기 풀다운 노드(Pd)로 공급된다. 이때, 상기 출력 인에이블 신호(X)와 상기 제1 및 제6인버터(I5 및 16)의 출력을 각각 입력으로 하는 상기 제1콘트롤 회로(17)의 출력인 노드 D의 전압은 하이 상태로 된다. 그러므로, 상기 노드 D의 전압을 입력으로 하는 제1출력 구동수단(19)의 NMOS 트랜지스터(N3)는 턴온 된다. 또한, 제5인버터(I5)를 통해 상기 노드 D의 전압을 입력으로 하는 PMOS 트랜지스터(P3)가 턴온 된다.
이때, 상기 풀업 노드(Pub) 및 상기 풀다운 노드(Pd)의 전압을 각각 입력으로 하는 상기 제2출력 구동수단(20)의 PMOS 트랜지스터(P4)와 NMOS 트랜지스터(N4)는 모두 턴오프 된다. 따라서, 상기 제1 및 제2출력 구동수단(19 및 20)의 출력인 노드 F의 전위는 상기 풀업 노드(Pub)와 상기 풀다운 노드(Pd)의 중간 전위인 1/2Vcc 전압을 유지하게 된다.
이후, 상기 어드레스 검출신호(ATD)가 하이 상태에서 로우 상태로 천이 될 때(제4도의 t2 시간), 상기 노드 C의 전압은 상기 센스앰프(11)에 의해 센싱된 전압에 따라 결정되게 된다.
즉, 센스앰프(11)에 의해 센싱된 전압이 하이 상태인 경우, 동작을 설명하면 다음과 같다.
상기 센스앰프(11)로부터 센싱된 하이 상태의 전압을 입력으로하는 상기 CMOS 인버터 수단(12A)의 PMOS 트랜지스터(P1)는 턴오프 되고, NMOS 트랜지스터(N2)는 턴온 되어 상기 CMOS 인버터 수단(12A)의 출력은 1/2Vcc 전압에서 로우 상태로 천이된다(제4도의 t2 시간). 이때, 상기 CMOS 인버터 수단(12A)의 출력은 상기 제1콘트롤 신호(B)를 입력으로 하는 전송 게이트 수단(12B)을 통해 노드 C로 공급된다. 이때, 상기 노드 C의 전압(로우 상태)을 입력으로 하는 제1인버터(I5)의 출력(S11)과, 제6인버터(I6)의 출력(S12)은 모두 하이 상태로 된다. 그러므로, 상기 제1차 및 제6인버터(I5 및 16)의 출력(S11 및 S12)과 상기 출력 인에이블 신호(X)를 각각 입력으로하는 상기 제1콘트롤 회로(17)의 출력인 노드 D의 전압은 로우 상태로 된다. 그러므로, 상기 제1콘트롤 회로(17)의 출력인 노드 D의 전압을 입력으로하는 상기 제1출력 구동 수단(19)의 NMOS 트랜지스터(N3)는 턴오프 되고, 제5인버터(I5)를 통해 상기 노드 D의 전압을 입력으로 하는 PMOS 트랜지스터(P3)가 턴오프 된다.
한편, 상기 제1인버터(I5)의 하이 상태 출력(S11)은 상기 래치 회로(13)의 제1낸드게이트(NAND1)의 어느 한 입력 단자로 공급된다. 그리고, 상기 출력 인에이블 신호(X)가 제7인버터(I7)를 경유해 하이 상태로 반전되어 상기 제1낸드게이트(NAND1)의 다른 한 입력 단자로 공급된다. 그러므로, 상기 제1낸드게이트(NAND1)의 출력은 로우 상태로 된다. 또한, 상기 제6인버터(I6)의 하이 상태 출력(S12)은 상기 래치 회로(13)의 제3노아게이트(NOR3)의 어느 한 입력 단자로 공급된다. 그리고, 로우 상태의 상기 출력 인에이블 신호(X)가 제3노아게이트(NOR3)의 다른 한 입력 단자로 공급된다. 그러므로, 상기 제3노아게이트(NOR3)의 출력은 로우 상태로 된다.
이때, 상기 제3노아게이트(NOR3)의 출력을 입력으로 하는 제2낸드게이트(NAND2)의 출력인 노드 E의 전압은 상기 제2낸드게이트(NAND2)의 다른 한 입력에 관계없이 하이 상태로 된다. 상기 제2낸드게이트(NAND2)의 출력인 노드 E의 전압은 제8인버터(I8)를 통해 로우 상태로 반전되어 상기 풀다운 노드(Pd)로 공급된다. 한편, 상기 풀다운 노드(Pd)의 전압은 상기 제2노아게이트(NOR2)의 다른 한 입력 단자로 공급된다. 그러므로, 상기 제2노아게이트(NOR2)의 출력은 하이 상태로 된다. 상기 제2노아게이트(NOR2)의 출력은 제2인버터(I2)를 통해 로우 상태로 반전되어 상기 풀업 노드(Pub)로 공급된다. 또한, 상기 풀업 노드(Pub)의 전압은 상기 제2낸드게이트(NAND2)의 다른 한 입력 단자로 공급되어 그 출력은 하이 상태로 유지된다. 이때, 상기 제2낸드게이트(NAND2)의 출력인 노드 E의 전압을 입력으로 하는 제2콘트롤 회로(18)의 출력은 일정시간 지연되어 로우 상태로 출력된다. 그러므로, 상기 제2콘트롤 회로(18)의 출력을 입력으로 하는 NMOS 트랜지스터(N5)는 턴오프 된다. 또한, 상기 풀다운 노드(Pd)의 전압을 입력으로 하는 상기 제2출력 구동 수단(20)의 NMOS 트랜지스터(N5)는 턴오프 되고, 상기 풀업 노드(Pub)의 전압을 입력으로 하는 PMOS 트랜지스터(P5)는 턴온 된다. 그러므로, 상기 제1 및 제2출력 구동 수단(19 및 20)의 출력인 노드 F의 전위는 1/2Vcc 전압에서 하이 상태로 천이된다.
즉, 상기 어드레스 검출신호(ATD)가 하이 상태에서 로우 상태로 천이되고(제4도의 t2 시간), 상기 센스앰프(11)의 출력 전압은 하이 상태로 될 때, 상기 출력단자(Y)를 통해 출력되는 전압은 1/2Vcc 전압에서 하이 상태로 천이되어 출력된다.
반대로, 센스앰프(11)로부터 센싱된 전압이 로우 상태인 경우, 동작을 설명 하면 다음과 같다.
상기 센스앰프(11)의 센싱된 로우 상태의 전압을 입력으로 하는 상기 CMOS 인버터 수단(12A)의 PMOS 트랜지스터(P1)는 턴온 되고, NMOS트랜지스터(N2)는 턴오프 되어 상기 CMOS 인버터 수단(12A)의 출력은 1/2Vcc 전압에서 하이 상태로 천이된다(제4도의 t2 시간). 이때, 상기 CMOS 인버터 수단(12A)의 출력은 상기 제1콘트롤 신호(B)를 입력으로 하는 전송 게이트 수단(12B)을 통해 노드 C로 공급된다. 이때, 상기 노드 C의 전압(하이 상태)을 입력으로 하는 제1인버터(I5)의 출력(S11)과, 제6인버터(I6)의 출력(S12)은 모두 로우 상태로 된다. 그러므로, 상기 제1 및 제6인버터(I5 및 I6)의 출력(S11 및 S12)과 상기 출력 인에이블 신호(X)를 각각 입력으로 하는 상기 제1콘트롤 회로(17)의 출력인 노드 D의 전압은 로우 상태로 된다. 그러므로, 상기 제1콘트롤 회로(17)의 출력인 노드 D의 전압을 입력으로 하는 상기 제1출력 구동 수단(19)의 NMOS 트랜지스터(N3)는 턴오프 되고, 제5인버터(I5)를 통해 상기 노드 D의 전압을 입력으로 하는 PMOS 트랜지스터(P3)가 턴오프 된다.
한편, 상기 제1인버터(I5)의 로우 상태 출력(S11)은 상기 래치 회로(13)의 제1낸드게이트(NAND1)의 어느 한 입력 단자로 공급된다. 그리고, 상기 출력 인에이블 신호(X)가 제7인버터(I7)를 경유해 하이 상태로 반전되어 상기 제1낸드게이트(NAND1)의 다른 한 입력 단자로 공급된다. 그러므로, 상기 제1낸드게이트(NAND1)의 출력은 하이 상태로 된다. 또한, 상기 제6인버터(I6)의 로우 상태 출력(S12)은 상기 래치 회로(13)의 제3노아게이트(NOR3)의 어느 한 입력 단자로 공급된다. 그리고, 로우 상태의 상기 출력 인에이블 신호(X)가 제3노아게이트(NOR3)의 다른 한 입력 단자로 공급된다. 그러므로, 상기 제3노아게이트(NOR3)의 출력은 하이 상태로 된다.
이때, 상기 제1낸드게이트(NAND1)의 출력을 입력으로 하는 제2노아게이트(NOR2)의 출력은 자신의 다른 한 입력에 관계없이 로우 상태로 된다. 상기 제2노아게이트(NOR2)의 출력은 제2인버터(I2)를 통해 하이 상태로 반전되어 상기 풀업 노드(Pub)로 공급된다. 한편, 상기 풀업 노드(Pub)의 전압은 상기 제2낸드게이트(NAND2)의 다른 한 입력단자로 공급된다. 그러므로, 상기 제2낸드게이트(NAND2)의 출력인 노드 E의 전압은 로우 상태를 유지하게 된다. 상기 제2낸드게이트(NAND2)의 출력인 노드 E의 전압은 제8인버터(I8)를 통해 하이 상태로 반전되어 상기 풀다운 노드(Pd)로 공급된다. 이때, 상기 제2낸드게이트(NAND2)의 출력인 노드 E의 전압을 입력으로하는 제2콘트롤 회로(18)의 출력은 일정시간 지연되어 하이 상태로 출력된다. 그러므로, 상기 제2콘트롤 회로(18)의 출력을 입력으로 하는 NMOS 트랜지스터(N5)는 턴온 된다. 또한, 상기 풀다운 노드(Pd)의 전압을 입력으로 하는 상기 제2출력 구동 수단(20)의 NMOS 트랜지스터(N5)는 턴온 되고, 상기 풀업 노드(Pub)의 전압을 입력으로 하는 PMOS 트랜지스터(P5)는 턴오프 된다. 그러므로, 상기 제1 및 제2출력 구동 수단(19 및 20)의 출력인 노드 F의 전위는 1/2Vcc 전압에서 로우 상태로 천이된다.
즉, 상기 어드레스 검출신호(ATD)가 하이 상태에서 로우 상태로 천이되고(제4도의 t2), 상기 센스앰프(11)의 출력 전압은 로우 상태로 될 때, 상기 출력단자(Y)를 통해 출력되는 전압은 1/2Vcc 전압에서 로우 상태로 천이되어 출력된다.
제4도에 나타난 바와 같이 데이터 출력(Y)이 중간 전위(1/2Vcc)에 있을 때, 상기 제1출력 구동 수단(19)의 NMOS 및 PMOS 트랜지스터(N3 및 P3)는 모두 턴온되고, 풀업 노드(Pub)의 전위는 낸드게이트(NAND1)의 P채널 MOSFET 및 NMOS트랜지스터(N3)의 채널 폭에 의해 Vcc-0.5V 정도로 되며, 풀다운 노드(Pd)의 전위는 PMOS 트랜지스터(P3) 및 노아게이트(NOR3)의 N채널 MOSFET의 채널폭에 의해 약 0.3V가 된다.
따라서, 상기 제2출력 구동 수단(20)의 풀업 및 풀다운 트랜지스터(P4 및 N4)는 모두 턴오프 되어 전류통로가 차단된다. 데이터 출력이 중간 전위(1/2Vcc)에 있는 시간은 10ns 미만이며, 상기 제1출력 구동 수단(19)의 NMOS 및 PMOS 트랜지스터(N3 및 P3)를 통하여 흐르는 전류는 동작전류에 거의 영향을 못 미친다. 결과적으로 데이터 출력은 실제 데이터가 나오기전에는 중간 전위(1/2Vcc)로 프리셋트(preset)된 후 실제 데이터의 입력에 따라 하이 또는 로우 상태로 출력되게 된다.
제5a 내지 5c도는 종래 및 본 발명에 따른 반도체 소자의 출력 버퍼 회로의 시간에 따른 전압 및 전류의 변화를 도시한 결과 파형도이다.
제5a도에는 노드 C의 전위가 하이에서 로우 상태로 천이되는 경우(A)와, 로우에서 하이 상태로 천이되는 경우(B)를 도시한 파형도이다.
제5b 및 5c도에서 실선(C)들은 데이터 출력을 사전에 조정한 상태이고, 점선(D)들은 종래의 방법에 대한 결과 파형도이다.
상술한 바와 같이 본 발명에 의하면 어드레스 천이 검출회로의 어드레스 검출신호(ATD)를 이용하여 출력버퍼 회로의 출력 전위를 사전에 중간 전압(1/2Vcc)으로 프리챠지 하도록 하므로써, 출력버퍼 회로에서 나타나는 정상전류 증가로 인한 잡음 및 접지(ground) 전위의 발진(Bouncing)현상을 완화시켜 주는데 탁월한 효과가 있다.

Claims (7)

  1. 메모리셀로부터 데이터를 센싱하기 위한 센스앰프와, 상기 센스앰프로부터 센싱된 데이터, 어드레스 천이에 의해 검출되는 어드레스 검출신호 및 제1콘트롤 신호에 따라 제어전압을 출력하기 위한 데이터 입력 제어회로와, 상기 데이터 입력 제어회로의 출력을 각각 입력으로하는 제1 및 제6인버터와, 상기 제1 및 제6인버터의 출력 및 출력 인에이블신호에 따라 제어전압을 출력하는 제1콘트롤 회로와, 상기 제1 및 제6인버터의 출력 및 상기 출력 인에이블 신호를 각각 입력으로 하며, 풀업 및 풀다운 출력노드(Pub 및 Pd)와 제어전압을 출력하기 위한 출력노드(E)를 갖는 래치회로와, 상기 래치회로의 풀업 및 풀다운 노드(Pub 및 Pd)간에 접속되며, 상기 제1콘트롤 회로의 출력에 따라 선택적으로 자신의 출력노드(F)를 중간 전압(1/2Vcc)으로 프리챠지 하기 위한 제1출력 구동 수단과, 상기 래치회로의 풀업 및 풀다운 노드(Pub 및 Pd)로부터 공급되는 전압에 따라 선택적으로 자신의 출력(F)을 전원전압 및 접지전압으로하여 부하 수단을 경유한 출력단자를 통해 출력하도록 하는 제2출력 구동 수단과, 상기 래치회로의 출력 노드(E)로부터 공급되는 전압에 따라 상기 제1 및 제2출력 구동 수단의 출력 노드(F)의 전압을 제어하기 위한 제2콘트롤 회로를 포함하여 구성된 것을 특징으로 하는 반도체 소자의 출력버퍼 회로.
  2. 제1항에 있어서, 상기 데이터 입력 제어회로는 센스앰프로부터 센싱된 데이터를 입력으로 하는 CMOS 인버터 수단과, 어드레스 검출신호의 입력에 따라 상기 센스앰프로부터 센싱된 데이터를 스위칭 하기 위한 제1스위칭 수단과, 제1콘트롤 신호의 입력에 따라 상기 CMOS 인버터 수단 및 상기 제1스위칭 수단을 통해 공급되는 전압을 스위칭 하는 전송게이트 수단을 포함하여 구성된 것을 특징으로 하는 반도체 소자의 출력버퍼 회로.
  3. 제2항에 있어서, 상기 제1스위칭 수단은 NMOS 트랜지스터로 구성되는 것을 특징으로하는 반도체 소자의 출력버퍼 회로.
  4. 제2항에 있어서, 상기 CMOS 인버터 수단은 전원 및 접지간에 PMOS트랜지스터 및 NMOS트랜지스터가 직렬로 접속되는 것을 특징으로하는 반도체 소자의 출력버퍼 회로.
  5. 제1항에 있어서, 상기 제1인버터는 전원단자 및 자신의 출력단자간에 직렬로 접속되는 PMOS트랜지스터 및 공핍형 트랜지스터와, 상기 출력단자 및 접지단자간에 직렬로 접속되는 공핍형 트랜지스터 및 NMOS 트랜지스터를 포함하여 구성된 것을 특징으로하는 반도체 소자의 출력버퍼 회로.
  6. 제1항에 있어서, 상기 제6인버터는 전원단자 및 자신의 출력단자간에 직렬로 접속되는 PMOS트랜지스터 및 공핍형 트랜지스터와, 상기 출력단자 및 접지단자간에 직렬로 접속되는 공핍형 트랜지스터 및 NMOS트랜지스터를 포함하여 구성된 것을 특징으로하는 반도체 소자의 출력버퍼 회로.
  7. 제1항에 있어서, 상기 제1 및 제6인버터는 크기가 서로 다른 논리적 입력 문턱전압을 갖는 공핍형 트랜지스터로 각각 구성되되, 상기 제1인버터는 1/4Vcc의 낮은 문턱전압을 갖으며, 상기 제6인버터는 3/4Vcc의 높은 문턱전압을 갖는 것을 특징으로하는 반도체 소자의 출력버퍼 회로.
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