KR100813536B1 - 반도체 메모리 장치의 래치 회로 - Google Patents

반도체 메모리 장치의 래치 회로 Download PDF

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Abstract

본 발명은 데이터 스트로브 신호가 인에이블되는 시점에 제 1 출력 제어 신호와 제 2 출력 제어 신호에 응답하여 제 1 입력 제어 신호 또는 제 2 입력 제어 신호의 레벨이 유지되도록 하는 입력 제어 신호 생성 수단, 및 상기 제 1 입력 제어 신호, 상기 제 2 입력 제어 신호, 및 상기 데이터 스트로브 신호에 응답하여 상기 제 1 및 제 2 출력 제어 신호를 생성하고 상기 제 1 및 제 2 출력 제어 신호에 따른 출력 데이터를 출력하기 위한 래치 수단을 포함한다.
래치, 데이터

Description

반도체 메모리 장치의 래치 회로{Latch Circuit of Semiconductor Memory Apparatus}
도 1은 종래의 반도체 메모리 장치의 래치 회로의 회로도,
도 2는 종래의 반도체 메모리 장치의 래치 회로의 타이밍도,
도 3은 본 발명에 따른 반도체 메모리 장치의 래치 회로의 블록도,
도 4는 도 3의 입력 제어 수단의 회로도,
도 5는 도 3의 래치 수단의 회로도,
도 6은 본 발명에 따른 제 1 동작 타이밍도,
도 7은 본 발명에 따른 제 2 동작 타이밍도이다.
<도면의 주요부분에 대한 부호의 설명>
100: 입력 제어 수단 200: 래치 수단
본 발명은 반도체 메모리 장치에 관한 것으로, 더욱 구체적으로는 반도체 메모리 장치의 래치 회로에 관한 것이다.
일반적인 반도체 메모리 장치에서 데이터가 입력될 경우 반도체 메모리 장치 에서 사용되는 클럭에 동기된 데이터가 입력된다. 이때, 반도체 메모리 장치 사용자가 지정한 버스트 랭스에 대응하여 하나의 입출력 라인에 연속적으로 데이터가 입력된다. 이에 반도체 메모리 장치는 연속적으로 입력된 데이터를 처리하는 과정에서 연속적으로 입력된 데이터가 동시에 입력된 데이터로 변환된다. 이때 사용되는 회로가 래치 회로이다.
종래의 래치 회로는 예전부터 문제없이 사용되어져 왔던 회로이며, 데이터 스트로브 신호를 이용하여 입력 데이터를 래치하는 방식으로 구성되어 있다. 이때, 상기 데이터 스트로브 신호는 연속적으로 입력되는 데이터중 래치하고자 하는 데이터 구간에 하이로 인에이블되어 소정시간후 로우로 디스에이블되는 신호이다. 그러나 종래의 래치 회로에 구비되는 피모스 트랜지스터(PMOS transistor)의 특성상 높은 전압과 클럭의 낮은 주파수 조건에서 리키지 전류(leakage current)가 존재한다. 이에 종래의 래치 회로는 높은 전압과 낮은 주파수의 클럭 조건에서는 래치 상태를 유지하지 못한다. 따라서 종래의 래치 회로를 적용한 반도체 메모리 장치를 테스트함에 있어, 높은 전압을 사용하거나 낮은 주파수의 클럭을 사용하는 웨이퍼 테스트(wafer test) 또는 번인 테스트(burn in test)가 불가능해진다.
종래의 래치 회로에서 피모스 트랜지스터(PMOS transistor)의 리키지 전류가 종래 래치 회로의 오동작을 유발시키는 것을 설명한다.
도 1은 종래의 반도체 메모리 장치의 래치 회로의 회로도, 도 2는 종래의 반도체 메모리 장치의 래치 회로의 타이밍도이다.
종래의 래치 회로는 입력 데이터(in)를 소정시간 지연시킨 제 1 입력 신 호(ind), 상기 제 1 입력 신호(ind)를 반전시킨 제 2 입력 신호(indb), 및 데이터 스트로브 신호(dsp)를 입력으로 하여 상기 데이터 스트로브 신호(dsp)가 하이로 인에이블되는 시점의 상기 제 1 입력 신호(ind)를 출력 신호(out)로서 출력한다. 결국, 종래의 래치 회로는 상기 데이터 스트로브 신호(dsp)가 하이로 인에이블되는 시점의 상기 입력 데이터(in)를 종래 래치 회로의 출력 신호(out)로 출력한다.
이때, 종래 래치 회로가 구비한 피모스 트랜지스터(P1, P2, P3, P4, P5, P6)중 종래 래치 회로의 오동작에 영향을 미치는 피모스 트랜지스터는 도 1의 P1과 P2 또는 P3과 P4이다. 이유는 턴오프되어 전류를 흘리지 말아야 할 피모스 트랜지스터(P1, P2, P3, P4)가 리키지 전류를 흘려 엔모스 트랜지스터(N4, N5)를 턴온시킨다. 따라서 상기 제 1 입력 신호(ind)의 레벨 변화에 영향을 받지 않아야 할 상기 출력 신호(out)가 하이로 천이하거나 로우로 천이한다.
도 2는 상기 입력 데이터(in) 값이 로우일 때 상기 데이터 스트로브 신호(dsp)가 하이로 인에이블된 경우이다. 이때, 종래의 래치 회로는 상기 입력 데이터(in) 값 즉, 로우를 상기 출력 데이터(out) 값으로 출력해야 한다. 도 2에 도시된 바와 같이, 상기 출력 데이터(out)가 하이에서 로우로 천이되어 그 상태를 유지하는 것이 정상 동작(PASS)이다. 하지만 피모스 트랜지스터(P3, P4)가 낮은 주파수의 클럭으로 인해 턴오프되는 시간이 길어지거나 인가 받는 전압의 레벨이 높아지면 상기 피모스 트랜지스터(P3, P4)는 리키지 전류를 많이 흘리게 된다. 따라서 상기 리키지 전류가 엔모스 트랜지스터(N4)의 게이트단에 모이게 되어 결국, 상기 엔모스 트랜지스터(N4)를 턴온시킨다. 이에 따라 상기 제 1 입력 신호(ind)가 하이로 천이되면 상기 출력 데이터(out) 값이 로우에서 하이로 변하여 그 상태를 유지한다. 이것은 종래의 래치 회로가 상기 피모스 트랜지스터(P3, P4)의 리키지 전류로 인해 오동작(FAIL)을 일으키는 것을 보여준다. 따라서 높은 전압과 낮은 주파수의 클럭을 입력 받는 종래 래치 회로는 오동작한다.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로, 전압 레벨과 주파수의 고저에 관계없이 안정된 동작이 가능하도록 한 반도체 메모리 장치의 래치 회로를 제공함에 그 목적이 있다.
본 발명에 따른 반도체 메모리 장치의 래치 회로는 데이터 스트로브 신호가 인에이블되는 시점에 제 1 출력 제어 신호와 제 2 출력 제어 신호에 응답하여 제 1 입력 제어 신호 또는 제 2 입력 제어 신호의 레벨이 유지되도록 하는 입력 제어 신호 생성 수단, 및 상기 제 1 입력 제어 신호, 상기 제 2 입력 제어 신호, 및 상기 데이터 스트로브 신호에 응답하여 상기 제 1 및 제 2 출력 제어 신호를 생성하고 상기 제 1 및 제 2 출력 제어 신호에 따른 출력 데이터를 출력하기 위한 래치 수단을 포함한다.
이하, 본 발명에 따른 반도체 메모리 장치의 바람직한 일실시예를 첨부도면에 의거하여 상세하게 설명하면 다음과 같다.
도 3은 본 발명에 따른 반도체 메모리 장치의 래치 회로의 블록도이다.
입력 데이터(in)와 동일한 위상을 갖는 제 1 입력 제어 신호(in_ctrl-1)와 상기 입력 데이터(in)와 반전된 위상을 갖는 제 2 입력 제어 신호(in_ctrl-2)를 생성하고, 데이터 스트로브 신호(dsp)가 인에이블되는 시점에 제 1 출력 제어 신호(out_ctrl-1)와 제 2 출력 제어 신호(out_ctrl-2)에 응답하여 상기 제 1 입력 제어 신호(in_ctrl-1) 또는 상기 제 2 입력 제어 신호(in_ctrl-2)의 레벨이 유지되도록 하는 입력 제어 신호 생성 수단(100), 및 상기 제 1 입력 제어 신호(in_ctrl-1), 상기 제 2 입력 제어 신호(in_ctrl-2), 및 상기 데이터 스트로브 신호(dsp)에 응답하여 상기 제 1 및 제 2 출력 제어 신호(out_ctrl-1, out_ctrl-2)를 생성하고 상기 제 1 및 제 2 출력 제어 신호(out_ctrl-1, out_ctrl-2)에 따라 상기 입력 데이터(in)를 출력 데이터(out)로서 출력하기 위한 래치 수단(200)을 포함한다.
도 4는 도 3의 입력 제어 수단의 회로도이다.
상기 입력 제어 신호 생성 수단(100)은 상기 제 2 출력 제어 신호(out_ctrl-2)가 디스에이블되면 상기 입력 데이터(in)와 동일한 위상을 갖는 상기 제 1 입력 제어 신호(in_ctrl-1)를 생성하고, 상기 제 2 출력 제어 신호(out_ctrl-2)가 인에이블되면 일정한 레벨을 갖는 상기 제 1 입력 제어 신호(in_ctrl-1)를 생성하는 제 1 입력 제어 신호 생성부(110), 상기 제 1 출력 제어 신호(out_ctrl-1)가 디스에이블되면 상기 입력 데이터(in)와 반전된 위상을 갖는 상기 제 2 입력 제어 신호(in_ctrl-2)를 생성하고, 상기 제 1 출력 제어 신호(out_ctrl-1)가 인에이블되면 일정한 레벨을 갖는 상기 제 2 입력 제어 신호(in_ctrl-2)를 생성하는 제 2 입력 제어 신호 생성부(120)를 포함한다.
상기 제 1 입력 제어 신호 생성부(110)는 반전된 상기 입력 데이터(in)와 반 전된 상기 제 2 출력 제어 신호(out_ctrl-2)를 낸드 연산하여 상기 제 1 입력 제어 신호(in_ctrl-1)를 생성한다.
상기 제 1 입력 제어 신호 생성부(110)는 입력 데이터(in)를 입력 받는 제 1 인버터(IV11), 상기 제 1 인버터(IV11)의 출력 신호를 지연시켜 출력하는 제 2 및 제 3 인버터(IV12, IV13), 상기 제 2 출력 제어 신호(out_ctrl-2)를 입력 받는 제 4 인버터(IV14), 상기 제 3 인버터(IV13)와 상기 제 4 인버터(IV14)의 출력 신호를 입력 받는 제 1 낸드 게이트(ND11)를 포함한다.
상기 제 2 입력 제어 신호 생성부(120)는 상기 입력 데이터(IN)와 반전된 상기 제 1 출력 제어 신호(out_ctrl-1)를 낸드 연산하여 상기 제 2 입력 제어 신호(in_ctrl-2)를 생성한다.
상기 제 2 입력 제어 신호 생성부(120)는 상기 제 1 인버터(IV11)의 출력 신호를 입력 받는 제 5 인버터(IV15), 상기 제 1 출력 제어 신호(out_ctrl-1)를 입력 받는 제 6 인버터(IV16), 상기 제 5 인버터(IV15)와 상기 제 6 인버터(IV16)의 출력 신호를 입력 받는 제 2 낸드 게이트(ND12)를 포함한다.
도 5는 도 3의 래치 수단의 회로도이다.
상기 래치 수단(200)은 상기 데이터 스트로브 신호(dsp)에 응답하여 입력부(220)를 초기화시키는 초기화부(210), 상기 제 1 입력 제어 신호(in_ctrl-1), 상기 제 2 입력 제어 신호(in_ctrl-2), 및 상기 데이터 스트로브 신호(dsp)를 입력으로 하여 상기 제 1 출력 제어 신호(out_ctrl-1)와 상기 제 2 출력 제어 신호(out_ctrl-2)를 생성하기 위한 제 1 출력 신호(pre_out-1)와 제 2 출력 신 호(pre_out-2)를 생성하는 상기 입력부(220), 상기 입력부(220)의 제 1 출력 신호(pre_out-1)와 제 2 출력 신호(pre_out-2)를 상기 제 1 출력 제어 신호(out_ctrl-1)와 상기 제 2 출력 제어 신호(out_ctrl-2)로서 출력하기 위한 인버팅부(230), 상기 제 1 출력 제어 신호(out_ctrl-1)와 상기 제 2 출력 제어 신호(out_ctrl-2)에 응답하여 상기 출력 데이터(out)를 생성하는 출력부(240)를 포함한다.
상기 초기화부(210)는 상기 데이터 스트로브 신호(dsp)가 디스에이블되면 상기 입력부(220)의 제 1 및 제 2 출력 신호(pre_out-1, pre_out-2)를 초기화시킨다.
상기 초기화부(210)는 상기 데이터 스트로브 신호(dsp)가 디스에이블되면 상기 입력부(220)의 제 2 출력 신호(pre_out-2)를 초기화시켜 상기 제 2 출력 제어 신호(out_ctrl-2)를 초기화 시키기 위한 제 1 초기화부(212), 상기 데이터 스트로브 신호(dsp)가 디스에이블되면 상기 입력부(220)의 제 1 출력 신호(pre_out-1)를 초기화 시켜 상기 제 1 출력 제어 신호(out_ctrl-1)를 초기화 시키기 위한 제 2 초기화부(213)를 포함한다.
상기 초기화부(210)는 상기 데이터 스트로브 신호(dsp)가 디스에이블되면 상기 입력부(220)의 제 1 및 제 2 출력 신호(pre_out-1, pre_out-2)를 출력하는 제 1 및 제 2 출력단을 등전위 시키기 위한 등전위부(211)를 더 포함한다.
상기 등전위부(211)는 게이트단에 상기 데이터 스트로브 신호(dsp)가 입력되는 제 1 트랜지스터(P25), 드레인단에 외부 전원(VDD)을 인가 받고 게이트단에 상기 제 1 트랜지스터(P25)가 연결되며 소오스단에 상기 제 1 초기화부(212)의 출력 단이 공통 연결된 제 2 트랜지스터(P22), 드레인단에 외부 전원(VDD)을 인가 받고 게이트단에 상기 제 1 트랜지스터(P25)가 연결되며 소오스단에 상기 제 2 초기화부(213)의 출력단이 공통 연결된 제 3 트랜지스터(P23)를 포함한다.
상기 제 1 초기화부(212)는 상기 데이터 스트로브 신호(dsp)가 디스에이블되면 상기 제 2 출력 신호(pre_out-2) 레벨을 외부 전원(VDD) 레벨로 초기화 시킨다.
상기 제 1 초기화부(212)는 드레인단에 외부 전원(VDD)이 인가되고 게이트단에 상기 데이터 스트로브 신호(dsp)가 입력되며 소오스단이 상기 제 1 초기화부(212)의 출력단인 제 4 트랜지스터(P21)를 포함한다.
상기 제 2 초기화부(213)는 상기 데이터 스트로브 신호(dsp)가 디스에이블되면 상기 제 1 출력 신호(pre_out-1) 레벨을 외부 전원(VDD) 레벨로 초기화 시킨다.
상기 제 2 초기화부(213)는 드레인단에 외부 전원(VDD)이 인가되고 게이트단에 상기 데이터 스트로브 신호(dsp)가 입력되며 소오스단이 상기 제 2 초기화부(213)의 출력단인 제 5 트랜지스터(P24)를 포함한다.
상기 입력부(220)는 상기 데이터 스트로브 신호(dsp)에 응답하여 상기 입력부(220)를 인에이블시키기 위한 인에이블부(223), 상기 제 1 입력 제어 신호(in_ctrl-1)를 입력 받아 상기 제 2 출력 제어 신호(out_ctrl-2)를 생성하기 위한 제 1 입력부(221), 상기 제 2 입력 제어 신호(in_ctrl-2)를 입력 받아 상기 제 1 출력 제어 신호(out_ctrl-1)를 생성하기 위한 제 2 입력부(222)를 포함한다.
상기 인에이블부(223)는 상기 데이터 스트로브 신호(dsp)가 인에이블되면 상기 제 1 입력부(221)와 상기 제 2 입력부(222)를 인에이블시킨다.
상기 인에이블부(223)는 게이트단에 상기 데이터 스트로브 신호(dsp)를 입력 받고 드레인단에 접지단(VSS)이 연결되며 소오스단이 상기 제 1 입력부(221) 및 상기 제 2 입력부(222)와 공통 연결된 제 6 트랜지스터(N23)를 포함한다.
상기 제 1 입력부(221)는 상기 데이터 스트로브 신호(dsp)가 인에이블되고 상기 제 1 입력 제어 신호(in_ctrl-1)가 인에이블되면 상기 제 1 출력 신호(pre_out-1)의 레벨을 외부 전압(VDD) 레벨로 유지시키고 상기 제 2 출력 제어 신호(out_ctrl-2)를 인에이블시킨다.
상기 제 1 입력부(221)는 상기 데이터 스트로브 신호(dsp)가 인에이블되면 상기 제 1 입력 제어 신호(in_ctrl-1)의 레벨에 응답하는 상기 제 2 출력 제어 신호(out_ctrl-2)를 생성하기 위한 제 1 입력 제어 신호 입력부(221-a), 상기 데이터 스트로브 신호(dsp)와 상기 제 1 입력 제어 신호(in_ctrl-1)가 인에이블되면 상기 제 1 출력 신호(pre_out-1) 레벨을 외부 전압(VDD) 레벨로 유지시키기 위한 제 1 레벨 유지부(221-b)를 포함한다.
상기 제 1 입력 제어 신호 입력부(221-a)는 게이트단에 상기 제 1 입력 제어 신호(in_ctrl-1)를 입력 받고 드레인단이 상기 제 1 레벨 유지부(221-b)와 연결되며 소오스단이 상기 인에이블부(223)와 연결된 제 7 트랜지스터(N21)를 포함한다.
상기 제 1 레벨 유지부(221-b)는 상기 데이터 스트로브 신호(dsp)와 상기 제 1 입력 제어 신호(in_ctrl-1)가 동시에 인에이블되면 상기 제 2 입력부(222)의 제 2 레벨 유지부(222-b)를 턴오프시킨다.
상기 제 1 레벨 유지부(221-b)는 게이트단에 상기 입력부(220)의 제 1 출력 단이 연결되고 즉, 상기 제 1 출력 신호(pre_out-1)가 입력되고 드레인단에 상기 초기화부(210)의 제 1 초기화부(212) 출력단이 연결되며 소오스단에 상기 제 1 입력 제어 신호 입력부(221-a)가 연결된 제 8 트랜지스터(N24)를 포함한다.
상기 제 2 입력부(222)는 상기 데이터 스트로브 신호(dsp)가 인에이블되면 상기 제 2 입력 제어 신호(in_ctrl-2)의 레벨에 응답하는 상기 제 1 출력 제어 신호(out_ctrl-1)를 생성하기 위한 제 2 입력 제어 신호 입력부(222-a), 상기 데이터 스트로브 신호(dsp)와 상기 제 2 입력 제어 신호(in_ctrl-2)가 인에이블되면 상기 제 2 출력 신호(pre_out-2) 레벨을 외부 전원(VDD) 레벨로 유지시키기 위한 제 2 레벨 유지부(222-b)를 포함한다.
상기 제 2 입력 제어 신호 입력부(222-a)는 게이트단에 상기 제 2 입력 제어 신호(in_ctrl-2)를 입력 받고 드레인단이 상기 제 2 레벨 유지부(222-b)와 연결되며 소오스단이 상기 인에이블부(223)와 연결된 제 9 트랜지스터(N22)를 포함한다.
상기 제 2 레벨 유지부(222-b)는 상기 데이터 스트로브 신호(dsp)와 상기 제 2 입력 제어 신호(in_ctrl-2)가 동시에 인에이블되면 상기 제 1 입력부(221)의 제 1 레벨 유지부(221-b)를 턴오프 시킨다.
상기 제 2 레벨 유지부(222-b)는 게이트단에 상기 입력부(220)의 제 2 출력단이 연결되고 즉, 상기 제 2 출력 신호(pre_out-2)가 입력되고 드레인단에 상기 초기화부(210)의 제 2 초기화부(213) 출력단이 연결되며 소오스단에 상기 제 2 입력 제어 신호 입력부(222-a)가 연결된 제 10 트랜지스터(N25)를 포함한다.
상기 인버팅부(230)는 상기 입력부(220)의 제 1 출력 신호(pre_out-1)를 반 전시켜 상기 제 1 출력 제어 신호(out_ctrl-1)로서 출력하기 위한 제 7 인버터(IV21), 상기 입력부(220)의 제 2 출력 신호(pre_out-2)를 반전시켜 상기 제 2 출력 제어 신호(out_ctrl-2)로서 출력하기 위한 제 8 인버터(IV23)를 포함한다.
상기 출력부(240)는 상기 제 1 출력 제어 신호(out_ctrl-1) 또는 상기 제 2 출력 제어 신호(out_ctrl-2)가 인에이블되면 그에 해당하는 상기 출력 데이터(out)를 출력하기 위한 출력 제어부(241), 상기 출력 제어부(241)의 출력 신호를 유지 및 반전시켜 상기 출력 데이터(out)로서 출력하는 래치부(242)를 포함한다.
상기 출력 제어부(241)는 상기 제 1 출력 제어 신호(out_ctrl-1)를 입력 받는 제 9 인버터(IV22), 드레인단에 외부 전원(VDD)이 인가되고 게이트단에 상기 제 9 인버터(IV22)의 출력 신호를 입력받으며 소오스단이 상기 출력 제어부(241)의 출력단인 제 11 트랜지스터(P26), 드레인단에 접지단(VSS)이 연결되고 게이트단에 상기 제 2 출력 제어 신호(out_ctrl-2)를 입력받으며 소오스단에 상기 제 11 트랜지스터(P26)의 소오스단이 연결된 제 12 트랜지스터(N26)를 포함한다.
도 6은 본 발명에 따른 제 1 동작 타이밍도이다. 이때, 제 1 동작은 입력 데이터(in)가 로우 값을 갖을 때 데이터 스트로브 신호(dsp)가 하이로 인에이블되어 출력 데이터(out)를 얻은 경우이다. 또한 상기 출력 데이터(out) 값은 이전에 하이인 것으로 가정한다.
데이터 스트로브 신호(dsp)가 로우이면 제 1 및 제 2 초기화부(212, 213)의 제 4 트랜지스터(P21)와 제 5 트랜지스터(P24)가 턴온된다. 따라서 도 5의 노드 a 와 노드 b는 외부 전원(VDD) 레벨을 갖는다. 이때, 등전위부(211)의 제 1 트랜지스터(P25)가 턴온되어 상기 노드 a와 상기 노드 b를 연결하여 같은 전압 레벨이 된다. 또한 게이트단이 상기 노드 a와 상기 노드 b에 연결된 제 1 및 제 2 레벨 유지부(221-b, 222-b)의 제 8 트랜지스터(N24)와 제 10 트랜지스터(N25)는 제 1 입력 제어 신호(in_ctrl-1) 또는 제 2 입력 제어 신호(in_ctrl-2)가 인에이블될 때까지 턴온되어 유지된다. 따라서 상기 노드 a와 상기 노드 b의 전압 레벨 즉, 제 1 출력 신호(pre_out-1)와 제 2 출력 신호(pre_out-2)의 레벨이 하이이므로 출력부(240)의 상기 출력 데이터(out)의 값에 영향을 주지 않는다.
입력 데이터(in)가 도 6에 도시된 것처럼 입력될 경우 상기 입력 데이터(in)가 첫번째 로우인 구간에서 상기 데이터 스트로브 신호(dsp)가 하이로 천이한다. 이때, 상기 제 1 입력 제어 신호(in_ctrl-1)는 로우이고 상기 제 2 입력 제어 신호(in_ctrl-2)는 하이이다.
따라서 인에이블부(223)의 제 6 트랜지스터(N23)가 턴온되고 제 2 입력 제어 신호 입력부(222-a)의 제 9 트랜지스터(N22)가 턴온된다. 이에 따라 제 1 레벨 유지부(221-b)의 제 8 트랜지스터(N24)는 턴오프하고 상기 노드 a가 로우 레벨로 낮아진다. 즉, 제 1 출력 신호(pre_out-1)의 레벨이 로우로 천이하여 제 1 출력 제어 신호(out_ctrl-1)가 하이로 천이한다. 결국, 상기 출력 데이터(out)는 로우 값을 갖는다. 이때, 하이인 상기 제 1 출력 제어 신호(out_ctrl-1)가 입력 제어 수단(100)의 제 2 입력 제어 신호 생성부(120)에 입력되어 상기 제 2 입력 제어 신호(in_ctrl-2)를 하이 상태로 유지시킨다. 이에 상기 제 1 입력 제어 신 호(in_ctrl-1)의 레벨이 변하여도 상기 출력 데이터(out)의 값에 영향을 주지 못한다. 이유는 상기 제 1 레벨 유지부(221-b)의 제 8 트랜지스터(N24)가 턴오프되어 있기 때문이다.
하지만, 상기 제 2 초기화부(212)의 제 5 트랜지스터(P24)가 누설 전류를 흘려 상기 제 8 트랜지스터(N24)를 턴온시킬 수 있다. 이것이 종래 래치 회로의 문제점이였다. 본 발명에서는 상기 입력 제어 수단(100)이 상기 제 1 출력 제어 신호(out_ctrl-1)가 하이로 천이된 시점의 상기 제 2 입력 제어 신호(in_ctrl-2) 레벨을 유지하게 하여 상기 제 2 초기화부(212)의 제 5 트랜지스터(P24)의 누설 전류로 인하여 턴온되는 상기 제 8 트랜지스터(N24)를 턴오프 상태로 유지하게 한다. 즉, 상기 제 2 입력 제어 신호(in_ctrl-2)가 하이를 유지하는 동안 상기 노드 a를 접지단(VSS)과 연결시켜 상기 제 4 트랜지스터(P24)의 누설 전류가 접지단(VSS)에 인가되어 상기 제 8 트랜지스터(N24)는 턴오프 상태를 유지한다. 따라서 상기 제 2 초기화부(213)의 제 5 트랜지스터(P24)와 상기 등전위부(211)의 제 3 트랜지스터(P23)에서 누설 전류를 흘려도 상기 출력 데이터(out)에는 영향을 주지 못한다.
상기 데이터 스트로브 신호(dsp)가 로우로 다시 천이하면 상기 제 1 및 제 2 초기화부(212, 213)의 제 4 트랜지스터(P21)와 제 5 트랜지스터(P24)가 턴온된다. 따라서 도 5의 상기 노드 a와 상기 노드 b는 외부 전원(VDD) 레벨을 갖는다. 이때, 상기 등전위부(211)의 제 1 트랜지스터(P25)가 턴온되어 상기 노드 a와 상기 노드 b를 연결하여 같은 전압 레벨이 된다. 또한 게이트단이 상기 노드 a와 상기 노드 b에 연결된 상기 제 1 및 제 2 레벨 유지부(221-b, 222-b)의 제 8 트랜지스터(N24) 와 제 10 트랜지스터(N25)는 상기 제 1 입력 제어 신호(in_ctrl-1) 또는 상기 제 2 입력 제어 신호(in_ctrl-2)가 인에이블될 때까지 턴온되어 유지된다.
결국, 상기 데이터 스트로브 신호(dsp)가 로우로 다시 디스에이블 되면서 상기 제 1 출력 제어 신호(out_ctrl-1)와 상기 제 2 출력 제어 신호(out_ctrl-2)는 로우로 디스에이블된다. 이에 상기 출력 데이터(out)의 값은 아무런 영향을 받지 않고 로우 값을 유지한다.
도 7은 본 발명에 따른 제 2 동작 타이밍도이다. 이때, 제 2 동작은 입력 데이터(in)가 하이 값을 갖을 때 데이터 스트로브 신호(dsp)가 하이로 인에이블되어 출력 데이터(out)를 얻은 경우이다. 또한 상기 출력 데이터 값은 이전에 로우인 것을 가정한다.
데이터 스트로브 신호(dsp)가 로우이면 제 1 및 제 2 초기화부(212, 213)의 제 4 트랜지스터(P21)와 제 5 트랜지스터(P24)가 턴온된다. 따라서 도 5의 노드 a와 노드 b는 외부 전원(VDD) 레벨을 갖는다. 이때, 등전위부(211)의 제 1 트랜지스터(P25)가 턴온되어 상기 노드 a와 상기 노드 b를 연결하여 같은 전압 레벨이 된다. 또한 게이트단이 상기 노드 a와 상기 노드 b에 연결된 제 1 및 제 2 레벨 유지부(221-b, 222-b)의 제 8 트랜지스터(N24)와 제 10 트랜지스터(N25)는 제 1 입력 제어 신호(in_ctrl-1) 또는 제 2 입력 제어 신호(in_ctrl-2)가 인에이블될 때까지 턴온되어 유지된다. 따라서 상기 노드 a와 상기 노드 b의 전압 레벨 즉, 제 1 출력 신호(pre_out-1)와 제 2 출력 신호(pre_out-2)의 레벨이 하이이므로 출력부(240)의 상기 출력 데이터(out)의 값에 영향을 주지 않는다.
입력 데이터(in)가 도 7에 도시된 것처럼 입력될 경우 상기 입력 데이터(in)가 첫번째 로우인 구간을 지나 하이로 천이한 하이 구간에서 상기 데이터 스트로브 신호(dsp)가 하이로 천이한다. 이때, 상기 제 1 입력 제어 신호(in_ctrl-1)는 하이이고 상기 제 2 입력 제어 신호(in_ctrl-2)는 로우이다.
따라서 인에이블부(223)의 제 6 트랜지스터(N23)가 턴온되고 제 1 입력 제어 신호 입력부(221-a)의 제 7 트랜지스터(N21)가 턴온된다. 이에 따라 제 2 레벨 유지부(222-b)의 제 10 트랜지스터(N25)는 턴오프하고 상기 노드 b가 로우 레벨로 낮아진다. 즉, 제 2 출력 신호(pre_out-2)의 레벨이 로우로 천이하여 제 2 출력 제어 신호(out_ctrl-2)가 하이로 천이한다. 결국, 상기 출력 데이터(out)는 하이 값을 갖는다. 이때, 하이인 상기 제 2 출력 제어 신호(out_ctrl-1)가 입력 제어 수단(100)의 제 1 입력 제어 신호 생성부(110)에 입력되어 상기 제 1 입력 제어 신호(in_ctrl-1)를 하이 상태로 유지시킨다. 이에 상기 제 2 입력 제어 신호(in_ctrl-2)의 레벨이 변하여도 상기 출력 데이터(out)의 값에 영향을 주지 못한다. 이유는 상기 제 2 레벨 유지부(222-b)의 제 10 트랜지스터(N25)가 턴오프되어 있기 때문이다.
하지만, 상기 제 1 초기화부(212)의 제 4 트랜지스터(P21)가 누설 전류를 흘려 상기 제 10 트랜지스터(N25)를 턴온시킬 수 있다. 이것이 종래 래치 회로의 문제점이였다. 본 발명에서는 상기 입력 제어 수단(100)이 상기 제 2 출력 제어 신호(out_ctrl-2)가 하이로 천이된 시점의 상기 제 1 입력 제어 신호(in_ctrl-1) 레 벨을 유지하게 하여 상기 제 1 초기화부(212)의 제 4 트랜지스터(P21)의 누설 전류로 인하여 턴온되는 상기 제 10 트랜지스터(N25)를 턴오프 상태로 유지하게 한다. 즉, 상기 제 1 입력 제어 신호(in_ctrl-2)가 하이를 유지하는 동안 상기 노드 b를 접지단(VSS)과 연결시켜 상기 제 4 트랜지스터(P21)의 누설 전류가 접지단(VSS)에 인가되어 상기 제 10 트랜지스터(N25)는 턴오프 상태를 유지한다.따라서 상기 제 1 초기화부(212)의 제 4 트랜지스터(P21)와 상기 등전위부(211)의 제 2 트랜지스터(P22)에서 누설 전류를 흘려도 상기 출력 데이터(out)에는 영향을 주지 못한다.
상기 데이터 스트로브 신호(dsp)가 로우로 다시 천이하면 상기 제 1 및 제 2 초기화부(212, 213)의 제 4 트랜지스터(P21)와 제 5 트랜지스터(P24)가 턴온된다. 따라서 도 5의 상기 노드 a와 상기 노드 b는 외부 전원(VDD) 레벨을 갖는다. 이때, 상기 등전위부(211)의 제 1 트랜지스터(P25)가 턴온되어 상기 노드 a와 상기 노드 b를 연결하여 같은 전압 레벨이 된다. 또한 게이트단이 상기 노드 a와 상기 노드 b에 연결된 상기 제 1 및 제 2 레벨 유지부(221-b, 222-b)의 제 8 트랜지스터(N24)와 제 10 트랜지스터(N25)는 상기 제 1 입력 제어 신호(in_ctrl-1) 또는 상기 제 2 입력 제어 신호(in_ctrl-2)가 인에이블될 때까지 턴온되어 유지된다.
결국, 상기 데이터 스트로브 신호(dsp)가 로우로 다시 디스에이블되면서 상기 제 1 출력 제어 신호(out_ctrl-1)와 상기 제 2 출력 제어 신호(out_ctrl-2)가 모두 로우가 된다. 따라서 상기 출력 데이터(out)의 값은 아무런 영향을 받지 않고 하이 값을 유지한다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사 상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
본 발명에 따른 래치 회로가 적용된 반도체 메모리 장치는 클럭 주파수와 전압에 대해 그 가용 범위를 넓히는 효과가 있다.

Claims (27)

  1. 데이터 스트로브 신호가 인에이블되는 시점에 제 1 출력 제어 신호와 제 2 출력 제어 신호에 응답하여 제 1 입력 제어 신호 또는 제 2 입력 제어 신호의 레벨이 유지되도록 하는 입력 제어 신호 생성 수단; 및
    상기 제 1 입력 제어 신호, 상기 제 2 입력 제어 신호, 및 상기 데이터 스트로브 신호에 응답하여 상기 제 1 및 제 2 출력 제어 신호를 생성하고 상기 제 1 및 제 2 출력 제어 신호에 따른 출력 데이터를 출력하기 위한 래치 수단을 포함하는 것을 특징으로 하는 반도체 메모리 장치의 래치 회로.
  2. 제 1 항에 있어서,
    상기 입력 제어 신호 생성 수단은
    상기 제 2 출력 제어 신호가 디스에이블되면 입력 데이터와 동일한 위상을 갖는 상기 제 1 입력 제어 신호를 생성하고, 상기 제 2 출력 제어 신호가 인에이블되면 일정한 레벨을 갖는 상기 제 1 입력 제어 신호를 생성하는 제 1 입력 제어 신호 생성부,
    상기 제 1 출력 제어 신호가 디스에이블되면 상기 입력 데이터와 반전된 위상을 갖는 상기 제 2 입력 제어 신호를 생성하고, 상기 제 1 출력 제어 신호가 인에이블되면 일정한 레벨을 갖는 상기 제 2 입력 제어 신호를 생성하는 제 2 입력 제어 신호 생성부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 래치 회로.
  3. 제 2 항에 있어서,
    상기 제 1 입력 제어 신호 생성부는
    반전된 상기 입력 데이터와 반전된 상기 제 2 출력 제어 신호를 낸드 연산하여 상기 제 1 입력 제어 신호를 생성하는 것을 특징으로 하는 반도체 메모리 장치의 래치 회로.
  4. 제 2 항에 있어서,
    상기 제 2 입력 제어 신호 생성부는
    상기 입력 데이터와 반전된 상기 제 1 출력 제어 신호를 낸드 연산하여 상기 제 2 입력 제어 신호를 생성하는 것을 특징으로 하는 반도체 메모리 장치의 래치 회로.
  5. 제 1 항에 있어서,
    상기 래치 수단은
    상기 데이터 스트로브 신호가 디스에이블되면 입력부를 초기화시키는 초기화부,
    상기 제 1 입력 제어 신호와 상기 데이터 스트로브 신호가 동시에 인에이블되면 인에이블된 제 1 출력 신호를 생성하고, 상기 제 2 입력 제어 신호와 상기 데 이터 스트로브 신호가 동시에 인에이블되면 인에이블된 제 2 출력 신호를 생성하는 입력부,
    상기 제 1 출력 신호와 상기 제 2 출력 신호를 반전시켜 상기 제 1 출력 제어 신호와 상기 제 2 출력 제어 신호로서 출력하는 인버팅부,
    상기 제 1 출력 제어 신호와 상기 제 2 출력 제어 신호에 응답하여 상기 출력 데이터를 생성하는 출력부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 래치 회로.
  6. 제 5 항에 있어서,
    상기 초기화부는
    상기 데이터 스트로브 신호가 디스에이블되면 상기 제 1 및 제 2 출력 신호를 초기화시키고 상기 입력부가 상기 제 1 및 제 2 입력 제어 신호에 응답하여 상기 제 1 및 제 2 출력 신호를 생성할 수 있는 상태를 만드는 것을 특징으로 하는 반도체 메모리 장치의 래치 회로.
  7. 제 6 항에 있어서,
    상기 초기화부는
    상기 데이터 스트로브 신호가 디스에이블되면 상기 입력부의 제 2 출력 신호를 초기화시키고 상기 입력부가 상기 제 2 입력 제어 신호에 응답할 수 있는 상태를 만드는 제 1 초기화부, 및
    상기 데이터 스트로브 신호가 디스에이블되면 상기 입력부의 제 1 출력 신호를 초기화시키고 상기 입력부가 상기 제 1 입력 제어 신호에 응답할 수 있는 상태를 만드는 제 2 초기화부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 래치 회로.
  8. 제 7 항에 있어서,
    상기 초기화부는
    상기 데이터 스트로브 신호가 디스에이블되면 상기 제 1 및 제 2 출력 신호를 출력하는 제 1 및 제 2 출력단을 등전위 시키기 위한 등전위부를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치의 래치 회로.
  9. 제 8 항에 있어서,
    상기 등전위부는
    게이트단에 상기 데이터 스트로브 신호를 입력 받는 제 1 트랜지스터,
    드레인단에 외부 전원을 인가 받고 게이트단에 상기 제 1 트랜지스터가 연결되며 소오스단에 상기 제 1 초기화부의 출력단이 공통 연결된 제 2 트랜지스터,
    드레인단에 외부 전원을 인가 받고 게이트단에 상기 제 1 트랜지스터가 연결되며 소오스단에 상기 제 2 초기화부의 출력단이 공통 연결된 제 3 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 래치 회로.
  10. 제 7 항에 있어서,
    상기 제 1 초기화부는
    상기 데이터 스트로브 신호가 디스에이블되면 상기 제 2 출력 신호 레벨을 외부 전원 레벨로 초기화 시키는 것을 특징으로 하는 반도체 메모리 장치의 래치 회로.
  11. 제 10 항에 있어서,
    상기 제 1 초기화부는
    드레인단에 외부 전원이 인가되고 게이트단에 상기 데이터 스트로브 신호가 입력되며 소오스단이 상기 제 1 초기화부의 출력단인 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 래치 회로.
  12. 제 7 항에 있어서,
    상기 제 2 초기화부는
    상기 데이터 스트로브 신호가 디스에이블되면 상기 제 1 출력 신호 레벨을 외부 전원 레벨로 초기화 시키는 것을 특징으로 하는 반도체 메모리 장치의 래치 회로.
  13. 제 12 항에 있어서,
    상기 제 2 초기화부는
    드레인단에 외부 전원이 인가되고 게이트단에 상기 데이터 스트로브 신호가 입력되며 소오스단이 상기 제 2 초기화부의 출력단인 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 래치 회로.
  14. 제 5 항에 있어서,
    상기 입력부는
    상기 데이터 스트로브 신호에 인에이블되면 상기 입력부를 인에이블시키는 인에이블부,
    상기 제 1 입력 제어 신호를 입력 받아 인에이블된 상기 제 1 출력 신호를 출력할 경우 상기 제 2 출력 신호를 디스에이블시키는 제 1 입력부, 및
    상기 제 2 입력 제어 신호를 입력 받아 인에이블된 상기 제 2 출력 신호를 출력할 경우 상기 제 1 출력 신호를 디스에이블시키는 제 2 입력부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 래치 회로.
  15. 제 14 항에 있어서,
    상기 인에이블부는
    상기 데이터 스트로브 신호가 인에이블되면 상기 제 1 입력부와 상기 제 2 입력부를 동시에 인에이블시키기 위한 것을 특징으로 하는 반도체 메모리 장치의 래치 회로.
  16. 제 15 항에 있어서,
    상기 인에이블부는
    게이트단에 상기 데이터 스트로브 신호를 입력 받고 드레인단에 접지단이 연결되며 소오스단이 상기 제 1 입력부와 상기 제 2 입력부와 공통 연결된 것을 특징으로 하는 반도체 메모리 장치의 래치 회로.
  17. 제 14 항에 있어서,
    상기 제 1 입력부는
    상기 데이터 스트로브 신호가 인에이블되고 상기 제 1 입력 제어 신호가 인에이블되면 상기 제 1 출력 신호의 레벨을 외부 전압 레벨로 인에이블 상태를 유지시키고 상기 제 2 출력 신호를 접지 레벨로 디스에이블시키는 것을 특징으로 하는 반도체 메모리 장치의 래치 회로.
  18. 제 17 항에 있어서,
    상기 제 1 입력부는
    상기 데이터 스트로브 신호가 인에이블되면 상기 제 1 입력 제어 신호의 레벨에 응답하는 상기 제 2 출력 신호를 생성하기 위한 제 1 입력 제어 신호 입력부,
    상기 데이터 스트로브 신호와 상기 제 1 입력 제어 신호가 인에이블되면 상기 제 1 출력 신호 레벨을 외부 전압 레벨로 유지시키기 위한 제 1 레벨 유지부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 래치 회로.
  19. 제 18 항에 있어서,
    상기 제 1 입력 제어 신호 입력부는
    게이트단에 상기 제 1 입력 제어 신호를 입력 받고 드레인단이 상기 제 1 레벨 유지부와 연결되며 소오스단이 상기 인에이블부와 연결된 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 래치 회로.
  20. 제 18 항에 있어서,
    상기 제 2 입력부는 상기 데이터 스트로브 신호와 상기 제 2 입력 제어 신호가 인에이블되면 상기 제 2 출력 신호 레벨을 외부 전원 레벨로 유지시키기 위한 제 2 레벨 유지부를 포함하며,
    상기 제 1 레벨 유지부는
    상기 데이터 스트로브 신호와 상기 제 1 입력 제어 신호가 동시에 인에이블되면 상기 제 2 입력부의 제 2 레벨 유지부를 턴오프시키는 것을 특징으로 하는 반도체 메모리 장치의 래치 회로.
  21. 제 20 항에 있어서,
    상기 제 1 레벨 유지부는
    게이트단에 상기 입력부의 제 1 출력단이 연결되고 드레인단에 상기 초기화부의 출력단이 연결되며 소오스단에 상기 제 1 입력 제어 신호 입력부가 연결된 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 래치 회로.
  22. 제 14 항에 있어서,
    상기 제 2 입력부는
    상기 데이터 스트로브 신호가 인에이블되면 상기 제 2 입력 제어 신호의 레벨에 응답하는 상기 제 1 출력 신호를 생성하기 위한 제 2 입력 제어 신호 입력부,
    상기 데이터 스트로브 신호와 상기 제 2 입력 제어 신호가 인에이블되면 상기 제 2 출력 신호 레벨을 외부 전원 레벨로 유지시키기 위한 제 2 레벨 유지부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 래치 회로.
  23. 제 22 항에 있어서,
    상기 제 2 입력 제어 신호 입력부는
    게이트단에 상기 제 2 입력 제어 신호를 입력 받고 드레인단이 상기 제 2 레벨 유지부와 연결되며 소오스단이 상기 인에이블부와 연결된 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 래치 회로.
  24. 제 22 항에 있어서,
    상기 제 1 입력부는 상기 데이터 스트로브 신호와 상기 제 1 입력 제어 신호가 인에이블되면 상기 제 1 출력 신호 레벨을 외부 전압 레벨로 유지시키기 위한 제 1 레벨 유지부를 포함하며,
    상기 제 2 레벨 유지부는
    상기 데이터 스트로브 신호와 상기 제 2 입력 제어 신호가 동시에 인에이블되면 상기 제 1 입력부의 제 1 레벨 유지부를 턴오프 시키는 것을 특징으로 하는 반도체 메모리 장치의 래치 회로.
  25. 제 24 항에 있어서,
    상기 제 2 레벨 유지부는
    게이트단에 상기 입력부의 제 2 출력단이 연결되고 드레인단에 상기 초기화부의 출력단이 연결되며 소오스단에 상기 제 2 입력 제어 신호 입력부가 연결된 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 래치 회로.
  26. 제 5 항에 있어서,
    상기 출력부는
    상기 제 1 출력 제어 신호 또는 상기 제 2 출력 제어 신호가 인에이블되면 그에 해당하는 상기 출력 데이터를 출력하기 위한 출력 제어부,
    상기 출력 제어부의 출력 신호를 유지 및 반전시켜 상기 출력 데이터로서 출력하는 래치부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 래치 회로.
  27. 제 26 항에 있어서,
    상기 출력 제어부는
    상기 제 1 출력 제어 신호를 입력 받는 제 2 인버터,
    드레인단에 외부 전원이 인가되고 게이트단에 상기 제 2 인버터의 출력 신호 를 입력받으며 소오스단이 상기 출력 제어부의 출력단인 제 1 트랜지스터,
    드레인단에 접지단이 연결되고 게이트단에 상기 제 2 출력 제어 신호를 입력받으며 소오스단에 상기 제 1 트랜지스터의 소오스단이 연결된 제 2 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 래치 회로.
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