JPH05259832A

JPH05259832A - ホールド型ラッチ回路、及び半導体記憶装置

Info

Publication number: JPH05259832A
Application number: JP4316069A
Authority: JP
Inventors: Shigeharu Murata; 重治村田; Takashi Omori; 貴志大森; Masami Usami; 正己宇佐美; Masato Iwabuchi; 正人岩渕
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1992-01-13
Filing date: 1992-10-30
Publication date: 1993-10-08

Abstract

(57)【要約】【目的】本発明の目的は、動作マージンの向上を図っ
たホールド型ラッチ回路を提供することにある。【構成】フィードバック回路ＦＤによって、非反転デ
ータ出力端子１３からのデータ出力論理状態をデータ入
力端子１１にフィードバックすることによって、データ
ホールド制御におけるセットアップ時間ｔｓ、及びホー
ルド時間ｔｈの余裕を広げ、動作マージンを向上させ
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、入力データをラッチす
るための回路技術、さらには所定の条件下で出力論理状
態をホールドするための制御機能を備えたホールド型ラ
ッチ回路に関し、例えばバイポーラ論理ＬＳＩ（大規模
半導体集積回路装置）に適用して有効な技術に関する。

【０００２】

【従来の技術】出力に二つの安定状態を有し、その安定
状態が、入力の論理状態に応じて定められた状態にな
り、入力論理状態に応じて前状態を保持するような論理
回路として、フリップフロップや、ラッチ回路がある。
ラッチ回路は、リセット入力端子、セット入力端子、ク
ロック入力端子を有するＲＳＴフリップフロップの入力
段に論理ゲートを追加することによって形成することが
できる。このラッチ回路は、動作的にはＤ型フリップフ
ロップに近い動作となり、クロック入力がハイレベルの
ときに、データ入力が変化するとその変化が、出力端子
に伝達される。クロック入力がローレベルに固定される
と、出力論理状態は変化されない。つまりホールド状態
とされる。そのようなホールド機能を利用することによ
り、ある一定の条件で信号状態をホールドし、そのホー
ルド状態を、所定のタイミングで制御回路などに伝達す
ることが行われる。

【０００３】尚、ラッチ回路について記載された文献の
例としては、昭和５５年にオーム社から発行された「電
子工学ポケットブック（８−４６頁〜）がある。

【０００４】

【発明が解決しようとする課題】上記のように、ある一
定の条件で信号状態をホールド可能なラッチ回路とし
て、図９に示される構成が考えられる。尚、図９に示さ
れたラッチ回路は、本発明前に本発明者らによって検討
されたものであり、公知の技術ではない。

【０００５】図９に示されるラッチ回路は、データ入力
端子５１に入力されたデータＤをクロック信号ＣＬＫ＊
（＊はローアクティブ又は論理反転を意味する）に応じ
てデータ出力端子５３，５４に伝達するためのスレーブ
マスタラッチ回路４と、このスレーブマスタラッチ回路
４の反転出力端子５４からの反転出力Ｑ＊とクロック信
号ＣＬＫ＊との論理積を得るためのアンドゲート５５と
を含んで構成される。上記アンドゲート５５の出力がク
ロック入力端子５２に伝達されることによって、出力デ
ータのホールドが可能とされる。

【０００６】図１０には上記ラッチ回路の動作タイミン
グが示される。

【０００７】クロック信号ＣＬＫ＊の波形立ち下がりエ
ッジに同期して、入力データＤが出力端子５３，５４に
伝達されるようになっており、反転出力端子５４の出力
Ｑ＊がローレベルにアサートされた場合には、クロック
信号ＣＬＫ＊の論理状態に拘らず、アンドゲート５５の
出力Ａｏｔがローレベルに固定される。そのようにアン
ドゲート５５の出力Ａｏｔがローレベルに固定された場
合には、スレーブマスタラッチ回路４のクロック入力端
子５２の論理状態がハイレベルになることはないから、
入力データＤのその後の状態変化に拘らず、スレーブマ
スタラッチ回路４の出力論理がホールドされる。

【０００８】ところで、スレーブマスタラッチ回路４の
反転出力データＱ＊は、クロック信号ＣＬＫ＊に対して
所定のセットアップ時間ｔｓ及びホ−ルド時間ｔｈが確
保されるように所定時間遅延させてフィードバックされ
る。セットアップ時間ｔｓはクロック信号ＣＬＫ＊の立
ち上がりエッジから決まり、ホ−ルド時間ｔｈはクロッ
ク信号ＣＬＫ＊の立ち下がりエッジから決まる。フィー
ドバックされた反転出力Ｑ＊のアサートタイミングが不
適切な場合、セットアップ時間ｔｓおよびホ−ルド時間
ｔｈを確保することができず、その結果、パルス幅の減
少や、ノイズ発生等の不都合を生ずる。例えば、セット
アップ時間ｔｓが０より小さい場合（ｔｓ＜０）には、
アンドゲート５５の出力Ａｏｔのパルス幅が減少されて
しまうし、また、ホールド時間ｔｈが０より小さい場合
（ｔｈ＜０）には、アンドゲート５５の出力Ａｏｔにノ
イズが現れてしまう。そして、このセットアップ時間ｔ
ｓ及びホ−ルド時間ｔｈは、クロック信号ＣＬＫ＊のサ
イクル時間Ｔｃが短くなると、それに従って減少するた
め、上記反転出力データＱ＊のフィードバックタイミン
グの精度はさらに厳しくなる。従って、図９に示すラッ
チ回路をクロック信号によって制御される半導体集積回
路装置に利用する場合、この半導体集積回路装置の動作
速度を向上させるためにクロック信号ＣＬＫ＊のサイク
ル時間Ｔｃを短くしようとしても、上記フィードバック
タイミングのマージン不足から、それが困難とされるこ
とが、本発明者によって見いだされた。

【０００９】上記のようなホールド型スレーブマスタラ
ッチ回路は、半導体集積回路において使用することがで
きる。例えば、スタティック型メモリセルを含むスタテ
ィックＲＡＭ（ランダム・アクセス・メモリ）において
は、メモリセルデータのパリティチェックを行う場合が
あり、そのパリティチェック結果を一時的にホールドす
る回路として、上記ホールド型スレーブマスタラッチ回
路が適用される。しかしながら、そのようなスタティッ
クＲＡＭ、特に高速性を重視してバイポーラトランジス
タが適用されるバイポーラ型スタティックＲＡＭにおい
ては、パリティチェック結果を一時的にホールドするた
めのホールド型スレーブマスタラッチ回路のフィードバ
ックのタイミングマージン不足から、クロック信号ＣＬ
Ｋ＊のサイクル時間Ｔｃを十分に短くすることができ
ず、そのことが、スタティックＲＡＭの動作速度の向上
を阻害する主たる原因とされるのが、本発明者によって
見いだされた。

【００１０】本発明の目的は、フィードバックのタイミ
ングマージンの向上を図ったホールド型ラッチ回路を提
供することにある。また、本発明の別の目的は、そのよ
うなホールド型ラッチ回路を含む半導体記憶装置を提供
することにある。

【００１１】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【００１２】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【００１３】すなわち、データを取り込むためのデータ
入力端子、及びデータを出力するためのデータ出力端子
を含み、上記データ入力端子から入力されたデータをク
ロック信号に応じて上記データ出力端子に伝達するよう
に構成されたラッチ回路と、このラッチ回路のデータ出
力論理状態をホールドするための制御回路とを備えてホ
ールド型ラッチ回路が構成されるとき、上記データ出力
端子からのデータ出力論理状態を上記データ入力端子に
フィードバックするためのフィードバック回路によって
上記制御回路を形成するものである。このとき、上記フ
ィードバック回路は、外部からの入力データと、上記ラ
ッチ回路の非反転出力データとの論理和を得るためのノ
アゲートを含んで構成することができる。また、メモリ
セルからの読出しデータのパリティチェックを行うため
のパリティチェック回路と、このパリティチェック結果
を保持するための保持手段とを含んで半導体記憶装置が
構成される場合において、上記構成のホールド型ラッチ
回路を保持手段に適用するものである。

【００１４】

【作用】上記した手段によれば、上記フィードバック回
路によって、データ出力端子からのデータ出力論理状態
を、上記データ入力端子にフィードバックすることによ
ってホールドする場合には、セットアップ時間ｔｓ、及
びホールド時間ｔｈが、クロック信号の立ち下がりエッ
ジから決定され、このことが、フィードバックのタイミ
ングマージンの向上を達成する。

【００１５】

【実施例】図３には、本発明の一実施例であるスタティ
ック型ＲＡＭ（ランダム・アクセス・メモリ）が示され
る。

【００１６】図３に示されるスタティック型ＲＡＭは、
特に制限され得ないが、公知の半導体集積回路製造技術
により、単結晶シリコン基板のような一つの半導体基板
に形成される。

【００１７】図３において、４１は、バイポーラトラン
ジスタによって形成された複数のスタティック型メモリ
セルがマトリクス状に配置されて成るメモリセルアレイ
と、それをアドレシングするための信号を生成するデコ
ーダや各種タイミング信号を生成するための制御回路な
どの周辺回路を含んで成るＲＡＭである。４２はアドレ
スラッチ回路であり、このアドレスラッチ回路４２は、
外部から入力されたアドレス信号ＡＤＲをクロック信号
ＣＬＫ＊のアサートタイミングでラッチする。ラッチさ
れたアドレス信号ＡＤＲは、後段のＲＡＭ４１に入力さ
れ、このＲＡＭ４１から、入力アドレス信号に応じた記
憶データが読み出されるようになっている。ＲＡＭ４１
から読み出されたデータは、後段のデータアウトラッチ
回路４３により、クロック信号ＣＬＫ＊のアサートタイ
ミングでラッチされ、それが、パリティチェック回路４
４、及び図示されない後段回路（たとえば、中央処理装
置ＣＰＵ）に伝達される。上記パリティチェック回路４
４では、上記データアウトラッチ回路４３にラッチされ
たデータのパリティチェックが行われ、そのチェック結
果が、後段のホールド型スレーブマスタラッチ回路１０
に伝達される。パリティチェック回路４４でのチェック
により上記ＲＡＭ４１からの読み出しデータに誤りがあ
ると判断された場合には、当該パリティチェック回路４
４の出力がハイレベルにアサートされ、それが、クロッ
ク信号ＣＬＫ＊に同期してホールド型スレーブマスタラ
ッチ回路１０にホールドされる。このホールド情報（Ｃ
ｏｕｔ）は、図示されない後段回路（ＣＰＵ）に伝達さ
れ、データ再転送などの制御に利用される。

【００１８】図１には上記ホールド型スレーブマスタラ
ッチ回路１０の構成例が示され、図２にはその等価回路
が示される。

【００１９】図１に示されるように、このホールド型ス
レーブマスタラッチ回路１０は、上記パリティチェック
回路４４からのデータＤを取り込むためのデータ入力端
子１１、及びデータを出力するためのデータ出力端子１
３，１４を含み、上記データ入力端子１１から入力され
たデータをクロック信号ＣＬＫ＊に応じて上記データ出
力端子１３，１４に伝達可能に構成されたラッチ回路２
と、このラッチ回路２のデータ出力論理状態をホールド
するための制御回路１とを備える。この制御回路１は、
上記データ出力端子１３からのデータ出力論理状態を上
記データ入力端子１１にフィードバックするためのフィ
ードバック回路ＦＤとされる。そしてこのフィードバッ
ク回路ＦＤは、特に制限されないが、外部からの入力デ
ータＤと、上記ラッチ回路２の出力データとの論理和を
得るためのノアゲート１５を含み、ラッチ回路２の非反
転出力端子１３が、遅延回路５を介してノアゲート１５
の一方の入力端子に結合され、このノアゲート１５の論
理和出力が上記ラッチ回路２のデータ入力端子１１に伝
達されるようになっている。上記パリティチェック回路
４４からのデータＤがハイレベルのとき、ラッチ回路２
の出力Ｑがデータ入力端子１１にフィードバックされる
ことによって、そのときの論理状態がホールドされるよ
うになっている。つまり、クロック信号ＣＬＫ＊のアサ
ートタイミングに同期して入力データＤがデータ出力端
子１３，１４に伝達され、そして、非反転出力端子１３
の論理状態がハイレベルとされた場合に、それが遅延回
路５及びノアゲート１５を介してデータ入力端子１１に
フィードバックされることにより、当該ラッチ回路２の
非反転出力端子１３の論理状態が、ハイレベルにホール
ドされる。尚、このホールド状態は、リセット信号Ｒが
図示しない後段回路（ＣＰＵ）によってハイレベルにア
サートされた場合に、ラッチ回路２の出力Ｑがローレベ
ルにされることによって解除されるようになっている。

【００２０】上記ラッチ回路２は、図２に示されるよう
に、スレーブ回路２１とマスタ回路２２とが結合されて
成る。そして、このスレーブ回路２１、マスタ回路２２
は、特に制限されないが、ＮＰＮ型のバイポーラトラン
ジスタと抵抗とが結合されて成るＥＣＬ（エミッタ・カ
ップルド・ロジック）回路によって構成される。ＥＣＬ
回路は、バイポーラトランジスタを差動接続した電流切
換え回路を利用して構成されたもので、バイポーラトラ
ンジスタを能動領域（非飽和領域）で動作させることに
より高速応答が可能とされる。ノアゲート１５の出力と
クロック信号ＣＬＫ＊とがスレーブ回路２１における入
力初段ＥＣＬ回路に入力され、このスレーブ回路２１の
出力がマスタ回路２２の入力初段ＥＣＬ回路に入力され
るようになっている。グランドＧＮＤは高電位側電源
（接地電位）とされ、ＶＥＥは低電位側電源（負電源）
とされる。バイポーラトランジスタのベース電極に加え
られるＶＢＢ２、ＶＢＢ３、ＶＣＳはバイアス電圧とさ
れる。ラッチ回路２の出力Ｑを遅延するための遅延回路
５は、特に制限されないが、互いに直列接続された複数
のインバータによって構成され、このインバータの直列
段数によって信号遅延時間の調節が可能とされる。すな
わち、インバータの直列段数が多いほど、そこでの遅延
時間は長くなる。尚、各インバータは、ＥＣＬ回路によ
って形成可能である。

【００２１】図４には、本実施例にしたがうスタティッ
クＲＡＭの動作タイミングが示される。

【００２２】クロック信号ＣＬＫ＊波形の立ち下がりタ
イミングに同期してアドレスＡＤＲがアドレスラッチ回
路４２にラッチされ、そのアドレスに対応するデータが
スタティック型ＲＡＭ４１から読出される。この読出し
データは、クロック信号ＣＬＫ＊の次の立ち下がりタイ
ミングに同期して、後段のデータアウトラッチ（又はデ
ータアウトプットラッチ）回路４３にラッチされ、バッ
ファ回路等を介して外部へ出力可能とされる。スタティ
ックＲＡＭ４１の出力には当該出力データのパリティチ
ェックを可能とするためのパリティビットが含まれる。
たとえば、ＲＡＭ４１の出力データが９ビットとされ、
上記９ビットとされた内の１ビットがパリティビットに
される。パリティビットが偶数パリティとされる場合、
上記ＲＡＭ４１からの９ビットの出力データにおい
て、”１”とされるデータビットの数が偶数とされる様
に上記パリティビットの値が決められる。たとえば、８
ビットのデータが（１１００００１０）とされる場合、
パリティビットは（１）とされる。パリティチェック回
路４４において、データアウトラッチ回路４３の出力デ
ータＤＡＴＡの排他的論理和が得られることによって出
力データのパリティチェックが行われる。すなわち、出
力データＤＡＴＡが、たとえば、偶数パリティかどうか
がチェックされる。読出しデータのパリティが正常であ
れば、パリティチェック回路４４の出力論理はローレベ
ルであるが、もし、読出しデータのパリティに異常があ
れば、パリティチェック回路４４の出力論理はハイレベ
ルになり、そのハイレベル状態が、ホールド型スレーブ
マスタラッチ回路１０によってホールドされる。それに
より、ホールド型スレーブマスタラッチ回路１０の出力
Ｃｏｕｔがハイレベル状態に固定され、読出しデータ異
常が、スタティックＲＡＭの外部に伝えられる。

【００２３】ここで、上記ホールド型スレーブマスタラ
ッチ回路１０は次のように動作する。

【００２４】クロック信号ＣＬＫ＊波形の立ち下がりエ
ッジでデ−タＤがラッチ回路２にラッチされる。次のク
ロック信号ＣＬＫ＊波形の立ち下がりエッジにおいては
入力デ−タＤはローレベルとされるが、上記ハイレベル
のデータＤがノアゲート１５を介してデータ入力端子１
１にフィードバックされることにより、非反転出力端子
１３の出力論理状態がハイレベルに保持される。本実施
例では、非反転出力端子１３の出力データＱとクロック
信号ＣＬＫ＊のセットアップ時間ｔｓ及びホ−ルド時間
ｔｈはそれぞれクロック信号ＣＬＫ＊波形の立ち下がり
エッジから決定される。この結果、図９に示される回路
に比べ、フィードバックタイミングのマージンが拡大さ
れる。例えば、サイクル時間Ｔｃが４ｎｓ（ナノ秒）と
されるとき、図９に示される回路においては、図１０に
示されるタイミング図から明らかなように、Ｔｃ／２＝
２ｎｓの期間内にフィードバックされなければならない
から、セットアップ時間ｔｓ及びホ−ルド時間ｔｈとも
１ｎｓの余裕であるのに対して、本実施例においては、
遅延回路５の出力信号Ｑ´のセットアップ時間ｔｓ、及
びホールド時間ｔｈが、クロック信号ＣＬＫ＊の立ち下
がりエッジから決定されるので、Ｔｃ＝４ｎｓ期間内に
フィードバックされれば良く、結果的にセットアップ時
間ｔｓ及びホ−ルド時間ｔｈとも２ｎｓの余裕を有す
る。従って、本実施例におけるホールド型スレーブマス
タラッチ回路１０におけるフィードバックのタイミング
マージンは、図９に示される回路に比して２倍に拡大さ
れる。

【００２５】特に高速性を重視してバイポーラトランジ
スタが適用されるスタティックＲＡＭにおいて、図９に
示される回路を適用した場合には、パリティチェック結
果を一時的にホールドするためのホールド型スレーブマ
スタラッチ回路のタイミングマージン不足から、クロッ
ク信号ＣＬＫ＊のサイクル時間Ｔｃを十分に短くするこ
とが困難とされるが、本実施例の場合には、上記のよう
にフィードバックのタイミングマージンが２倍に拡大さ
れるので、その分、クロック信号ＣＬＫ＊のサイクル時
間Ｔｃを短くすることができ、それによって、スタティ
ックＲＡＭの動作速度の向上を図ることができる。

【００２６】上記実施例によれば、以下の作用効果を得
ることができる。

【００２７】（１）フィードバック回路ＦＤによって、
データ出力端子１３からのデータ出力論理状態をデータ
入力端子１１にフィードバックすることによってデータ
ホールドする場合には、セットアップ時間ｔｓ、及びホ
ールド時間ｔｈが、クロック信号ＣＬＫ＊の立ち下がり
エッジから決定されるので、フィードバックのタイミン
グマージンが、図９に示される回路に比して２倍に拡大
される。

【００２８】（２）入力データＤと、ラッチ回路２の出
力データとの論理和を得るためのノアゲート１５を含
み、このノアゲート１５の出力端子が上記ラッチ回路２
のデータ入力端子１１に結合されることにより、上記フ
ィードバック回路ＦＤを容易に構成することができる。

【００２９】（３）上記（１）の作用効果により、上記
ホールド型スレーブマスタラッチ回路１１を含むスタテ
ィックＲＡＭのクロック信号ＣＬＫ＊のサイクル時間Ｔ
ｃを短くすることが可能とされ、それにより当該ＲＡＭ
の動作速度の向上を図ることができる。

【００３０】図５には、本発明の他の実施例であるスタ
ティックＲＡＭを含む半導体集積回路装置が示される。

【００３１】図５に示されるスタティックＲＡＭは、特
に制限されないが、公知の半導体集積回路製造技術によ
り、単結晶シリコン基板のような一つの半導体基板に形
成される。

【００３２】図５に示される半導体集積回路装置ＩＣ
は、スタティックＲＡＭ５０と、このＲＡＭ５０の前段
に設けられたロジック回路ＬＣ１と、上記ＲＡＭ５０の
後段に設けられたロジック部ＬＣ２とを含む。上記ＲＡ
Ｍ５０は、それぞれ同一構成から成るＲＡＭ１とＲＡＭ
２とを含み、一方のＲＡＭに対する読出し動作と平行し
て、他方のＲＡＭに対する書込み動作を行うことが可能
とされる。そのような機能は、特に高速読出し及び書込
みが必要とされるキャッシュメモリに適している。

【００３３】上記ロジックＬＣ１は、外部端子に供給さ
れる読出しアドレスインクリメント信号Ｓｉｎｃ１及び
書込みアドレスインクリメント信号Ｓｉｎｃ２に応じて
ＲＡＭ５０に読出しアドレス、及び書込みアドレス供給
するために設けられる。読出しアドレスインクリメント
信号Ｓｉｎｃ１及び書込みアドレスインクリメント信号
Ｓｉｎｃ２はそれぞれ入力バッファＩＢ１及びＩＢ２に
ラッチされ、その出力信号によってリードアドレスイン
クリメント回路Ｒ−ＩＣＮ及びライトアドレスインクリ
メント回路Ｗ−ＩＮＣの動作が制御される。例えばイン
クリメント信号Ｓｉｎｃ１がハイレベルであることに応
じて、アドレス信号インクリメント回路Ｒ−ＩＮＣは読
出しアドレス信号ＲＡを順次更新しながら出力し、ロー
レベルであることに応じて、読出しアドレス信号ＲＡの
更新を停止する。また、読出しアドレス信号ＲＡ及び書
込みアドレス信号ＷＡを初期値にイニシャライズするた
めに、それぞれ読出しアドレスイニシャライズ信号Ｓｉ
ｎｉ１及び書込みイニシャライズ信号Ｓｉｎｉ２が、外
部端子から供給されるようになっている。読出しアドレ
ス信号ＲＡ又は書込みアドレス信号ＷＡを選択してＲＡ
Ｍに供給するために、ＲＡＭ１及びＲＡＭ２対応して、
選択回路ＳＥＬ１及びＳＥＬ２が設けられている。選択
回路ＳＥＬ１によって読出しアドレス信号ＲＡが選択さ
れる場合には、選択回路ＳＥＬ２によって書込みアドレ
ス信号ＷＡが選択される。各選択回路ＳＥＬ１及びＳＥ
Ｌ２は、それぞれ内部制御信号Ｓ１及びＳ２によって制
御される。選択されたアドレス信号はそれぞれラッチ回
路ＬＡＴＣＨ１及びＬＡＴＣＨ２を介して同時にＲＡＭ
１及びＲＡＭ２に供給される。

【００３４】ロジック回路ＬＣ２は、ＲＡＭ１又はＲＡ
Ｍ２から読出された読出しデータＲＤ１又はＲＤ２を選
択的に出力用ラッチ回路ＬＡＴＣＨ３に供給するための
セレクタＳＥＬ３を含む。読出しデータＲＤ１又はＲＤ
２は出力バッファＯＢを介して出力データＤｏｕｔとし
て外部に送出される。

【００３５】ＲＡＭ１又はＲＡＭ２に対する書込みデー
タＤｉｎは、入力バッファＩＢ３を介してＲＡＭ１及び
ＲＡＭ２に伝達される。ＲＡＭ１及びＲＡＭ２への書込
み動作はそれぞれライトイネーブル信号ＷＥ１及びＷＥ
２によって選択的に制御される。特に制限されないが、
制御信号Ｓ１、Ｓ２、Ｗ１及びＷ２等は、コントロール
信号Ｓｃｏｎｔを受ける内部制御信号発生回路ＩＣＳＧ
によって形成される。また、このスタティックＲＡＭに
は、回路構成の相違に応じて適切な電源電圧を供給する
とともに低消費電力化を図るために、互いにレベルの異
なる電源電圧ＶＥＥ１、ＶＥＥ２が供給される。

【００３６】上記出力用ラッチ回路ＬＡＴＣＨ３の後段
には、メモリセルからの読出しデータのパリティチェッ
クを行うためのパリティチェック回路Ｐ−ＣＨＫが配置
され、さらにそれの後段には、このパリティチェック結
果をホールドするためのホールド型スレーブマスタラッ
チ回路Ｈ−ＬＡＴＣＨが配置される。特に制限されない
が、読出しデータが正常であれば、パリティチェック回
路４４の出力論理はローレベルであるが、読出しデータ
に異常がある場合には、パリティチェック回路４４の出
力論理はハイレベルになり、そのハイレベル状態が、後
段のホールド型スレーブマスタラッチ回路Ｈ−ＬＡＴＣ
Ｈによってホールドされる。それにより、ホールド型ス
レーブマスタラッチ回路Ｈ−ＬＡＴＣＨの出力Ｃｏｕｔ
がハイレベル状態に固定され、読出しデータの異常情報
が、本実施例の半導体集積回路装置ＩＣの外部に伝えら
れる。

【００３７】ここで、上記パリティチェック回路Ｐ−Ｃ
ＨＫは、排他的論理和回路によって構成することができ
る。また、ホールド型スレーブマスタラッチ回路Ｈ−Ｌ
ＡＴＣＨには、図１及び図２に示される回路構成が採用
されることにより、本実施例スタティックＲＡＭにおけ
るクロック信号のサイクル時間Ｔｃの短縮が図られてい
る。つまり、図１に示されるように、パリティチェック
回路４４から入力されたデータＤをクロック信号に応じ
てデータ出力端子１３，１４に伝達可能に構成されたラ
ッチ回路２と、このラッチ回路２のデータ出力論理状態
をデータ入力端子にフィードバックすることによって、
当該出力論理状態をホールドするための制御回路１とを
備えて、ホールド型スレーブマスタラッチ回路Ｈ−ＬＡ
ＴＣＨを構成することにより、フィードバックのタイミ
ングマージンの向上を図り、クロック信号のサイクル時
間Ｔｃの短縮に対応可能としている。

【００３８】図６には、図５に示されるようにラッチ回
路ＬＡＴＣＨ１の一部及びＲＡＭ１の一部の具体的回路
構成が示される。

【００３９】特に限定されないが、ラッチ回路ＬＡＴＣ
Ｈ１に入力されるアドレス信号Ａ１〜Ａ５に基づいて、
ＲＡＭ１内のメモリセルアレイＭＣＡＲＹに配置された
３２本のワード線Ｗ１〜Ｗ３２の中のいずれか１本が選
択されるようになる。ラッチ回路ＬＡＴＣＨ１内には、
アドレス信号Ａ１〜Ａ５に対応して設けられた単位ラッ
チ回路ＵＬＡ１〜ＵＬＡ５が含まれる。各単位ラッチ回
路ＵＬＡ１〜ＵＬＡ５の内部構成は基本的に等しいの
で、単位ラッチ回路ＵＬＡ１についてのみ説明する。ア
ドレス信号Ａ１をそのベースに受けるトランジスタＱ１
のエミッタと基準電圧ＶＢ１をそのベースに受けるトラ
ンジスタＱ４のエミッタとが共通接続されることによ
り、トランジスタＱ１とトランジスタＱ４とは差動トラ
ンジスタ対を構成する。この実施例では、トランジスタ
Ｑ４のベースに基準電圧ＶＢ１が接続されているが、ア
ドレス信号Ａ１の反転信号を印加してもよい。トランジ
スタＱ２とトランジスタＱ３、及びトランジスタＱ５と
トランジスタＱ６も同様にそれぞれ差動トランジスタ対
を構成する。差動トランジスタ対（Ｑ５，Ｑ６）は相補
クロック信号（ＣＬＫ，ＣＬＫ＊）に応じて、定電流源
Ｉ１の電流を差動トランジスタ対（Ｑ１，Ｑ４）又は差
動トランジスタ対（Ｑ２，Ｑ３）に選択的に供給する。
エミッタ抵抗Ｒ３を有するトランジスタＱ７と、エミッ
タ抵抗Ｒ４を有するトランジスタＱ８は、差動トランジ
スタ対（Ｑ２，Ｑ３）の各入出力間を相互に交差接続さ
せるために設けられる。すなわち、差動トランジスタ対
（Ｑ２，Ｑ３）の各コレクタとコレクタ抵抗Ｒ１，Ｒ２
との間にそれぞれ形成される出力信号ａ１，ａ１＊は、
差動トランジスタ対（Ｑ２，Ｑ３）の各ベースにフィー
ドバックされることにより、ラッチ回路を構成する。ト
ランジスタ対（Ｑ２，Ｑ３）が動作している間はトラン
ジスタ対（Ｑ１，Ｑ４）は非動作状態なので、アドレス
信号Ａ１に基づく書込み動作は禁止される。逆に差動ト
ランジスタ対（Ｑ２，Ｑ３）が非動作状態のときは差動
トランジスタ対（Ｑ１，Ｑ４）が動作状態とされるの
で、アドレス信号Ａ１の値に基づく書込み動作が行われ
る。尚、特に制限されないが、電源電圧ＶＥＥ１には例
えば−５．２Ｖ、電源電圧ＶＥＥ２には−１．８Ｖが採
用される。

【００４０】ＲＡＭ５０は、ロジック回路ＬＣ１の各単
位ラッチ回路から出力される相補アドレス信号ａ１，ａ
１＊、ａ２，ａ２＊、…ａ５，ａ５＊をそのまま受け
る。従ってＲＡＭ内部のアドレスデコーダＤＥＣで必要
とされる相補アドレス信号を形成するためのアドレスバ
ッファ回路を、アドレスデコーダＤＥＣの前段に設ける
必要がない。よって、動作の高速化を図ることができ
る。

【００４１】相補アドレス信号ａ１，ａ１＊、ａ２，ａ
２＊、ａ３，ａ３＊に基づいて信号線Ｌ１〜Ｌ８のいず
れか１本のみを選択的にローレベルにするために、マル
チエミッタトランジスタＱｅ１１，Ｑｅ１２，…，Ｑｅ
３２が設けられる。つまり、マルチエミッタトランジス
タＱｅ１１，Ｑｅ１２，…，Ｑｅ３２のエミッタ出力の
組合せが、各エミッタと信号線Ｌ１〜Ｌ８との結線によ
ってなされ、ローレベルとなるエミッタの組合せが１つ
だけ存在することになる。また、これと同様に、相補ア
ドレス信号ａ４，ａ４＊、ａ５，ａ５＊に基づいて信号
線Ｌ９〜Ｌ１２のいずれか１本のみを選択的にローレベ
ルにするために、マルチエミッタトランジスタＱｅ４
１，…，Ｑｅ５２が設けられる。信号線Ｌ１〜Ｌ８のい
ずれか１本と信号線Ｌ９〜Ｌ１２のいずれか１本との組
合せは３２通りあり、この中で２本ともローレベルとな
る組合せを検出するために、単位検出回路ＵＤ１〜ＵＤ
３２が設けられる。単位検出回路ＵＤ１〜ＵＤ３２の内
部構成は基本的に等しいので、単位検出回路ＵＤ１につ
いて説明する。トランジスタＱ９，Ｑ１０と、これらに
共通のコレクタ抵抗Ｒ５とによってナンド回路が構成さ
れる。トランジスタＱ９，Ｑ１０のベース入力信号の少
なくともいずれか一方がハイレベルならば、このオン状
態のトランジスタと、抵抗Ｒ５及び定電流源６４を電源
電流が供給されるので、抵抗Ｒ５の電圧降下により、出
力電圧ｖがローレベルにされる。トランジスタＱ９，Ｑ
１０のベース入力信号がいずれもローレベルならば、基
準電圧ＶＢ２がそのベースに供給されるトランジスタＱ
１１のみがオン状態となり、トランジスタＱ１１と定電
流源６４を通してのみ電源電流が流れるので、出力電圧
ｖがハイレベルにされる。出力電圧ｖはワード線ドライ
バＤＲＩＶを介してワード線に供給される。ワード線ド
ライバＤＲＩＶは各ワード線Ｗ１〜Ｗ３２に対応して設
けられた単位ワード線ドライバＵＤＲ１〜ＵＤＲ３２を
含む。単位ワード線ドライバＵＤＲ１はダーリントン接
続されたトランジスタＱ１２，Ｑ１３及びエミッタ抵抗
Ｒ６，Ｒ７により構成される。

【００４２】メモリセルアレイＭＣＡＲＹは、データ線
対（ＤＬ１，ＤＬ１＊）及びワード線Ｗ１，Ｗ２…との
交差部に設けられるメモリセルＭＣ１１，ＭＣ１２，…
を含む。各メモリセルは同一構成とされ、例えばメモリ
セルＭＣ１１は、ベース、コレクタ間が交差接続された
マルチエミッタトランジスタＱｅ３，Ｑｅ４及び負荷抵
抗Ｒ８，Ｒ９を含む。メモリセル情報を保持するために
メモリセルは保持電流源６５に接続される。

【００４３】図７には、ＲＡＭ１内に設けられたメモリ
セルアレイＭＣＡＲＹ、センスゲート及び出力バッファ
ＳＧ／ＯＢ−１が示される。メモリセルアレイＭＣＡＲ
Ｙは図６にもその一部が示されるように、ワード線Ｗ１
〜Ｗｎとデータ線対（ＤＬ１，ＤＬ１＊）〜（ＤＬｍ，
ＤＬｍ＊）との交差部に設けられたメモリセルＭＣ１１
〜ＭＣｍｎを含む。各データ線対（ＤＬ１，ＤＬ１
＊）、（ＤＬｍ，ＤＬｍ＊）に対応して設けられたトラ
ンジスタ対（Ｑ１４，Ｑ１５）、（Ｑ１６，Ｑ１７）
は、各データ線対に対応するメモリセルの情報の読出し
又は書込みを行うためのものである。例えばメモリセル
ＭＣ１１内の交差接続トランジスタ対（図示せず）はト
ランジスタ対Ｑ１４，Ｑ１５とそれぞれエミッタが共通
に接続されるとともに、各共通エミッタは定電流源６６
及び６７に接続されている。トランジスタ対Ｑ１６，Ｑ
１７の共通エミッタ対は定電流源６８，６９に接続され
ている。トランジスタ対（Ｑ１４，Ｑ１５）、（Ｑ１
６，Ｑ１７）の各ベース対には書込みアンプ（ＷＲＩＴ
ＥＡＭＰ）から基準電圧又は書込み電圧が供給され、各
コレクタ対はそれぞれ単位センスゲートＵＳＧ１，ＵＳ
Ｇ９に接続される。単位センスゲートＵＳＧ１は、情報
読出し時に相補動作をするトランジスタ対（Ｑ１４，Ｑ
１５）のコレクタ電流を相補電圧に変換して、次段の単
位出力バッファＵＯＢ１に送出する。共通のベース基準
電圧ＶＢ３を受けるトランジスタＱ１８，Ｑ１９の各エ
ミッタには定電流源７２，７２が設けられ、各コレクタ
には、出力電圧形成用コレクタ抵抗Ｒ１０，Ｒ１１が設
けられている。単位出力バッファＵＯＢ１はトランジス
タＱ２０，Ｑ２１及び抵抗Ｒ１２，Ｒ１３からなるイン
ピーダンス変換回路によって構成され、相補出力信号ｄ
１１，ｄ１１＊を形成する。ＲＡＭ１は９ビットの情報
を同時に出力するために、９個の単位出力バッファＵＯ
Ｂ１〜ＵＯＢ９が設けられ、相補出力信号ｄ１１，ｄ１
１＊〜ｄ１９，ｄ１９＊が形成される。

【００４４】この実施例によればＲＡＭ１の出力信号は
相補信号のままでよいから、相補信号を１つの信号に変
換するためのＥＣＬ部が不要になる。従って各単位出力
回路ＵＯＢ１〜ＵＯＢ９の構成が簡略化されるととも
に、出力回路における遅延時間が短縮される。さらに相
補出力信号ｄ１１，ｄ１１＊〜ｄ１９，ｄ１９＊は、Ｒ
ＡＭ１と同一チップ内の論理回路に供給されるから、チ
ップの外部に供給される場合に比べて、負荷容量及びノ
イズの影響が小さい。従って大きな駆動能力が必要とさ
れず、信号振幅も小さくてよい。よって低消費電力化を
図ることができる。このま実施例によれば出力バッファ
は、比較的小さな電源電圧ＶＥＥ２によって駆動されて
いる。

【００４５】図８には、図５に示されるＲＡＭ５０と、
選択回路ＳＥＬ３との接続関係が示される。ＲＡＭ１内
のセンスゲート及び出力バッファＳＧ／ＯＢ１と、ＲＡ
Ｍ２内のセンスゲート及び出力バッファＳＧ／ＯＢ２と
のいずれかの出力信号線を選択して、その出力信号線上
の信号を出力ラッチ回路ＬＡＴＣＨ３に送出するために
選択回路ＳＥＬ３が設けられている。センスゲート及び
出力バッファＳＧ／ＯＢ−１１〜ＳＧ／ＯＢ−１９の相
補出力信号ｄ１１，ｄ１１＊〜ｄ１９，ｄ１９＊と、セ
ンスゲート及び出力バッファＳＧ／ＯＢ−２１〜ＳＧ／
ＯＢ−２９の相補出力信号ｄ２１，ｄ２１＊〜ｄ２９，
ｄ２９＊に対応して、９つの単位選択回路ＵＳＥ１〜Ｕ
ＳＥ９が設けられている。各単位選択回路は、単位選択
回路ＵＳＥ１に示すように、２つの相補信号ｄ１１，ｄ
１１＊及びｄ２１，ｄ２１＊を受ける２つの差動トラン
ジスタ対（Ｑ２２，Ｑ２３）及び（Ｑ２４，Ｑ２５）を
有する。上記２つの差動トランジスタ対のいずれか一方
を選択的に動作させるために、定電流源７３の電流が差
動トランジスタ対（Ｑ２６，Ｑ２７）を介して選択的に
供給される。例えば、トランジスタＱ２６のベース信号
ＣＬＫ´がハイレベルならば、差動トランジスタ対（Ｑ
２２，Ｑ２３）が動作状態にされるから、相補出力信号
ｄ１１，ｄ１１＊に応じた相補信号が、共通コレクタ抵
抗Ｒ１４，Ｒ１５の一端に現れる。逆にトランジスタＱ
２７のベース信号ＣＬＫ´＊がハイレベルならば差動ト
ランジスタ対（Ｑ２４，Ｑ２５）が動作状態にされるか
ら、相補出力信号ｄ２１，ｄ２１＊に応じた相補信号
が、共通コレクタ抵抗Ｒ１４，Ｒ１５の一端に現れる。
このように、信号ＣＬＫ´，ＣＬＫ´＊によって選択動
作が制御される。各単位選択回路ＵＳＥ１〜ＵＳＥ９の
出力部には、例えばトランジスタＱ２８，Ｑ２９及びエ
ミッタ抵抗Ｒ１６，Ｒ１７よりなるインピーダンス変換
手段が設けられ、その出力相補信号が各単位出力ラッチ
回路ＵＬＡ１´〜ＵＬＡ９´に送出される。

【００４６】このように本実施例においては、それぞれ
同一構成から成るＲＡＭ１とＲＡＭ２とを含み、一方の
ＲＡＭに対する読出し動作と平行して、他方のＲＡＭに
対する書込み動作を行うことが可能とされ、そのような
機能により、特に高速読出し、及び書込みが必要とされ
る。しかも、パリティチェック回路Ｐ−ＣＨＫの出力を
ラッチすホールド型スレーブマスタラッチ回路Ｈ−ＬＡ
ＴＣＨとして、図１、及び図２に示される回路が適用さ
れることにより、上記実施例の場合と同様に、フィード
バックのタイミングマージンが２倍に拡大されるので、
その分、クロック信号ＣＬＫ＊のサイクル時間Ｔｃの短
縮に容易に対応することができるから、このフィードバ
ックのタイミングマージンに起因してスタティックＲＡ
Ｍの動作速度が制限されずに済み、スタティックＲＡＭ
を含む半導体集積回路装置の動作速度の向上を図る上で
極めて有効とされる。

【００４７】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。

【００４８】例えば、上記実施例では、ホールド型スレ
ーブマスタラッチ回路１１の非反転出力端子１３からフ
ィードバック信号を得るようにしたが、反転出力端子１
４からフィードバック信号を得ることもできる。すなわ
ち、上記実施例のようにオアゲート１５を適用する場合
には、反転出力端子１４の出力Ｑ＊をインバータで反転
してから、それをオアゲート１５に入力させるようにし
ても上記実施例と同様の作用効果を得ることができる。

【００４９】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるスタテ
ィックＲＡＭを含む半導体集積回路装置に適用した場合
について説明したが、本発明はそれに限定されるもので
はなく、例えば擬似スタティックＲＡＭやダイナミック
ＲＡＭなどの各種半導体記憶装置や、マイクロコンピュ
ータなどの各種半導体集積回路に広く適用することがで
きる。

【００５０】本発明は、少なくとも入力データをラッチ
するラッチ回路を含むことを条件に適用することができ
る。

【００５１】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００５２】すなわち、フィードバック回路によって、
データ出力端子からのデータ出力論理状態がデータ入力
端子にフィードバックされることにより、セットアップ
時間ｔｓ、及びホールド時間ｔｈが、クロック信号の立
ち下がりエッジから決定されるので、フィードバックの
タイミングマージンが向上される。また、そのようにフ
ィードバックのタイミングマージンが向上されたホール
ド型ラッチ回路を半導体記憶装置に適用することによ
り、当該半導体記憶装置の動作速度の向上を図ることが
できる。

【図面の簡単な説明】

【図１】図１は本発明の一実施例であるホールド型スレ
ーブマスタラッチ回路の電気結線図である。

【図２】図２は上記ホールド型スレーブマスタラッチ回
路の等価回路図である。

【図３】図３は上記ホールド型スレーブマスタラッチ回
路を含むスタティックＲＡＭの全体的な構成ブロック図
である。

【図４】図４は上記スタティックＲＡＭにおける主要部
の動作タイミング図である。

【図５】図５は本発明の他の実施例であるスタティック
ＲＡＭの全体的な構成ブロック図である。

【図６】図６は本発明の他の実施例であるスタティック
ＲＡＭにおけるラッチ回路ＬＡＴＣＨ１の一部及びＲＡ
Ｍ１の具体的な構成回路図である。

【図７】図７は上記ＲＡＭ１の主要部の詳細な回路図で
ある。

【図８】図８は、図５に示されるＲＡＭと選択回路ＳＥ
Ｌ３との接続関係が示される回路図である。

【図９】図９は本発明に先行するホールド型ラッチ回路
の電気結線図である。

【図１０】図１０は図９に示されるホールド型ラッチ回
路の動作タイミング図である。

【符号の説明】

１制御回路２ラッチ回路５遅延回路１０，Ｈ−ＬＡＴＣＨホールド型スレーブマスタラッ
チ回路１１データ入力端子１２クロック入力端子１３非反転出力端子１４反転出力端子１５オアゲート２１スレーブ回路２２マスタ回路４１ＲＡＭ４２アドレスラッチ回路４３データアウトラッチ回路４４，Ｐ−ＣＨＫパリティチェック回路ＦＤフィードバック回路ＣＬＫ＊クロック信号ｔｓセットアップ時間ｔｈホールド時間

───────────────────────────────────────────────────── フロントページの続き (72)発明者岩渕正人東京都青梅市今井2326番地株式会社日立製作所デバイス開発センタ内

Claims

【特許請求の範囲】

【請求項１】データを取り込むためのデータ入力端
子、及びデータを出力するためのデータ出力端子を含
み、上記データ入力端子から入力されたデータをクロッ
ク信号に応じて上記データ出力端子に伝達するように構
成されたラッチ回路と、このラッチ回路のデータ出力論
理状態をホールドするための制御回路とを備えたホール
ド型ラッチ回路において、上記制御回路は、上記データ
出力端子からのデータ出力論理状態を上記データ入力端
子にフィードバックするためのフィードバック回路を含
んで成ることを特徴とするホールド型ラッチ回路。
【請求項２】上記フィードバック回路は、外部からの
入力データと、上記ラッチ回路の出力データとの論理和
を得るためのノアゲートを含み、このノアゲートの論理
和出力が上記ラッチ回路のデータ入力とされる請求項１
記載のホールド型ラッチ回路。
【請求項３】上記ラッチ回路の出力を所定時間遅延し
てから上記ノアゲートに伝達するための遅延回路を含む
請求項２記載のホールド型ラッチ回路。
【請求項４】メモリセルと、このメモリセルからの読
出しデータのパリティチェックを行うためのパリティチ
ェック回路と、このパリティチェック結果を保持するた
めの保持手段とを含み、この保持手段に、請求項１，２
又は３のいずれかに記載のホールド型ラッチ回路を適用
して成る半導体記憶装置。
【請求項５】上記メモリセルを、スタティック型メモ
リセルとした請求項４記載の半導体記憶装置。