JPS6329359B2 - - Google Patents

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JPS6329359B2
JPS6329359B2 JP54109151A JP10915179A JPS6329359B2 JP S6329359 B2 JPS6329359 B2 JP S6329359B2 JP 54109151 A JP54109151 A JP 54109151A JP 10915179 A JP10915179 A JP 10915179A JP S6329359 B2 JPS6329359 B2 JP S6329359B2
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JP
Japan
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circuit
control signal
signal
write
write control
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JP54109151A
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JPS5634186A (en
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Atsuo Hotsuta
Yukio Kato
Teruo Isobe
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Hitachi Ltd
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Hitachi Ltd
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Publication date
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Priority to US06/157,953 priority patent/US4337523A/en
Priority to DE19803032620 priority patent/DE3032620A1/de
Publication of JPS5634186A publication Critical patent/JPS5634186A/ja
Publication of JPS6329359B2 publication Critical patent/JPS6329359B2/ja
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/414—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the bipolar type
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 

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  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Static Random-Access Memory (AREA)

Description

【発明の詳細な説明】 この発明は、電流切換型メモリセルを有するメ
モリ回路の如きメモリ回路に関する。
電流切換型メモリセルを有するバイポーラメモ
リ回路は、情報の読み出しサイクルと書き込みサ
イクルの区別を書き込み制御信号を受けるかどう
かによつて行なつている。
そのため、例えば読み出しサイクル期間におい
て書き込み制御信号に雑音が加わると誤動作の原
因となる。
上記の雑音等に対し回路が誤動作しないように
するために特開昭52−35535号公報に記載されて
いるように書き込み制御信号と、これを遅延させ
た信号とを論理合成し、その遅延時間以下のパル
ス雑音を除去する方法がある。しかしながら、上
記の公知の方法によると、論理合成の結果、書き
込み時間が減少するので、外部から供給する書き
込み制御信号のパルス幅を大きくしなければなら
ず、そのため書き込みサイクル期間が長くなつて
しまう。
この発明は、高速で安定した書き込み動作が行
なわれるバイポーラメモリ回路を提供することに
ある。
この発明の他の目的は、書き込み制御信号の印
加タイミングマージンを大きくできるバイポーラ
メモリ回路を提供することにある。
この発明の他の目的は、情報読み出し回路の動
作電流の変化によつて生ずる基準電位の小さいメ
モリ回路を提供することにある。
この発明の更に他の目的は、以下の説明及び図
面から明らかとなるであろう。
この発明に従うと、外部から供給される書き込
み制御信号に対して所定の時間遅れを有し、か
つ、そのパルス幅に無関係に一定となるパルス幅
の信号を形成するパルス発生回路が設けられ、こ
のパルス発生回路の出力信号が実質的にメモリセ
ルのための書き込み制御信号とされる。
以下、実施例とともに、この発明を詳細に説明
する。
第１図は、この発明の一実施例を示すバイポー
ラメモリ回路のブロツク図である。
１はメモリアレイであり、後で第３図から明ら
かとなるような複数の電流切換（エミツタ結合）
型メモリセルと複数のワード線W11ないしW321
と、複数のデイジツト線D1ないしD64とを含んで
いる。
２はＸアドレスデコーダであり、複数ビツトの
アドレス信号A0ないしA4を受けることにより、
上記メモリアレイ１の複数のワード線のうちの１
本を選択するためのＸアドレス選択信号を形成す
る。
３はワードドライバであり、上記Ｘアドレスデ
コーダ２の出力を受けることによつて上記ワー線
の選択を行なう。
４はＹアドレスデコーダであり、複数ビツトの
アドレス信号A5ないしA9を受けることにより上
記メモリアレイの複数のデイジツト線を選択する
ためのＹアドレス選択信号Y1ないしY32を形成す
る。
５は、デイジツト線選択回路であり、上記Ｙア
ドレス選択信号によつて上記メモリアレイの複数
のデイジツト線を選択する。
第３図に上記第１図のメモリアレイ１、Ｘアド
レスデコーダ２、ワードドライバ３及びデイジツ
ト線選択回路の具体例が示されている。
メモリアレイ１は、それぞれが抵抗R1，R2、
ダイオードD1，D2及びマルチエミツタトランジ
スタQ1，Q2によつて構成されマトリクス配置さ
れたメモリセルMS11ないしMS22、同一行に配置
された複数のメモリセルに共通に接続されたワー
ド線W11，W21，同一行に配置された複数のメモ
リセルに共通に接続された下側ワード線W12，
W22，上記下側ワード線W12，W22と負電源端子
VEEとの間に接続された保持電流源IR1，IR2及び
同一列に配置された複数のメモリセルに共通に接
続されたデイジツト線D1ないしD4とから構成さ
れている。
Ｘアドレスデコーダ２は、入力アドレス信号に
対しその反転信号と非反転信号とを出力するアド
レスバツフアBA0ないしBA4と、それぞれのベー
スに上記アドレスバツフアBA0ないしBA4の出力
信号を選択的に受けるトランジスタQ3ないしQ4
と、ベースに基準電圧E1を受けるトランジスタ
Q5と抵抗R3、R4とから構成されたノア回路２
１′ないし２５′とから構成されている。
ワードドライバ３は、それぞれがエミツタフオ
ロワトランジスタQ6を含むエミツタフオロワ回
路３１ないし３５から構成されている。
デイジツト線選択回路５は、書き込み及び読み
出し回路５１、選択回路５２及び定電流回路５３
から構成されている。
書き込み及び読み出し回路５１は、デイジツト
線D1ないしD4に対応して設けられたトランジス
タQ7ないしQ10を含んでいる。一対のデイジツト
線D1とD2，D3とD4のうちの一方のデイジツト線
D1，D3にエミツタが接続されたトランジスタQ7
とQ9は、コレクタがセンス線S1に共通接続され、
ベースが書き込み線W1に共通接続されている。
同様に他方のデイジツト線D2，D4に接続された
トランジスタQ5とQ10はコレクタが上記センス線
S1と対をなすセンス線S2に共通接続され、ベース
が上記書き込み線W1と対をなす書き込み線W0に
共通接続されている。
選択回路５２は、上記デイジツト線D1ないし
D4に対応して設けられたトランジスタQ11ないし
Q14を含んでいる。一対のデイジツト線D1とD2に
対応させられたトランジスタQ11とQ12のベース
にはＹアドレスデコーダ５のＹアドレス選択信号
Y1が供給され、同様に他の一対のデイジツト線
D3とD4に対応させられたトランジスタQ13とQ14
のベースにはＹアドレス選択信号Y2が供給され
らる。
定電流回路５３は、それぞれのデイジツト線
D1ないしD4と負電源端子VEEとの間に接続された
定電流手段IR3ないしIR6から構成されている。
上記メモリアレイ１のメモリセルの選択、非選
択及び選択時の情報の読み出し、書き込みは、デ
イジツトに共通接続されメモリセルのトランジス
タと、読み出し書き込み回路５１のトランジスタ
と選択回路５２のトランジスタとの電流切換動作
に応じて決められる。
すなわち、非選択のワード線は比較的低電位
（以下VLと称する）にされ、選択のワード線はこ
のワード線に接続されたメモリセルにおける２つ
のトランジスタQ1，Q2のコレクタ電位のうちの
低い方の電位が、上記の非選択のワード線に接続
されたメモリセルにおける２つのトランジスタ
Q1，Q2のコレクタ電位のうちの高い方の電位よ
りも高くなるように比較的高電位（以下VHと称
する）にされる。
非選択のＹアドレス選択線の電位は、上記VH
よりも若干高いような高電位（以下VYHと称す
る）にされ、選択のＹアドレス選択線の電位は、
選択されたワード線に接続されたメモリセルにお
ける２つのトランジスタQ1，Q2の低い方のコレ
クタ電位よりも低い電位（以下VYLと称する）に
される。
書き込み線W1，W0は、読み出し時において、
選択のワード線に接続されたメモリセルのトラン
ジスタQ1のコレクタ電位とトランジスタQ2のコ
レクタ電位との中間の基準電位（以下VRと称す
る）にされ、書き込み時において、書き込むべき
情報に応じて選択された一方が上記の２つのコレ
クタ電位の低い電位よりも低い電位（以下VWLと
称する）にされ他方がほヾ上記の基準電位VRに
される。
例えば、Ｙアドレス選択線Y1が非選択の場合、
このＹアドレス選択線Y1の高電位VYHによつて選
択回路５２のトランジスタQ11とQ12とがオン状
態とされ、定電流手段IR3，IR4にはこのトラン
ジスタQ11，Q12から電流が供給される。そのた
め、メモリセルMS11及びMS21においてデイジツ
ト線D1，D2に接続されたエミツタl1，l3はオフ状
態のままである。また、読み出し書き込み回路５
１のトランジスタQ7、Q8もオフ状態のままであ
る。この場合、上記メモリセルMS11，MS21に
は、保持電流手段IR1，IR2によつて情報保持の
ための電流が流れる。
ワード線W11とＹアドレス選択線Y1とによつて
メモリセルMS11が選択される。この場合、デイ
ジツト線D1，D2にエミツタが結合された各トラ
ンジスタ相互のベース電位によつて、選択回路５
２のトランジスタQ11，Q12はオフ状態である。
特に制限されないが、メモリセルにおける記憶
情報の１がトランジスタQ1のオン状態とトラン
ジスタQ2のオフ状態に対応させられ、０がトラ
ンジスタQ1のオフ状態とQ2のオン状態に対応さ
せられる。
読み出し時において上記の選択されたメモリセ
ルMS11の情報が１であるなら、このメモリセル
MS11のトランジスタQ1のベース電位はトランジ
スタQ7のベース電位VRよりも高く、従つて上記
トランジスタQ1のエミツタl1から定電流手段IR3
に電流が流される。これに対し、トランジスタ
Q2のベース電位はトランジスタQ3のベース電位
VRよりも低く、上記トランジスタQ3から定電流
手段IR4に電流が流される。上記の電流がセンス
線S2に接続された負荷抵抗R6に電圧降下させる。
すなわち、選択されたメモリセルMS11における
記憶情報の１に応じてセンス線S1が高レベルにさ
れ、S2が低レベルにされる。
書き込み時において、例えば書き込み線W1が
低電位VWLにされ、W0が基準電位VRにされる。
この場合、メモリセルMS11のトランジスタQ1の
予めのオン状態オフ状態に関係なく、このトラン
ジスタQ1とトランジスタQ7との電流切替動作に
より、このトランジスタQ1のエミツタl1から定電
流手段IR3に電流が流される。その結果、トラン
ジスタQ1がオン状態とされ、メモリセルMS11に
は情報としての１が書き込まれることになる。
第１図において、B2なしB4はそれぞれ外部か
ら入力されるチツプ選択信号、書き込み制御
信号、データ入力信号Dinを受ける入力バツ
フア回路である。
上記バツフア回路B2は、バツフア回路B1とゲ
ート回路G1及びG2とに供給するための、入力チ
ツプ選択信号と同相の信号を出力する。なお、
この実施例において、後述からも明らかとなるよ
うにチツプ、すなわちメモリ回路は上記のチツプ
選択信号の低レベルによつて選択状態とされ、
高レベルによつて非選択状態とされる。
バツフア回路B3は、後述するパルス発生回路
６に供給するための入力の書き込み制御信号
と同相の信号と、上記バツフア回路B1に供給す
るための逆相の信号とを出力する。上記書き込み
制御信号は、メモリセルに情報を書き込むと
きに低レベルにされ、メモリセルから情報を読み
出すときに高レベルにされる。
バツフア回路B4は、ゲートG1に供給するため
の入力データ信号Dinに対し逆相の信号と、ゲー
ト回路G2に供給するための同相の信号とを出力
する。
パルス発生回路６は、第２図に示すように、上
記バツフア回路B3から供給された書き込み制御
信号を遅延させる第１の遅延回路７と、この
遅延回路７から出力される遅延信号と上記書き込
み制御信号とを入力とするNORゲート回路
G3と、このゲート回路G3の出力信号を遅延させ
る第２の遅延回路８と、上記ゲート回路G3の出
力をセツト入力とし、上記第２の遅延回路８の出
力をリセツト入力とするリセツト優先のフリツプ
フロツプ回路９とにより構成され、上記フリツプ
フロツプ回路９の反転出力から上記ゲート回路
G1，G2に入力する書き込み制御信号′を得る
ものである。
ゲート回路G1は、上記のように入力バツフア
回路B2を介したチツプ選択信号とパルス発生
回路６を介した書き込み制御信号′と、バツフ
ア回路B4を介した入力データ信号Dinの反転信号
とを受けることにより、書き込み線W1に書き込
み信号を出力する。上記書き込み線W1における
書き高み信号は、上記パルス発生回路６から供給
される書き込み制御信号′が込レベルのとき及
び入力データ信号Dinが情報の０に対応して低レ
ベルルのとき、前記の基準電位VRとされ、上記
書き込み信号′が低レベルであり、かつ入力デ
ータ信号Dinが情報の１に対応して高レベルであ
るとき前記の低電位VLにされる。
ゲート回路G2は、バツフア回路B4を介して入
力データ信号Dioと同様の信号を受ける他は上記
ゲート回路G1と同様な構成とされ、従つて、書
き込み制御信号′が低レベルであり、かつ入力
データ信号Dioが情報の０に対応して低レベルで
あるときのみ書き込み線W0に低電位VWLのレベ
ルの信号を出力し、それ以外では中間電位VRの
レベルの信号を出力する。
上記構成の各回路ブロツクは、周知の半導体集
積回路技術によつて、１つの半導体基板上に形成
される。
第５図は、上記構成のバイポーラメモリ回路の
タイムチヤートを示している。
チツプは、チツプ選択信号が時刻t0におい
て低レベルにされることに応じて選択状態とされ
る。
次に、時刻t1においてアドレス信号Aiが選択
すべさメモリセルに対応した状態に設定される。
上記時刻t1から回路における遅延時間の後の時刻
t2において選択されたメモリセルの情報に対応し
た信号DOUTが出力する。
データを書き込む場合は、例えば時刻t3におい
て入力データDioが設定され、次いで時刻t4にお
いて書き込み制御信号が予め高レベルから低
レベルにされる。
パルス発生回路６におけるノアゲート回路G3
は、上記の書き込み制御信号が低レベルとさ
れている期間が遅延回路７の遅延時間Z1に達する
との２つの入力端子に低レベル信号を受けること
になる。すなわち、上記ノアゲート回路G3は、
上記時刻t4から時間Z1が経過した時刻t3において
低レベルから高レベルに変化する信号を出力す
る。RSフリツプフロツプ回路９は、上記時刻t5
における上記ノアゲート回路G3の出力信号によ
りセツトされ、その反転出力端子における書き
込み制御信号′を低レベルにさせる。
遅延回路８は、上記時刻t3からその遅延時間Z2
を経過した時刻t6において高レベルとなる信号を
出力する。その結果、上記RSフリツプフロツプ
回路９はリセツトされ、その反転出力端子にお
ける書き込み制御信号′を再び高レベルにさせ
る。
従つて、書き込み制御信号の低レベル期間
が遅延回路７の遅延時間Z1より長ければ常にゲー
ト回路G1及びG2は、外部から供給される書き込
み制御信号から時間Z1だけ遅延させられた時
刻から一定時間Z2の間だけ書き込み動作を行うこ
とになる。
上記の書き込み動作が終了した後の時刻t7にお
いて新らたなメモリセルを選択するようにアドレ
ス信号Aiが変更され、次いで上記と同様に情報
の読み出し動作もしくは書き込み動作が行なわれ
る。
上記のような電流切換型のメモリセルを有する
バイポーラ回路において、任意のメモリセルに情
報の書き込みをするのに必要な最小の時間tW、す
なわち書き込み制御信号′における最小のパル
ス幅は、第６図の特性曲線Ａのようにアドレス信
号Aiに対する書き込み制御信号′のセツトア
ツプ時間tWSAに応じて変化する。従つて、上記書
き込み制御信号′における低レベルの期間すな
わち一定の書き込み時間Z2は上記書き込み時間tW
よりも大きく設定する必要が有る。
この実施例に従えば、ゲート回路G1，G2に供
給する書き込み制御信号′の低レベル期間は、
パルス発生回路６内の遅延回路８によつて一定に
決められ、外部からの書き込み制御信号の期
間に影響されない。
上記の外部から供給される書き込み制御信号
WEの低レベル期間は上記書き込み時間tWによつ
て制限されることなく、上記パルス発生回路６の
起動に必要な期間、すなわち遅延時間Z1を若干越
える期間まで短くすることができる。また、上記
のように内部で書き込み制御信号′を形成する
ことから、上記の外部から供給する書き込み制御
信号はそのバツクエツジａをアドレス信号Ai
のバツクエツジｂまで遅らせることができる。従
つて、上記の外部から供給する書き込み制御信号
WEは、そのタイミングマージンを大きくするこ
とができる。
メモリアレイにおけるいかなるメモリセルにも
情報の書き込みが生じないとする条件のもとで設
定される書き込み制御信号の最大のパルス幅、す
なわちノツト・ライトパルス（Not Writt
Pluse）幅towpは、第６図の曲線Ｂのように、ア
ドレス信号に対する書き込み信号のセツトアツプ
時間tWSAによつて変化し、所定のセツトアツプ時
間ｔのもとで極少になる。上記のセツトアツプ時
間ｔにおけるように、ノツト・ライト・パルス幅
が小さいということは、書き込み制御信号線にロ
ジツクスレツシヨールド電圧を越えるパルス雑音
が加わつた場合、このパルス雑音が書き込み制御
信号とみなされてしまい、メモリセルに誤つて情
報が書き込まれてしまうことを意味する。
この実施例に従うと、パルス発生回路６が、所
定時間Z1以上のパルス幅の信号によつて初めて起
動される構成とされているので、外部から供給さ
れる書き込み制御信号にパルス雑音が有つて
も、このパルス雑音は、上記パルス発生回路６に
よつて無視される。すなわち、ゲート回路G1，
G2に外部からの雑音が加えられないことにより、
誤つた書き込み動作は生じない。
この実施例に対し、外部から供給される書き込
み制御信号をバツフア回路B3を介して直接に
ゲート回路G1，G2に供給するような場合、所定
値以上のノツト・ライト・パルス幅towpを得るた
めに、アドレス信号に対する書き込み制御信号の
セツトアツプ時間tWSAを所定値以上にしなければ
ならない。
これに対して、この実施例に従うと、内部で形
成される書き込み制御信号′が、外部から供給
される書き込み制御信号に対し、パルス発生
回路６の遅延時間Z1だけ遅延させられることによ
り、アドレス信号Aiのバツクエツジａから外部
の書き込み制御信号のバツクエツジｂまでの
時間差を零まで減少させることが可能である。そ
の結果、外部書き込み制御信号のタイミング
マージンを大きくすることができる。
この実施例においては前記の理由及び上記の理
由により書き込みサイクルをより高速度にするこ
とができる。
また実施例のように、書き込み制御信号によつ
て出力バツフア回路B1の動作を制御する構成で
あつて、上記出力バツフア回路B1の動作タイミ
ングをゲート回路G1，G2の動作タイミングと異
ならせる構成とするときは、次のような効果を得
ることができる。
すなわち、出力バツフア回路B1は、例えば第
４図のように、比較的重い終端抵抗RLを持つて
いる場合、高レベルの出力を生じさせる動作電流
と低レベルの出力を生じさせる動作電流が大きく
異なることになる。例えば高レベルの出力を生じ
させる動作電流は22mA程度の大きい値とされ、
低レベルの出力を生じさせる動作電流は6mA程
度の小さい値とされる。
第１図の構成によると、書き込み動作でないと
き、出力バツフア回路B1からは、アドレス信号
Aiによつて選択されたメモリセルの記憶情報に
対応した信号が出力している。上記の出力バツフ
ア回路B1の出力は、書き込み制御信号の低レ
ベルによつて書き込み動作とされたとき、強制的
に低レベルにされる。
従つて、例えば第５図Ｄのように、書き込み制
御信号が時刻ｔ１０において低レベルにされ
ると、この時刻ｔ１０とほゞ同じ時刻ｔ１１にお
いて出力バツフア回路B1はその出力が高レベル
から低レベルに変化させられることになり、その
動作電流が大きく変化することになる。
メモリ回路の電源線、例えば接地配線GNDの
インダクタンス成分及び抵抗成分（図示しない）
には、上記の動作電流の大きい変化に応じて電圧
が発生させられる。そのため、接地配線GNDの
電位は、第５図Ｉのように変化する。
この実施例のようにすると、外部からの書き込
み制御信号に対して書き込み動作が、遅延回路７
による遅延時間Z1だけ遅らされるので、上記電源
線の変動タイミングと書き込みパルスW0，W1の
フロントエツジ（書き込み動作開始タイミング）
との位相をずらすことができる。したがつて、安
定した電源電圧状態で書き込み動作を行なうこと
ができる。
第７図は、上記電源線における電位の変動を小
さくするため、上記バツフア回路B1から出力さ
れる書き込み制御信号を積分回路１０を介して出
力バツフア回路B1に供給しようとするものであ
る。
これにより、バツフア回路B1の制御信号の立
ち上り及び立ち下りの変化率を小さくできるから
電源線GNDの電圧変動を小さくすることができ、
この変動タイミングと書き込みパルスW1との立
ち上りタイミングとが同期したものであつても、
安定した書き込み動作を図ることができるように
なる。
なお、上記出力バツフア回路B1の制御信号
WWEは、この信号WEを形成する入力バツフア
回路B3の出力駆動能力を小さくすること等によ
りその立ち上り又は立ち下りの変化率を小さくす
るものであつてもよい。
この発明は、前記実施例に限定されず、パルス
発生回路６は、種々変形でき、論現レベルの採り
方によつては、ゲート回路G3をNANDゲート回
路等を用いるものであつてもよい。また、フリツ
プフロツプ回路９と遅延回路８とは、ワンシヨツ
トマルチバイブレータに置き換えるものであつて
も良い。
パルス発生回路６には、第８図のように、抵抗
R7ないしR9、トランジスタQ20ないしQ23、およ
び基準電圧源E2，E3から構成され、チツプ選択
信号と書き込み制御信号を受ける論理回路
から、書き込み制御信号を供給するようにしても
良い。
なお、第８図において読み出し動作時にトラン
ジスタQ23とQ26はそのベースが基準電位E4より
も高電位にされるのでオン状態にされる。これに
応じてトランジスタQ27，Q25はオフ状態とされ
る。トランジスタQ20とQ30のうちの入力データ
信号Dioによりオン状態とされるトランジスタの
電流が上記トランジスタQ25又はQ26を介して抵
抗R10に流されるので、書き込み線W1，W0の電
位はVRの同電位にされる。
書き込み動作時において、上記トランジスタ
Q25とQ26はオフ状態とされる。このとき、例え
ば入力データ信号Dioが高レベルであれば、トラ
ンジスタQ29はオン状態、Q30はオフ状態である。
上記トランジスタQ29の電流がトランジスタQ28
を介して抵抗R10とR12に流されるので、書き込
み線W1は低電位VWLにされ、W0は中間電位VRに
される。
なお、抵抗R7に接続された線ｌからは、出力
バツフア回路のための制御信号が出力される。
【図面の簡単な説明】
第１図は、この発明の一実施例を示すブロツク
図、第２図は、この発明に係るパルス発生回路の
論理回路図、第３図は、メモリアレイの具体的な
回路図、第４図は、出力バツフア回路の具体的な
回路図、第５図は、この発明に係るバイポーラメ
モリ回路の動作波形図、第６図はバイポーラメモ
リ回路の書き込み特性曲線図、第７図は、この発
明の他の一実施例を示す要部論理回路図、第８図
は、他の実施例の回路図である。 １……メモリアレイ、２……Ｘアドレスデコー
ダ、３……ワードドライバ、４……Ｙアドレスデ
コーダ、５……デイジツト線選択回路、６……パ
ルス発生回路、７，８……遅延回路、９……フリ
ツプフロツプ回路、１０……積分回路、B1……
出力バツフア回路、B2〜B4……入力バツフア回
路、G1〜G3……ゲート回路。

Claims (1)

  1. 【特許請求の範囲】 １ 外部書き込み制御信号発生から所定期間経過
    後、第１のパルスを発生し、前記第１のパルス発
    生から所定期間経過後第２のパルスを発生し、前
    記第１のパルス発生で前縁部を、前記第２のパル
    ス発生で後縁部を規定する第３のパルスを発生す
    るパルス発生回路を設け、前記第３のパルスを内
    部の書き込み制御信号として用いたことを特徴と
    するメモリ回路。 ２ 外部書き込み制御信号を所定期間遅延させる
    ための第１の遅延回路と、前記第１の遅延回路の
    出力と前記外部書き込み制御信号とが入力される
    論理回路と、前記論理回路からの出力信号を所定
    期間遅延させるための第２の遅延回路と、前記論
    理回路の出力信号でセツトされ、前記第２の遅延
    回路の出力でリセツトされるフリツプフロツプ回
    路とでパルス発生回路を構成し、前記フリツプフ
    ロツプ回路の出力を内部の書き込み制御信号とし
    て用いるようにしたことを特徴とするメモリ回
    路。
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