JPS619896A - ランダム・アクセス・メモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明は、改良されたランダム・アクセス・メモリ（Ｒ
ＡＭ）に係り、更に具体的に云えば、改良されたビット
選択回路及びワード選択回路を有する、ＣＴＳ　（相補
型トランジスタ・スイッチ）型メモリ・セルを用いたＲ
ＡＭに係る。

Ｂ、開示の概要 本発明は、改良されたＲＡＭ、更に具体的に云えば、改
良されたビット選択回路及びワード選択回路を有する、
ＣＴＳ型メモリ・セルを用いたＲＡＭを提供する。

Ｃ０従来技術 ＣＴＳ型メモリ・セルを用いたＲＡＭは従来公知であり
、例えば、米国特許第３８６３２２９号明細書ｉＩＢＭ
テクニカル・ディスクロージャ・ビュレティン、第２３
巻、第１１号、１９８１年４月、第４９６０頁乃至第４
９６２頁の論文；１８Ｍジャーナル・オブ・リサーチ・
アンド・ディベロップメント、第２５巻、第３号、１９
８１年５月、第１２６頁乃至第１３４頁の論文等に記載
されている。

Ｄ１発明が解決しようとする問題点 公知のＲＡＭ、特にＣＴＳ型メモリ・セルを用いたＲＡ
Ｍは、ビット選択に於て２つの比較的大きな欠点を有し
ている。その］、つば、ビット・デコード・トランジス
タがチップ上の多数のビット列を駆動しなければならな
いことである。長い金属路及び大きなファン・アウト電
流により、ビット・デコード線に沿って大きな電圧降下
が生じる。

ビット・デコード線の末端に於けるセルは、それらの“
１″ビット・レール抵抗に於て充分な電圧を有さす、そ
れらのセルに適当なゲート電流が供給されないことがあ
る。これは、選択されたセルに於けるデータ保持の問題
を生じる可能性がある。

もう１つの欠点は、ビット・デコード・トランジスタが
大きなファン・アウト負荷を有するために、ビット・レ
ールの選択及び選択解除の両方が遅いことである。ビッ
ト・レールの放電速度がビット・レール抵抗によって制
限される。本発明によるビット選択方式は、公知のＲＡ
Ｍ、特にＣＴＳ型メモリ・セルを用いたＲＡＭに於ける
上記欠点を解決する。

ＣＴＳ型メモリ・セルの如きセルを用いた高性能のアレ
イに於ては、セルの選択は、そのワード線を低レベルに
し、そのビット・レールを高レベルにすることによって
行われる。公知の設計に於ては、選択されたワード線を
低レベルに引下げるために固定された電流源が用いられ
ている。その″電流モード′″のワード選択方法は通常
法の３つの問題を有している。

（１）低速性。　−ＣＴＳ型メモリ・セルを用いた場合
には、ワード線が極めて大きなキャパシタンスを有する
。（６０乃至８０個のセルを有するワード線の場合、そ
のキャパシタンスは３０乃至４０ｐｆにも達する。）定
電流源は、選択されたワード線を、その大きなＲＣ時定
数に従って低レベルに引下げる。従って、セルの選択が
極めて遅く、その駆動能力が固定電流源によって制限さ
れることが多い。

（２）不安定性。　−選択されたワード線は電流源によ
って低レベルに保持されるので、それらの電圧レベルは
ノイズ又は電流源の変動によって容易に影響される。ワ
ード線のレベルが、ビット・レールのレベルにもはや追
従しなくなる程迄ドリフトした場合には、データ保持の
問題が生じる。

（３）　　”書込”のために長いアドレス・セットアツ
プ時間を要する。　−書込動作中、ＬＬ　Ｉ　ＩＩが書
込まれる側のビット線電圧が高レベルに駆動される。そ
の結果、ビット・レール及びドレイン線のレベルが上昇
する。ライト・スルー（ｗｒｉｔｅ−ｔｈｒｏｕｇｈ）
の問題がなくなるように、書込を始める前に先に選択さ
れたセルの解除を待つために、長いアドレス・セットア
ツプ時間が必要である。

上述の問題は、本発明による″電圧モードのワード選択
手段″によって解決される。

本発明の目的は、特にＣＴＳ型メモリ・セルを用いたＲ
ＡＭに於て、完全に選択されたセルに於けるデータ保持
の問題を解決し且つビット線の選択及び選択解除の速度
を増すビット選択手段、及び特にＣＴＳ型メモリ・セル
を用いたＲＡＭに於て、（１）ワード線の選択速度を増
し、（２）選択されたワード線の安定性を増し、且つ（
３）”書込″動作のためのアドレス・セットアツプ時間
を減少させる電圧モードのワード選択手段を有する、Ｃ
ＴＳ型メモリ・セルを用いた、改良されたＲＡＭを提供
することである。

Ｅ１問題点を解決するための手段 本発明は、ｍ列及びｎ行（ｍ及びｎは正の整数）のメモ
リ・セルを含むメモリ・セル・アレイと；各々第１ビッ
ト選ＢＬ及び第２ビット線ＢＲを含み、上記メモリ・セ
ル・アレイの各メモリ・セル列に設けられたｍ対のビッ
ト線と；各々上部ワード線ＷＬ及び下部ワード線ＤＬを
含み、上記メモリ・セル・アレイの各メモリ・セル行に
設けられたｎ対のワード線と；上記ｎ対のワード線を選
択するために上記ｎ対のワード線に接続されており、選
択されたワード線対の上部ワード線ＷＬ及び下部ワード
線ＤＬにプッシュ・プル電圧駆動機能を与える電圧モー
ドのワード選択手段を含む、ワード線デコード回路手段
とを有している°；ランダム・アクセス・メモリを提供
する。

本発明は、要約すると、改良されたビット選択回路及び
ワード選択回路を有する、特に（、ＴＳ型メモリ・セル
を用いた、ＲＡＭを提供する。上記ビット選択回路は、
相互接続された第ルベル及び第２レベルのマトリックス
・デコーダを含み、各メモリ・セル列は１対のビット線
を有し、各ビット線対にビット選択回路手段が接続され
る。各ビット選択回路手段は上記第２レベルのデコーダ
の出力に接続され、ビット高レベル・クランプ回路が各
ビット線対の各ビット選択回路手段に接続される。各ビ
ット選択回路手段は、選択されたビット線対の選択速度
を増すための第１回路手段を含む。上記ビット・高レベ
ル・クランプ回路は、上記の選択されたビット線対のビ
ット選択回路手段と協働して、上記の選択されたビット
線対の高い方の電位レベルを制限する。又、各ビット選
択回路手段は、選択されたビット線対の選択解除速度を
増すための第２回路手段を含む。本発明は又、好ましく
はＣＴＳ型メモリ・セルを用いたＲＡＭに於て、電圧モ
ードゝのワード選択手段を含む。

Ｆ、実施例 ＣＴＳ型メモリ・セルを用いた高性能のアレイに於ては
、セルの選択は、そのワード線を低レベルにし、そのビ
ット・レールを高レベルにすることによって行われる。

第２図に示されている如く、公知の設計に於ては、選択
されたワード線を低レベルに引下げるために固定された
電流源が用いられている。その゛′電流モード”のワー
ド選択方法は通常、前述の３つの問題を有している。そ
れらの問題は、本発明による１１電圧モードのワード選
択手段″によって解決される。第８図は、その方式を概
略的に示している。

又、ＣＴＳ型メモリ・セルを用いた公知の高性能のアレ
イは、ビット選択に於て、前述の２つの欠点を有してお
り、再びそれらの欠点を第２図に関連して示す。

１、ビット・デコード・トランジスタＴＢがチップ上の
多数のビット列を駆動しなければならないことである。

長い金属路及び大きなファン・アウト電流により、ビッ
ト・デコード線ＢＤに沿って大きな電圧降下が生じる。

ビット・デコード線の末端に於けるセルは、それらのＩ
Ｉ　Ｉ　Ｉ＋ビット・レール抵抗に於て充分な電圧を有
さす、それらのセルに適当なゲート電流■１が供給され
ないことがある。これは、選択されたセルに於けるデー
タ保持の問題を生じる可能性がある。

２、ビット・デコード・トランジスタが大きなファン・
アウト負荷を有するために、ビット・レールの選択及び
選択解除の両方が遅いことである。ビット・レールの放
電速度がビット・レール抵抗ＲＢＬ及びＲＢＲによって
制限される。

これらの欠点は、本発明によるビット選択手段によって
解決される。

上述の問題及び欠点は、第１図、第１Ａ図、第８図及び
楯９図に示されている分布式ビット選択回路及びワード
選択回路によって解決される。

説明のため、第３図に於て、本発明による１に×４のＲ
ＡＭを示す。このＲＡＭは、６４ワード（行）×６４ビ
ット（列）に配列された４０９６個のセルのアレイ密度
を有している。６４ビット列は更に４つのデータ・グル
ープに分割されており、一度に４ビットの書込（従って
、４つのデータ入力）及び４ビットの読取（従って、４
つのデータ出力）が行われる。このＲＡＭは、６つのワ
ード・アドレス（６４行から１行を選択するため）及び
４つのビット・アドレス（６４ビットから１ビットを選
択するため）を有する。読取及び書込動作は、ＲＷ大入
力３よって制御さトる。

第１図に於て、ビット・アドレスをデコードするために
、２レベルのマトリックス・デコード方式が用いられて
いる。第ルベルのデコード回路は、４つのビット・アド
レス・レシーバの出カニミッタ結線から形成された、各
グループ４本の２つのグループのアドレス線（ＢＡＯ乃
至ＢＡ３及びＢＡ４乃至ＢＡ７）を含む。それらのビッ
ト・アドレス・レシーバは、第４図に示されている如く
、電流スイッチ・エミッタ・フォロワ回路である。それ
らは、アドレス入力を真及び補の信号に変換する。それ
らの対のアドレス・レシーバのエミッタ・フォロワ出力
の結線によって、４本中１本の部分的デコード結果が各
グループから得られ、従って合計２本の選択された（低
レベルの）信号線が得られる。

第２レベルのデコード機能は、１６個のビット・デコー
ダ（第５図）によって行われ、それらのビット・デコー
ダは電流スイッチ入力及び高速プッシュ・プル出力を有
する。ビット・デコーダの入力１はＢＡＯ乃至ＢＡ３の
アドレス・グループに於ける４本中１本の信号線に接続
され、入力２はＢＡ４乃至ＢＡ７のグループに於ける４
本中１本の信号線に接続される。１６本のビット・デコ
ード（ＢＤ）出力線中１本だけがデコードされ、選択さ
れた高レベルになる。各ＢＤ線は、４つのビット列（各
データ・グループから１つ）を駆動するようにファン・
アウトしており、従って、読取又は書込動作に於て一度
に４つのセルが選択される。

各ビット列は、ビット線の選択及び選択解除を行うビッ
ト選択回路（第１図及び第６図）を有する。選択された
ビット線の高レベルは、ビット高レベル・クランプ回路
（ビットＴＪＰＣＬ、第７図）によりセットされ、高ク
ランプ（ＵＣ）　　・レベルを変化させることにより、
セルの読取及び書込動作点が容易に調整される。次に、
ビット選択回路の動作モードについて述べる。

匪１訳 非選択状態に於て、ＢＤ線は、それに対応するビット・
デコーダにより、ＶＮに近い電圧の低レベルに保持され
る。ビット選択回路のノード１はベース−コレクタ・ダ
イオードＴ′４により低レベルにクランプされる。ビッ
ト線ＢＬ及びＢＲも、ショットキ・ダイオードＤ１及び
Ｄ２により非選択レベルへ負に引下げられる。ノード１
が低レベルになると、トランジスタＴ１及びＴ２が遮断
され、ビット・レール抵抗ＲＢＬ及びＲＢＲには電流が
流れない。この状態に於て、抵抗Ｒ１は、Ｔ４を経てＢ
Ｄ線に流れる小さなりＣ電流を供給する。Ｔ４は飽和モ
ードで導通するので、そのＢ−〇接合に大きな拡散キャ
パシタンス（蓄積電荷による）を生じる。蓄積電荷は、
ＢＤ線が高レベルに選択されたとき、ノード１を迅速に
高レベルにブート・ストラップさせるために用いられる
。

選択（読取） 成るビット列が選択されると、そのＢＤ線は、対応する
ビット・デコーダにより、ＶＰよりも略ＶＢＥだけ低い
電圧へアクティブに引上げられる。

その結果、ダイオードＴ４が、ＢＤ線と同じ速度で迅速
に高レベルに上昇する。Ｔ４の大きなり−Ｃ飽和キャパ
シタンスの迅速な放電は、ノード１に極めて迅速なブツ
シュ・アップ動作を与え、Ｔ１及びＴ２を即座にターン
・オンさせて、抵抗ＲＢＬ及びＲＢＲを経てビット線を
高レベルに駆動させる。

読取動作中、ＰＤＬ及びＰＤＲ線は両方とも高レベル（
Ｖｐ付近）であり、ショットキ・ダイオードＤ３及びＤ
４はオフ状態である。ノード１のレベルは、トランジス
タ・ダイオードＴ３によって、ＵＣ線によりセットされ
た電圧にクランプされる（第１２図）。この読取基準レ
ベルは、適当な読取電流（負荷電流工、及びゲート電流
工。）を得るために選択されたセルの電圧に追従するよ
うに、ビット高レベル・クランプ回路によって得られる
。読取電流は、Ｔ１及びＴ２により、抵抗ＲＢＬ及びＲ
ＢＲを経て、セルに供給される。典型的な読取電流はＩ
Ｌ二１〜ＯｍＡ及びＩＣ：０．２ｍＡにセットされる。

その結果、感知増幅器による読取感知のために、ビット
線の間に約５００乃至６００　ｍ　Ｖの電位差が生じる
。

選択状態に於ては、ＢＤ線の電圧レベルがノード１より
も高いので、ダイオードＴ４はショットキ・ダイオード
Ｄ１及びＤ２と同様にオフである。

ＢＤ線に又はＢＤ線から電流が流れず、従ってその線に
沿って電圧降下が生じない（従来の設計と比較される）
。更に１選択されたセルの読取電流は直接Ｖｐ電源から
供給され、ＢＤ線の電圧レベルとは関係なく、アレイに
跨って均一に分配される。

産虜−Ｉしと１ 書込モードに於て、ビット線選択は、前述の読取モード
の場合と同様である。唯一の異なる点は、書込制御線の
１つ（書込むデータに応じて、ＰＤＬ又はＰＤＲのいず
れか一方）が、ビット選択の前に書込制御回路によりＶ
Ｎに近い電圧へ負に駆動されることである（第１３図）
。低レベルにされたＰＤＬ又はＰＤＲ線は、各々ショッ
トキ・ダイオードＤ３又はＤ４を経てＢＬ又はＢＲをク
ランプ・ダウンし、その結果ビット列が選択されたとき
、片側のビット線だけが高レベルに上昇して、書込電流
Ｉ、をセル中に駆動する。他方の側のビット線は、通常
はセルに流れるビット線電流を遮断するために、負の低
レベルに留まる。この書込動作モードは、以下に於て、
″差動モード書込″と称する。

書込モード中、ノード１の高レベルも、ＵＣ線によりセ
ットされた電圧へダイオードＴ３によりクランプされる
。書込基準電圧は、典型的には読取基準電圧よりも６０
０乃至８００ｍＡ高く、従って迅速な書込性能を得るた
めに充分な書込電流が常に保証されている。読取モード
の場合と同様に、書込電流も、Ｔ１及びＴ２ＶＭて、直
接ＶＰから供給される。従って、書込性能は、ＢＤ線の
レベルの変動によって影響されない。

１訳簾盈 ビット列が選択されていないとき、その対応するビット
・デコーダの出力は低レベルに降下する。

ビット選択回路のノード１は、ダイオードＴ４により負
に引下げられて、Ｔ１及びＴ２をターン・オフさせる。

それと同時に、ビット線も、ショットキ・ダイオードＤ
１及びＤ２によりアクティブに引下げられ、ＢＤ線へ放
電する。ビット線が非選択状態の低レベルに完全に放電
された後、Ｄｌ及びＤ２は導通を止める。そのとき、そ
のビット列は非選択状態である。

本明細書に開示されたビット選択方式は、ＣＴＳ型メ子
メモリル（第２Ａ図）を用いたアレイに於て特に有用で
ある。この方式を用いることにより、公知の設計に優る
、少くとも次の２つの利点が得られる。

（１）ビット線の“選択／選択解除″の速度が増し、ビ
ット経路アクセス時間が速くなる。

（ＩＩ）ビット・デコード高レベル線の電圧降下が除か
れ、選択されたセルに於けるデータ保持の問題が軽減さ
れる。

本発明による改良されたビット選択回路手段は、次の要
素を含む。

１．２レベルのマトリックス・デコード（第１図）−第
ルベルは、電流スイッチ・エミッタ・フォロワ・アドレ
ス・レシーバのエミッタ結線である。第２レベルは、電
流スイッチ入力及び高速プッシュ・プル出力を有するビ
ット・デコーダである。

２、分布型のビット選択回路（第１図及び第６図）−−
選択速度を増し、回路の電力を減少させるために、飽和
されたベース−コレクタ・ダイオードＴ４の容量性放電
機構を用いている。

読取及び書込電流を直接電源Ｖｐから供給するために、
トランジスタＴ１及びＴ２を有する。選択解除に於てビ
ット・レールをアクティブに低レベルへ引下げるために
、ショットキ障壁ダイオード（ＳＢＤ）Ｄｉ及びＤ２を
用いている。又、迅速な書込動作が行われるように１１
差動モード読取”を可能にするために、ショットキ・ダ
イオードＤ３及びＤ４を書込制御回路とともに用いてい
る。

３、ビット高レベル・クランプ（第１図及び第７図）　
−選択されたビット線の読取及び書込の高レベルは、読
取及び書込動作点の調整が容易になるように基準回路（
ビットＵ、ＰＣＬ）によって制御される。この回路は又
、後述される如く、種々のトラッキング条件（読取モー
ドに於ける選択されたドレイン線のレベルのトラッキン
グの如き）を充たすように設計されている。

第１図に於てパワード・デコード″として示されている
、改良されたワード線デコーダ及び制御回路が、第８図
及び第９図に詳細に示されている。

第８図は電圧モード・ワード選択方式を示し、第９図は
ワード・デコーダの回路を詳細に示している。

第８図に於て、６４行から１行をデコードするために、
６ビットのワード・アドレスが用いられている。ビット
経路の場合と同様な２レベル・マトリックス・デコード
方式がワード・アドレスのデコードにも用いられている
。第ルベルのデコード回路は、６つのワード・アドレス
・レシーバの出カニミッタ結線から形成された、各グル
ープ４本の３つのグループのアドレス線（ＷＡＯ乃至Ｗ
Ａ３、ＷＡ４乃至ＷＡ７、及びＷＡ８乃至ＷＡｌｌ）を
含む。それらのワード・アドレス・レシーバは、電流ス
イッチ・エミッタ・フォロワ回路（第４図）である。そ
れらは、アドレス入力を真及び補の信号に変換する。そ
れらの対のアドレス・レシーバのエミッタ・フォロワ出
力の結線によって、４水中１本の部分的デコード結果が
各グループから得られ、従って合計３本の選択された（
低レベルの）信号線が得られる。

第２レベルのデコード機能は、６４個のワード・デコー
ダ（第９図）によって行われる。各ワード・デコーダは
、３つの電流スイッチ入力（ＩＮＩ乃至ｌＮ５）及び２
つの高速及び高出力のプッシュ・プル出力（ＷＬ及びＤ
Ｌ）を有する。ワード・デコーダの入力ＩＮＩはＷＡＯ
乃至ＷＡ３の第１アドレス・グループに於ける４水中１
本の信号線に接続され、入力ＩＮ２は第２グループ（Ｗ
Ａ４乃至ＷＡ７）に於ける４水中１本の信号線に接続さ
れ、入力ＩＮ３は第３グループ（ＷＡ８乃至ＷＡｌｌ）
に於ける４水中１本の信号線に接続されている。行線を
選択するためには、これらの３つの全ての入力が低レベ
ルでなければならない。ワード・デコーダの２つの出力
は、図示されている如く、メモリ・セルのワード線（Ｗ
Ｌ）及びドレイン線（Ｄ　Ｌ）に接続される。

次に、本発明によるワード・デコーダの動作について述
べる。

方１１艮 選択されないワード・デコーダは、その３つの入力の中
、少くとも１つが高レベルである。デコード・トランジ
スタＴ１、Ｔ２又はＴ３がターン・オンされて、ノード
１が低レベルに引下げられる。

トランジスタＴ５及びＴ６はデュアル位相レベル・シフ
タを形成し、従ってノード４もＶＮに近い電圧へ負に引
下げられ、ノード３はＶｐへ正に引上げられる。ノード
４が低レベルになると、オープン・コレクタ・トランジ
スタＴＬが遮断され、ワード線ＷＬ及びドレイン線ＤＬ
がそれらの非選択レベル（高レベル）に上昇することが
できる。この状態に於て、セルのスタンバイ電流は、ワ
ード線及びドレイン線の電圧と同様に、電源Ｉ　ＳＯＭ
及びＩ　ＳＯＬによって決定される。

スイッチ速度を迅速にするために、トランジスタＴ５及
びＴ６は遮断されてはならず、僅かに導通していなけれ
ばならない。アクティブなプル・アップ素子（Ｔ７及び
ＴＨ）は、ワード線が完全な非選択ＤＣレベル（Ｖｐ）
よりも略１，５Ｖ８゜低い）に達するとき、オフになる
。

ｌ仮 ワード・デコーダが選択されるとき、その３つのすべて
の入力は低レベルである。トランジスタＴ１、Ｔ２及び
Ｔ３はオフ状態にある。ノード１が高レベルになり、Ｔ
５及びＴ６を即座にターン・オンさせる。ノード３がＴ
５のコレクタにより低レベルに引下げられて、Ｔ７乃至
ＴＨをオフに保ち、従ってＷＬ及びＤＬはそれらの選択
レベルに降下することができる。それと同時に、ノード
４が高レベルに駆動されて、ＴＬをターン・オンさせる
。

このように高出力のオープン・コレクタがドレイン線を
低レベルに引下げることによって、セルの迅速な選択が
可能になる。ドレイン線が低レベルに駆動されている間
、ワード線はセルにより決定される電圧オフセットと同
じ割合で、それに追従する。

ワード線及びドレイン線が完全に選択されたとき、Ｔ７
乃至ＴＨはオフであり、ＴＬはオン状態に保たれて、選
択されたセルからの大きな読取／書迷電流を吸収する。

この状態に於て、ワード線及びドレイン線の電圧は次の
２つの式により決定される。

＝Ｖ　　＋Ｖ　　’　　（ＴＬ）・・・・（１）■（Ｄ
Ｌ）　　　　Ｎ　　　ＣＥ ｖ（ＷＬ）　　　　（ＤＬ）　　　　（セル）””（２
）＝Ｖ　　　　　＋Ｖ 選択されたドレイン線が高出力のオープン・コレクタ・
トランジスタＴＬにより低レベルに引下げられるので、
ワード選択が極めて迅速に行われ、その駆動能力が従来
の設計の場合の如く固定電流源により制限されない。更
に、選択されたドレイン及びワード線のレベルは電源Ｖ
Ｎからの電圧オフセットに対して確実に決定され、従来
技術の場合よりも安定である。このワード選択技術は、
“電圧モードのワード選択”と呼ばれる。

ＭＪＩ３ＪＬ除 行線は、読取又は書込動作に関して選択された後、選択
解除されて、スタンバイ状態に戻される。

選択解除状態のワード・デコーダは、その入力の少くと
も１つが正になる。そのとき、デコード・トランジスタ
Ｔ１、Ｔ２又はＴ３が再びターン・オンされ、ノード１
を低レベルに駆動して、オープン・コレクタ・トランジ
スタＴＬを遮断する。

それと同時に、ノード４は、ＶＰ迄正に引上げられ、エ
ミッタ・フォロワ素子Ｔ７乃至ＴＨを一時的にオンに駆
動して、ワード線ＷＬをそれが非選択ＤＣレベルに達す
る迄引上げる。ワード線が正に引上げられている間、ド
レイン線ＤＬは、セルによって決定される電圧オフセッ
トと同じ割合で、それに追従する。ワード線およびドレ
イン線が完全にそれらのスタンバイ・レベルに上昇する
と、Ｔ７乃至ＴＨ及びＴＬは全てオフになる。そのとき
、その行線は非選択状態にある。

豊取贅作 行線（ＷＬ、ＤＬ）及びビット線（ＢＬ、ＢＲ）の両方
が選択されるとき（第１２図）、セルは読取動作に関し
て選択される。行線は、前述の如く、電圧モートのワー
ド選択方式によって選択される。

ビット線は、先に説明したビット選択方式により選択さ
れる。セルが完全に選択された後、読取電流工、及び■
。がビット・レール・ショットキ・ダイオードＳＬ及び
ＳＲに供給される。それらは、読取感知のために、セル
の内部電圧（ｒｒ　ＯＩ＋及び１１１　Ｉ＋　）をビッ
ト線に結合する。読取中のセルの安定性が保証されるよ
うに、電流ＩＬ及び工Ｇは選ばれた動作範囲内に制御さ
れねばならない。これは、ＵＣ線からビット・レール駆
動トランジスタ（第１２図のＴ工及びＴ　２　）に加え
られる読取基準レベルによって達成される。読取基準レ
ベルは、選択されたセルに完全に追従するビット高レベ
ル・クランプ回路（第７図）によって発生され、従って
電流ＩＬ及び■Ｇを決定するビット・レール抵抗ＲＢＬ
及びＲＢＲに、充分な電圧（■“０”及びＶ　”　１　
”　）が常に保証される。この読取基準レベルの発生及
びビット高レベル・クランプ回路の動作については、後
に更に詳述する。

（處肱走 電圧モードのワード選択方式を用いた場合、書込動作は
３つの順次的ステップに於て行われる（第１３図及び第
１４図）。

１、前述の如く、行線が選択／選択解除される。

２、ドレイン線の選択及び選択解除（第１４図）の交差
の後に、書込動作が開始される。ＲＷクロックがビット
高レベル・クランプ回路をスイッチさせて、ＵＣ線上に
書込基準電圧を生ぜしぬる。このＲＷ倍信号書込制御回
路にも加えられ、書込制御回路はそのデータ入力に依存
して、その２つの出力線ＰＤＬ又はＰＤＲのいずれか一
方を低レベルに駆動させる。

次に、低レベルになったＰＤＬ又はＰＤＲ線が、ショッ
トキ・ダイオードＤ３又はＤ４によって各々ビット線Ｂ
Ｌ又はＢＲを低レベルに引下げ、その結果セルをその側
に流入する電流が書込の前に遮断される。書込以前にセ
ルに流入していたゲート電流の遮断は、書込動作の達成
に不可欠である。書込中にゲート電流が存在していると
、セル中の現在オン状態のＮＰＮトランジスタはオンの
ままであり、書込電流■ωによって状態を変化させるこ
とはできない。

３、ゲート電流が遮断された後、ｔｔ　Ｉ　Ｉ＋が書込
まれるビット線の側がビット・レール・トランジスタ（
第１３図のＴ１又はＴ２）によって高レベルに上昇する
。所望のセル状態に達する迄、電流工、が、ビット・レ
ール抵抗ＲＢＬ又はＲＢＲを経て、セルに注入される。

読取動作の場合と同様に、書込電流Ｉ、の大きさも、Ｕ
Ｃ線を経てビット・レール駆動トランジスタＴｌ又はＴ
２に加えられる書込基準レベルによって制御される。こ
の書込電流は、ビット高レベル・クランプ回路の書込基
準レベルを変化させることによって、容易に調整するこ
とができる。

上記書込方式は、゛差動モード書込″と呼ばれる。それ
は、書込中にビット線の片側が高レベルに上昇されると
ともに、他方の側が低レベルに保たれるからである。

この書込方式の重要な利点は、ドレイン線がＶＮからの
固定された電圧オフセットに対して選択されるので、書
込電流がセルに注入されるとき、その線のレベルが上昇
せずに安定状態に留′まることである。従って、従来技
術の設計で用いられていたパ電流モード″のワード選択
方式に存在する如き、選択解除セルに伴なう追従効果（
ｃｈａｓｉｎｇｅｆｆｅｃｔ）が除かれる。書込パルス
は、選択解除セルの退去を待つことなく　（ドレイン線
選択信号とドレイン線選択解除信号とが交差すると即座
に）、到来することが可能である。従って、書込の前に
必要なアドレス・セットアツプ時間が最小限になる。よ
り高速のワード選択及びより短いアドレス・セットアツ
プ時間により、書込性能が著しく改善される。更に、選
択されたドレイン線は成る電圧レベルに確実に保持され
、選択解除されたドレイン線は非選択レベル迄アクティ
ブに迅速に引上げられるので、“ライト・スルー″（即
ち、スタンバイ状態のセルと同様に、選択解除されたセ
ルにも書込が行われること）の問題は生じない。

上記説明から明らかな如く、本発明による電圧モードの
ワード選択方式は、特にＣＴＳ型メモリ・セルを用いた
ＲＡＭに於て、次に示す利点を提供する。

（１）極めて高速のワード選択及び選択解除、従ってよ
り高速の″読取”性能を可能にする。

（２）大きな行線駆動能力を提供し、従って高密度の回
路に適している。

（３）選択されたドレイン線レベルを安定化し、従って
データ保持の問題及びライト・スルーの問題を除く。

（４）より高速の″書込″性能を可能にする。

ビット高レベル・クランプ回路 ＣＴＳ型メモリ・セルを用いたＲＡＭに於て電圧モード
・ワード選択方式が適切に動作するためには、選択され
たセルの動作レベルを決定するためにビット高レベル・
クランプ回路が必要である。

これは、特に読取動作に於て重要である。温度、電源（
ＶＮ）　、　及び素子（ＶＢＥ及びＶＦＳＢＤ）の変動
に伴って選択されたセルに追従するように、読取基準電
圧がビット高レベル・クランプにより発生され、従って
あらゆる条件の下で適切な読取電流（Ｉｃ及びＩＬ）が
常に保証され、セルの安定性が確保される。次に、第１
図及び第１Ａ図に於て“ビットＵＰＣＬ”として示され
ているビット高レベル・クランプ回路について、第８図
、第１２図及び第１３図を参照して説明する。

（１）読取基準　−第１２図に於て、読取モードに於け
るクランプ・ダイオードＴ３のエミッタに必要な電圧レ
ベルは、ワード・デコーダに於けるＶＮからの電位の上
昇／降下を合計することによって決定することができる
。

電圧＠　Ｔ３＝ＶＮ＋Ｖｓｓ−（ＴＬ）−Ｖｐ（Ｓ２）
　＝ＶＲＥ（ＴＲ）＋　Ｖｐ　（ＳＬ）　＋　Ｖ“１”
＋ＶＢＥ（ＴＩ）−ＶＢＥ（Ｔ３） 上記式に於てＶＢＥの上昇／降下及びＶＦの上昇／降下
を相殺することにより、読取基準電圧を決定する簡単化
された式が得られる。

電圧＠Ｔ３＝ＶＮ＋２ｖ、Ｅ＋Ｖ　”１”’川・（１）
読取動作に於て、ビット高レベル・クランプ回路（第７
図）のＲ／Ｗ制御入方は高レベルである。トランジスタ
Ｔｌはオン状態であり、Ｔ２はオフ状態であり、従って
ノード３は高レベルになって、Ｔ３、Ｔ４及びＴ５をタ
ーン・オンさせる。出力線ＵＣはＴ３によりクランプ・
ダウンされて、次式により決定される読取基準電圧を生
じる。

ｖＵｃ（読取）　＝ＶＮ＋ＶＢＩＥ（Ｔ５）＋ＶＢＥ（
Ｔ４）＋ＶＢＥ（Ｔ３）−ＶＦ（Ｓｌ） ”ＶＮ”３ＶＲＩ！−ＶＦ　　　”　”　（２）上記式
（１）及び（２）が等しいものとすると１次式が得られ
る。

電圧＠　Ｔａ　＝Ｖｏｃ　（読取） −＋ＶＮ＋２ＶＢＨ＋Ｖ”１”＝ＶＮ＋３ＶＩＩＩｔ−
Ｖｐ→Ｖ”１”＝ＶＢＨ−Ｖｐ　　　　　　　　　　　
＋＋　＋＋　（３）■“１″はビット・レール抵抗のＩ
Ｉ　Ｉ　ＩＩ側の電圧である。このＲＢＬに於ける電圧
が、読取中にセルの安定性を保つゲート電流ＩＧを決定
する。読取電流工Ｇ及びＩＬは次式により関連づけられ
る。

そして、Ｖ　”　Ｏ”　＝Ｖ　”　１　”　＋Ｖｐテあ
る。

上記式（３）から理解される如く、Ｖ、　ｒｅ　Ｉ　Ｔ
ＪはＶＢＥ（ＮＰＮトランジスタの順方向モードのベー
ス−エミッタ電圧）とｖｐ（ショットキ・ダイオードの
順方向導通電圧）との電位差により決定されるので、電
源及び温度の変動の影響を受けない。

（２）書込基準　−書込モードに於て、Ｒ／Ｗ入力は低
レベルである。トランジスタＴ１はオフ状態にあり、Ｔ
２はオン状態にある。ノード１は高レベルになり、Ｔ６
を高レベルに引上げ、ノード３は低レベルになり、Ｔ３
を遮断する。ＵＣ線に於ける書込基準レベルは次式によ
り与えられる。

Ｖｕｃ（書込）　＝Ｖｐ　　Ｖ［ｌＥ　（Ｔ６）　”（
４）この書込基準電圧はビット・レール駆動トランジス
タ（第１３図のＴ１及びＴ２）に供給されて、書込電流
■。を決定する。

読取感知回路 第１図に示されている読取感知回路の動作を、特に第１
０図及び第１１図を参照して説明する。

第１’Ａ図は、第３図に示されているＲＡＭに用いられ
た感知方式を示している。そのＲＡＭの６４のビット列
は１６ビットより成る４つのデータグループに分割され
ている。各データ・グループは読取感知動作のための感
知増幅器（第１０図）を含んデいる。この感知増幅器の
状態は、そのデータ・グループ内の選択されたセルによ
って決定される。感知増幅器により読取られたデータは
オフ・チップ駆動（ＯＣＤ）回路を経てチップ外へ送ら
れる。

第１１図は成るデータ・グループのための感知増幅器の
配置を示している。データ・グループ内に於て、各ビッ
ト列は、電圧を感知するために。

そのビット線に取付けられた１対の感知トランジスタ（
ＴＬ及びＴＲ）を有している。セルが読取のために選択
されるとき、その行線（ＷＬ及びＤＬ）は対応するワー
ド・デコーダによって低レベルに引下げられ、ビット線
（ＢＬ及びＢＲ）はそのビット選択回路によって高レベ
ルに上昇される。

データ・グループ当り１６のビット列が存在するので、
ビット選択は常に１６から１つを選択する。

３２のビット線のうち、２つだけが一度に高レベルにな
る。これらの２つの選択されたビット線のより高レベル
の方が感知増幅回路の対応する感知トランジスタをター
ン・オンさせる。

第１０図は上記感知方式のために設計された高速感知増
幅回路を示す。その回路は、極めて迅速なスイッチング
の性能を可能にするために電流ステアリング技術を用い
ている。その感知速度は、データ・グループに於けるビ
ット列の数とは無関係である。

第１０図に於て、３２個の感知トランジスタＴＬ１乃至
ＴＬ１６及びＴＲＩ乃至ＴＲ１６が感知増幅器のための
大電流スイッチ入力を形成している。それらのトランジ
スタのベースはそのデータ・グループに於ける１６のビ
ット列に接続されている。トランジスタＴ１及びＴ２は
、オフ・チップ駆動回路を駆動する２相出力を与えるエ
ミッタ・フォロワである。トランジスタＴ３及びＴ４は
、ノードＡ及びＢの固定電圧を決定するために常時オン
にセットされているので、これらの２つの素子のスイッ
チングは電流モードで行われる。

任意の時間に、選択されたビット列のビット列又はビッ
ト右のいずれかが高電圧レベルに上昇すると、電圧が高
い方のビット線が、対応する感知トランジスタをターン
・オンさせる。そのとき、電流源Ｔ５からの感知電流Ｉ
ｓは、オン状態の感知トランジスタにより、Ｔ３又はＴ
４を経てステアリングされ、ノード１又は２を低レベル
に引下げる。

ノードＡ及びＢの電圧レベルはスイッチされず、固定さ
れているので、それらのノードのキャパシタンスはスイ
ッチング時間に影響を与えない。実際に於てその入力段
に取付けられた感知トランジスタの数とは無関係に、回
路の遅延は一定である。

更に、トランジスタＴ１、Ｔ２及びＴ３、Ｔ４は常にア
クティブなので、それらのスイッチング遅延は最小限に
保たれる。

第１０図に感知増幅回路の特徴は次の如く要約される。

１、感知トランジスタはビット電流スイッチとして構成
されており、それらのベースはそのデータ・グループ内
のビット線に接続されている。これは、感知増幅器の入
力段を形成している。

２、回路のスイッチングは電流モードで行われる。

即ち、Ａ及びＢに於ける入力電圧は、固定され、スイッ
チングはＴ３又はＴ４を経て感知電流ＩＳをステアリン
グすることによって行われる。この動作モードは、極め
て大きなファン・イン能力及び入力負荷に依存しない迅
速な回路速度を可能にする。

３、回路の遅延を最小限にするために、すべてのスイッ
チング素子（Ｔｌ、Ｔ２及びＴ３、Ｔ４）は常にアクテ
ィブに保される。

Ｇ１発明の効果 本発明によれば、高速且つ安定に動作するＲＡＭが得ら
れる。

【図面の簡単な説明】

第１図は本発明の１実施例を示す図、ｌ第１Ａ図は第１
図のＲＡＭの感知及び書込制御回路を示す図、第２図は
ＣＴＳ型メモリ・セルを用いた公知のＲＡＭを示す図、
第２Ａ図は公知のＣＴＳ型メモリ・セルを示す図、第３
図は１ｋＸ４ＲＡＭの全体を示す図、第４図は第１図の
ＲＡＭに於て用いられるビット・アドレス・レシーバ回
路を示す図、第５図はビット・デコード回路を示す図、
第６図はビット選択回路を示す図、第７図−はビット高
レベル・クランプ回路を示す図、第８図は電圧モードの
ワード選択方式を示す図、第９図はワード・デコード回
路を示す図、第１０図は感知増幅回路を示す図、第１１
図は第１０図の感知増幅回路の配置を示す図、第１，２
図は電圧モード読取動作を説明する図、第１３図は電圧
モード書込動作を説明する図、第１４図は書込動作時の
波形を示す図である。 出願人　　インターナショナル・ビジネス・マシーンズ
・コーポレーション 代理人　　弁理士　　山　　本　　仁　　朗（外１名） 第１図 木発朝ｆ）４莫施イ列 第１Ａ図 威知回路及び婁人υｊ御回路 りＬｌｌｔｌＵ引ｊ メモリの全体図　　　　　　　　　　　号−タ出功第、
３１遠 ＶＮ ヒ゛１．７ト　アドレス　しレーノぐ ｌｌ ビソトデ゛コー鉢゛回路 ビ・ノド訪［択国落 第６図 第７図 １−Ｅ・／ｌ−高しへ゛）し　シランプ回に各Ｖρ ＶＮ ワード　テ°“コート″回路 第９図 電圧千斗′喜仄動作 第１３図

Claims (1)

1. 【特許請求の範囲】 　ｍ列及びｎ行（ｍ及びｎは正の整数）のメモリ・セル
   を含むメモリ・セル・アレイと、 各々第１ビット線ＢＬ及び第２ビット線ＢＲを含み、上
   記メモリ・セル・アレイの各メモリ・セル列に設けられ
   たｍ対のビット線と、 各々上部ワード線ＷＬ及び下部ワード線ＤＬを含み、上
   記メモリ・セル・アレイの各メモリ・セル行に設けられ
   たｎ対のワード線と、 上記ｎ対のワード線を選択するために上記ｎ対のワード
   線に接続されており、選択されたワード線対の上部ワー
   ド線ＷＬ及び下部ワード線ＤＬにプッシュ・プル電圧駆
   動機能を与える電圧モードのワード選択手段を含む、ワ
   ード線デコード回路手段とを有している、 ランダム・アクセス・メモリ。