JP2671546B2 - 半導体メモリー装置 - Google Patents
半導体メモリー装置Info
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- JP2671546B2 JP2671546B2 JP2045065A JP4506590A JP2671546B2 JP 2671546 B2 JP2671546 B2 JP 2671546B2 JP 2045065 A JP2045065 A JP 2045065A JP 4506590 A JP4506590 A JP 4506590A JP 2671546 B2 JP2671546 B2 JP 2671546B2
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- Japan
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明はスタティック型の半導体メモリー装置に関
し、特にセンスアップ回路にバイボーラトランジスタを
用いている高速Bi−CMOSメモリー装置に関する。
し、特にセンスアップ回路にバイボーラトランジスタを
用いている高速Bi−CMOSメモリー装置に関する。
［従来の技術］ 従来、この種の高速メモリー装置は、第５図（Ａ）に
示したように、行列状に設けた複数のメモリーセルM11
〜Mmnに接続される複数のディジット線対20,20をそれぞ
れＰチャネルMOSトランジスタ13を介して共通のデータ
バス線21に接続している。尚、メモリーセルには第５図
（Ｂ）に示すようにスイッチ用ＮチャネルMOSトランジ
スタ51を備えＮチャネルMOSトランジスタ52、抵抗53か
ら構成された抵抗負荷型あるいは、CMOS型のフリップフ
ロップが用いられる。
示したように、行列状に設けた複数のメモリーセルM11
〜Mmnに接続される複数のディジット線対20,20をそれぞ
れＰチャネルMOSトランジスタ13を介して共通のデータ
バス線21に接続している。尚、メモリーセルには第５図
（Ｂ）に示すようにスイッチ用ＮチャネルMOSトランジ
スタ51を備えＮチャネルMOSトランジスタ52、抵抗53か
ら構成された抵抗負荷型あるいは、CMOS型のフリップフ
ロップが用いられる。
上記のように共通バス線21を用いているのは、センス
アンプとしてバイポーラ型の差動センスアンプを用いて
いることによる。すなわち、バイポーラ型差動センスア
ンプは、その占有面積が大きいため、ディジット線対毎
にセンスアンプを配置できないためである。
アンプとしてバイポーラ型の差動センスアンプを用いて
いることによる。すなわち、バイポーラ型差動センスア
ンプは、その占有面積が大きいため、ディジット線対毎
にセンスアンプを配置できないためである。
上記の共通のデータバス線21は、共通バス線につなが
るディジット線20がいずれも選択されていないときに信
号YAD2が低レベルとなることによってＰチャネルMOSト
ランジスタ14がオンすることにより、一定電位DBL（通
常−0.8V）にクランプされるようになっており、更に共
通データバス線21の信号はエミッタフォロワーのバイポ
ーラ型トランジスタ15を介し、バイポーラ型トランジス
タ16で構成した差動アンプからなる第１センスアンプ１
に入力されている。第１センスアンプ１の出力はリード
バス22を介し、バイポーラ型トランジスタ18、抵抗19か
らなる第２センスアンプ２に入り、その出力が出力バッ
ファに入る構成となっている。尚、図中の11,12は負荷
ＰチャネルMOSトランジスタ、17は定電流源、23はＰチ
ャネルMOSトランジスタである。
るディジット線20がいずれも選択されていないときに信
号YAD2が低レベルとなることによってＰチャネルMOSト
ランジスタ14がオンすることにより、一定電位DBL（通
常−0.8V）にクランプされるようになっており、更に共
通データバス線21の信号はエミッタフォロワーのバイポ
ーラ型トランジスタ15を介し、バイポーラ型トランジス
タ16で構成した差動アンプからなる第１センスアンプ１
に入力されている。第１センスアンプ１の出力はリード
バス22を介し、バイポーラ型トランジスタ18、抵抗19か
らなる第２センスアンプ２に入り、その出力が出力バッ
ファに入る構成となっている。尚、図中の11,12は負荷
ＰチャネルMOSトランジスタ、17は定電流源、23はＰチ
ャネルMOSトランジスタである。
このようにセンスアンプにバイポーラ型差動アンプを
用いることで、ディジット線20の小さな振幅も検出可能
となり、高速化が図られてきた。
用いることで、ディジット線20の小さな振幅も検出可能
となり、高速化が図られてきた。
［発明が解決しようとする課題］ 上述した従来のメモリー装置では、第６図（Ａ），
（Ｂ），（Ｃ）にその動作波形を示したように、共通デ
ータバス線21につながる任意のディジット線20が初めて
選択された場合（第６図（Ａ）中のＩ）、第６図（Ｃ）
に示すように共通データバス線21は、非選択状態（DBL
〜−0.8V）から最終的に選択されたメモリーセルの高レ
ベル側につながるディジット線の信号を受けるデータバ
スは最高電位（VCC）まで、低レベル側のデータバスは
ＶCCからディジット振幅（ΔＶDig）下がった電位にな
り、センスアンプはこのディジット振幅（ΔＶDig）を
検出することになる。一方、第６図（Ｂ）に示すよう
に、一対のディジット線20,20は、非選択持はＶCCまで
負荷ＰチャネルMOSトランジスタ11,12を介して引き上げ
られているが、読み出しが開始すると、最初はDBL電位
にある共通データバス線21の電位に引かれ、ＶCCから下
がるが、最終的にはＶCCとＶCC−ΔＶDigの電位にな
る。この場合、ワードから共通バスまでの遅延はおもに
共通データバス線21の電位をDBLからＶCCまで負荷MOSト
ランジスタ11,12を介する比較的大きな電流によって引
き上げる時間によって決ってくるので、ディジット線の
寄生負荷依存性が小さい。
（Ｂ），（Ｃ）にその動作波形を示したように、共通デ
ータバス線21につながる任意のディジット線20が初めて
選択された場合（第６図（Ａ）中のＩ）、第６図（Ｃ）
に示すように共通データバス線21は、非選択状態（DBL
〜−0.8V）から最終的に選択されたメモリーセルの高レ
ベル側につながるディジット線の信号を受けるデータバ
スは最高電位（VCC）まで、低レベル側のデータバスは
ＶCCからディジット振幅（ΔＶDig）下がった電位にな
り、センスアンプはこのディジット振幅（ΔＶDig）を
検出することになる。一方、第６図（Ｂ）に示すよう
に、一対のディジット線20,20は、非選択持はＶCCまで
負荷ＰチャネルMOSトランジスタ11,12を介して引き上げ
られているが、読み出しが開始すると、最初はDBL電位
にある共通データバス線21の電位に引かれ、ＶCCから下
がるが、最終的にはＶCCとＶCC−ΔＶDigの電位にな
る。この場合、ワードから共通バスまでの遅延はおもに
共通データバス線21の電位をDBLからＶCCまで負荷MOSト
ランジスタ11,12を介する比較的大きな電流によって引
き上げる時間によって決ってくるので、ディジット線の
寄生負荷依存性が小さい。
しかし、ディジットアドレスはそのままでワードアド
レスだけを変えた場合、（第６図（Ａ）中のII）つまり
前記の状態からワード線を切り替えて逆データを持つメ
モリーセルを読み出した場合、ＶCC−ΔＶDigの電位
（低レベル側）のディジット線および共通データバス線
は、負荷MOSトランジスタ11,12を介する電流によって比
較的速く、ＶCCまで引き上げられるが、ＶCCの電位（高
レベル側）のディジット線と共通データバスはＶCCから
メモリーセルの低レベル側に流れるセル電流でＶCC−Δ
ＶDigの電位まで引き上げなければならない。ΔＶDigは
100mV以下と小さいが、セル電流は最近の大容量メモリ
ーでは100μＡ以下と小さく、ディジット線データバス
線の寄生負荷が大きくなると、急激に読み出しが遅くな
るという問題がある。特にメモリー容量の増大でディジ
ット線につくメモリー数を増加させなければならない現
状では、この問題はますます重要となってきている。
レスだけを変えた場合、（第６図（Ａ）中のII）つまり
前記の状態からワード線を切り替えて逆データを持つメ
モリーセルを読み出した場合、ＶCC−ΔＶDigの電位
（低レベル側）のディジット線および共通データバス線
は、負荷MOSトランジスタ11,12を介する電流によって比
較的速く、ＶCCまで引き上げられるが、ＶCCの電位（高
レベル側）のディジット線と共通データバスはＶCCから
メモリーセルの低レベル側に流れるセル電流でＶCC−Δ
ＶDigの電位まで引き上げなければならない。ΔＶDigは
100mV以下と小さいが、セル電流は最近の大容量メモリ
ーでは100μＡ以下と小さく、ディジット線データバス
線の寄生負荷が大きくなると、急激に読み出しが遅くな
るという問題がある。特にメモリー容量の増大でディジ
ット線につくメモリー数を増加させなければならない現
状では、この問題はますます重要となってきている。
［課題を解決するための手段］ 本願発明の要旨は、行列状に設けられデータビットを
それぞれ保持する複数のメモリセルと、該メモリセルに
接続され上記データビットが読み出されると所定の振幅
で電位が変化する複数のディジット線と、該複数のディ
ジット線がＰチャネルMOSトランジスタを介して接続さ
れる共通バス線と、該共通バス線からのデータ読み出し
用にバイポーラ型トランジスタからなる差動センスアン
プとを備えたスタティック型の半導体メモリー装置にお
いて、任意のディジット線を選択した状態のままワード
線を切り替える読み出しモードを行う場合にアドレスが
切り替わってからワード線が切り替わるまでの期間に共
通バス線の電位を上記上記所定の振幅以上の電位だけ電
源電位より引き下げる手段を備えたことである。
それぞれ保持する複数のメモリセルと、該メモリセルに
接続され上記データビットが読み出されると所定の振幅
で電位が変化する複数のディジット線と、該複数のディ
ジット線がＰチャネルMOSトランジスタを介して接続さ
れる共通バス線と、該共通バス線からのデータ読み出し
用にバイポーラ型トランジスタからなる差動センスアン
プとを備えたスタティック型の半導体メモリー装置にお
いて、任意のディジット線を選択した状態のままワード
線を切り替える読み出しモードを行う場合にアドレスが
切り替わってからワード線が切り替わるまでの期間に共
通バス線の電位を上記上記所定の振幅以上の電位だけ電
源電位より引き下げる手段を備えたことである。
また、上記に加え、任意のディジット線を選択した状
態のままワード線を切り替える読み出しモードを行う場
合にアドレスが切り替わってからワード線が切り替わる
までの期間に当該ディジット線の電位をディジット線の
最高電位まで引き上げる手段を備えたことを特徴とす
る。
態のままワード線を切り替える読み出しモードを行う場
合にアドレスが切り替わってからワード線が切り替わる
までの期間に当該ディジット線の電位をディジット線の
最高電位まで引き上げる手段を備えたことを特徴とす
る。
［実施例］ 第１図は特許請求の範囲第１項記載の発明に係る一実
施例を示す回路図であり、第２図（Ａ），（Ｂ），
（Ｃ）は、その動作波形を示すものである。
施例を示す回路図であり、第２図（Ａ），（Ｂ），
（Ｃ）は、その動作波形を示すものである。
本実施例の全体の回路構成は前記した従来例とほぼ同
じだが、共通バス線21をディジット線の非選択持にDBL
の電位にクランプするＰチャネルMOSトランジスタ14の
ゲート電圧として、従来は共通バス線21につながるディ
ジット線20がいずれも選択されていないときに低レベル
となるようなアドレス信号YAD2が入力されているが、本
実施例ではワードアドレス切り替えをトリガーとして立
ち上がりワード線が実際に切り替わる前に立ち下がる正
パルスADT（第２図（Ａ）参照）と信号YAD2をインバー
タ３を介して得られる逆パルス▲▼とをNOR回
路４に入力し、このNOR出力を入力している。この構成
によれば、アドレス切り替え後にADTパルスが発生する
と、ＰチャネルMOSトランジスタ14のゲート電圧に負の
パルスが印加され、共通バス線21の電位をDBLまで引き
下げようとする。しかし、実際には負荷ＰチャネルMOS
トランジスタ11,12を介して電流が供給されるので、共
通バス線21はＶCCとDBLの中間電位に引き下げられ、デ
ィジット線20は共通バス線21より幾らか高い電位に引き
下げられる。この状態は、初めてディジット線20が選択
された場合に近似しており、この状態でワード線が切り
替わることとなるため、負荷MOSトランジスタ11,12を介
する比較的大きな電流でディジット線20、共通バス線21
をＶCCまで引き上げる時間ｔでワードから共通バスまで
の遅延が決められてくる（第２図（Ｂ），（Ｃ）参
照）。
じだが、共通バス線21をディジット線の非選択持にDBL
の電位にクランプするＰチャネルMOSトランジスタ14の
ゲート電圧として、従来は共通バス線21につながるディ
ジット線20がいずれも選択されていないときに低レベル
となるようなアドレス信号YAD2が入力されているが、本
実施例ではワードアドレス切り替えをトリガーとして立
ち上がりワード線が実際に切り替わる前に立ち下がる正
パルスADT（第２図（Ａ）参照）と信号YAD2をインバー
タ３を介して得られる逆パルス▲▼とをNOR回
路４に入力し、このNOR出力を入力している。この構成
によれば、アドレス切り替え後にADTパルスが発生する
と、ＰチャネルMOSトランジスタ14のゲート電圧に負の
パルスが印加され、共通バス線21の電位をDBLまで引き
下げようとする。しかし、実際には負荷ＰチャネルMOS
トランジスタ11,12を介して電流が供給されるので、共
通バス線21はＶCCとDBLの中間電位に引き下げられ、デ
ィジット線20は共通バス線21より幾らか高い電位に引き
下げられる。この状態は、初めてディジット線20が選択
された場合に近似しており、この状態でワード線が切り
替わることとなるため、負荷MOSトランジスタ11,12を介
する比較的大きな電流でディジット線20、共通バス線21
をＶCCまで引き上げる時間ｔでワードから共通バスまで
の遅延が決められてくる（第２図（Ｂ），（Ｃ）参
照）。
すなわち、任意のディジット線20を選択した状態のま
まワード線を切り替える読み出しモードを行う場合にア
ドレスが切り替わってから実際にワード線が切り替わる
までの時間Ｔに、パルスADTを発生させ、NOR回路４を介
してＰチャネルMOSトランジスタ14をオンさせ、共通バ
ス線21の電位をDBL電位まで引き下げることにより、ワ
ード線が切り替わるときにはディジット線20および共通
バス線21の電位を引き下げることができる。従って、こ
のモードにおいて従来のようにディジット線および共通
バス線の電位をセル電流で引き下げるのではなく、負荷
MOSトランジスタ11,12を介し供給される比較的大きな電
流でディジット線及び共通バス線の電位を引き上げるこ
ととなるため、高速読み出しを行うことができる。
まワード線を切り替える読み出しモードを行う場合にア
ドレスが切り替わってから実際にワード線が切り替わる
までの時間Ｔに、パルスADTを発生させ、NOR回路４を介
してＰチャネルMOSトランジスタ14をオンさせ、共通バ
ス線21の電位をDBL電位まで引き下げることにより、ワ
ード線が切り替わるときにはディジット線20および共通
バス線21の電位を引き下げることができる。従って、こ
のモードにおいて従来のようにディジット線および共通
バス線の電位をセル電流で引き下げるのではなく、負荷
MOSトランジスタ11,12を介し供給される比較的大きな電
流でディジット線及び共通バス線の電位を引き上げるこ
ととなるため、高速読み出しを行うことができる。
第３図は特許請求範囲第２項記載の発明に係る一実施
例を示す回路図、第４図（Ａ），（Ｂ），（Ｃ）はその
動作波形を示すものである。
例を示す回路図、第４図（Ａ），（Ｂ），（Ｃ）はその
動作波形を示すものである。
前記の実施例とほぼ同様の回路構成であるが、本実施
例ではディジット線20と共通バス線21との間に介在する
ＰチャネルMOSトランジスタ13のゲート電圧として、デ
ィジット線の選択信号YAD1に替えて、前記の実施例で用
いたパルスADTをインバータ５を介して得られる逆パル
ス▲▼と信号YAD1とをNAND回路６に入力し、この
NAND出力を印加しており、更に、このNAND出力をインバ
ータ７を介してＰチャネルMOSトランジスタ23のゲート
に印加している。この構成によれば、ADTパルスによっ
て共通バス線21をDBLにクランプするＰチャネルMOSトラ
ンジスタ14がオンして共通バス線21がDBL電位で引き下
げられるだけでなく、ディジット線20と共通バス線21と
の間に介在するＰチャネルMOSトランジスタ13がオフ
し、ディジット線20,20間をイコライズするＰチャネルM
OSトランジスタ23がオンする。従って、一対のディジッ
ト線20,20が選択されたままでワードアドレスが切り替
わった場合でも、ADTパルスによってワード線切り替え
前にディジット線対20,20はＶCCまで、共通バス線21はD
BLとなり、ディジット線非選択状態に戻る（第４図
（Ａ），（Ｂ），（Ｃ）参照）。この状態でワード線が
切り換わり、メモリーセルからデータ読み出しを開始す
ると、初めてディジット線を選択した場合と同様にワー
ド線から共通バスまでの遅延は共通バス線21を負荷MOS
トランジスタ11,12を介した電流でＶCCまで引き上げる
時間ｔでほぼ決まってくる。
例ではディジット線20と共通バス線21との間に介在する
ＰチャネルMOSトランジスタ13のゲート電圧として、デ
ィジット線の選択信号YAD1に替えて、前記の実施例で用
いたパルスADTをインバータ５を介して得られる逆パル
ス▲▼と信号YAD1とをNAND回路６に入力し、この
NAND出力を印加しており、更に、このNAND出力をインバ
ータ７を介してＰチャネルMOSトランジスタ23のゲート
に印加している。この構成によれば、ADTパルスによっ
て共通バス線21をDBLにクランプするＰチャネルMOSトラ
ンジスタ14がオンして共通バス線21がDBL電位で引き下
げられるだけでなく、ディジット線20と共通バス線21と
の間に介在するＰチャネルMOSトランジスタ13がオフ
し、ディジット線20,20間をイコライズするＰチャネルM
OSトランジスタ23がオンする。従って、一対のディジッ
ト線20,20が選択されたままでワードアドレスが切り替
わった場合でも、ADTパルスによってワード線切り替え
前にディジット線対20,20はＶCCまで、共通バス線21はD
BLとなり、ディジット線非選択状態に戻る（第４図
（Ａ），（Ｂ），（Ｃ）参照）。この状態でワード線が
切り換わり、メモリーセルからデータ読み出しを開始す
ると、初めてディジット線を選択した場合と同様にワー
ド線から共通バスまでの遅延は共通バス線21を負荷MOS
トランジスタ11,12を介した電流でＶCCまで引き上げる
時間ｔでほぼ決まってくる。
すなわち、任意のディジット線を選択した状態のまま
ワード線を切り換える読み出しモードを行う場合にワー
ドアドレスが切り替わってから実際にワード線が切り替
わるまでの時間Ｔに、パルスADTを発生させ、NOR回路４
を介してＰチャネルMOSトランジスタ14をオンさせて共
通バス線21をDBL電位に引き下げるに併行して、インバ
ータ５およびNAND回路６を介してＰチャネルMOSトラン
ジスタ13をオフさせると共に、更にインバータ７を介し
てイコライズ用のＰチャネルMOSトランジスタ23をオン
させることにより、ワード線が切り替わるときにはディ
ジット線20および共通バス線21の電位をそれぞれディジ
ット線非選択状態の電位とすることができる。従って、
このモードにおいて、ディジット線寄生負荷依存生は小
さく、共通バス21の電位を負荷MOSトランジスタ11,12を
介する比較的大きな電流でＶCCまで引き上げることとな
るため、高速読み出しを行うことができる。
ワード線を切り換える読み出しモードを行う場合にワー
ドアドレスが切り替わってから実際にワード線が切り替
わるまでの時間Ｔに、パルスADTを発生させ、NOR回路４
を介してＰチャネルMOSトランジスタ14をオンさせて共
通バス線21をDBL電位に引き下げるに併行して、インバ
ータ５およびNAND回路６を介してＰチャネルMOSトラン
ジスタ13をオフさせると共に、更にインバータ７を介し
てイコライズ用のＰチャネルMOSトランジスタ23をオン
させることにより、ワード線が切り替わるときにはディ
ジット線20および共通バス線21の電位をそれぞれディジ
ット線非選択状態の電位とすることができる。従って、
このモードにおいて、ディジット線寄生負荷依存生は小
さく、共通バス21の電位を負荷MOSトランジスタ11,12を
介する比較的大きな電流でＶCCまで引き上げることとな
るため、高速読み出しを行うことができる。
［発明の効果］ 以上説明したように本発明はワードアドレス切り替え
時に発生するADTパルスによって、ディジット線が選択
状態のままでワード線を切り換えた場合でも、ディジッ
ト線及び共通バス線をディジット非選択の状態もしくは
これに近似した状態に戻し、同一のディジット線上のメ
モリーセルを連続して読み出した場合にセル電流の作用
を用いるときに生じる読み出し遅延の大きなディジット
線寄生負荷依存性をなくし、大容量メモリーでの読み出
しの高速化を図ることができる。
時に発生するADTパルスによって、ディジット線が選択
状態のままでワード線を切り換えた場合でも、ディジッ
ト線及び共通バス線をディジット非選択の状態もしくは
これに近似した状態に戻し、同一のディジット線上のメ
モリーセルを連続して読み出した場合にセル電流の作用
を用いるときに生じる読み出し遅延の大きなディジット
線寄生負荷依存性をなくし、大容量メモリーでの読み出
しの高速化を図ることができる。
第１図は本発明の一実施例を示す回路図、第２図
（Ａ），（Ｂ），（Ｃ）はその動作波形図、第３図は本
発明の他の一実施例を示す回路図、第４図（Ａ），
（Ｂ），（Ｃ）はその動作波形図、第５図は従来例を示
す回路図、第６図（Ａ），（Ｂ），（Ｃ）はその動作波
形図である。 1,2……センスアンプ、 3,5,7……インバータ、 ４……NOR回路、 ６……NAND回路、 11,12,13,14,23……ＰチャネルMOSトランジスタ、 51,52……ＮチャネルMOSトランジスタ、 15,16,18……バイポーラトランジスタ、 19,53……抵抗、 17……定電流源、 20……ディジット線、 21……共通バス線、 22……リードバス線。
（Ａ），（Ｂ），（Ｃ）はその動作波形図、第３図は本
発明の他の一実施例を示す回路図、第４図（Ａ），
（Ｂ），（Ｃ）はその動作波形図、第５図は従来例を示
す回路図、第６図（Ａ），（Ｂ），（Ｃ）はその動作波
形図である。 1,2……センスアンプ、 3,5,7……インバータ、 ４……NOR回路、 ６……NAND回路、 11,12,13,14,23……ＰチャネルMOSトランジスタ、 51,52……ＮチャネルMOSトランジスタ、 15,16,18……バイポーラトランジスタ、 19,53……抵抗、 17……定電流源、 20……ディジット線、 21……共通バス線、 22……リードバス線。
Claims (2)
- 【請求項１】行列状に設けられデータビットをそれぞれ
保持する複数のメモリセルと、 該メモリセルに接続され上記データビットが読み出され
ると所定の振幅で電位が変化する複数のディジット線
と、 該複数のディジット線がＰチャネルMOSトランジスタを
介して接続される共通バス線と、 該共通バス線からのデータ読み出し用にバイポーラ型ト
ランジスタからなる差動センスアンプとを備えたスタテ
ィック型の半導体メモリー装置において、 任意のディジット線を選択した状態のままワード線を切
り替える読み出しモードを行う場合にアドレスが切り替
わってからワード線が切り替わるまでの期間に共通バス
線の電位を上記上記所定の振幅以上の電位だけ電源電位
より引き下げる手段を備えたことを特徴とする半導体メ
モリー装置。 - 【請求項２】任意のディジット線を選択した状態のまま
ワード線を切り替える読み出しモードを行う場合にアド
レスが切り替わってからワード線が切り替わるまでの期
間に当該ディジット線の電位をディジット線の最高電位
まで引き上げる手段を備えたことを特徴とする特許請求
の範囲第１項記載の半導体メモリー装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2045065A JP2671546B2 (ja) | 1990-02-26 | 1990-02-26 | 半導体メモリー装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2045065A JP2671546B2 (ja) | 1990-02-26 | 1990-02-26 | 半導体メモリー装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03248394A JPH03248394A (ja) | 1991-11-06 |
| JP2671546B2 true JP2671546B2 (ja) | 1997-10-29 |
Family
ID=12708952
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2045065A Expired - Lifetime JP2671546B2 (ja) | 1990-02-26 | 1990-02-26 | 半導体メモリー装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2671546B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0821236B2 (ja) * | 1987-01-26 | 1996-03-04 | 株式会社日立製作所 | 半導体記憶装置 |
| JPH01204297A (ja) * | 1988-02-08 | 1989-08-16 | Hitachi Ltd | 半導体記憶装置 |
-
1990
- 1990-02-26 JP JP2045065A patent/JP2671546B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03248394A (ja) | 1991-11-06 |
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