JPH01204297A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、不揮発性の半導体記憶装置さらはビット線及
びコモンデータ線を予めプリチャージする形式の不揮発
性半導体記憶装置に関し、例えば、マイクロＲＯＭ　（
リード・オンリ・メモリ）や各種テーブルＲＯＭなど高
速アクセスが要求される横型のマスクＲＯＭに適用して
有効な技術に関するものである。

〔従来技術〕

ＭＯ８集積回路によって構成されるマスクＲＯＭは、ビ
ット線とメモリセルとのコンタクトの有無によって情報
を固定的に保持させるコンタクトマスク方式や、セル部
にトランジスタを形成するか否かによって情報を保持さ
せる拡散層マスク方式、さらには直列接続したエンハン
スメント型トランジスタの任意のものにイオンを注入し
てデプレション型とすることによって固定的に情報を保
持させるナンド（ＮＡＮＤ）形態のイオン注入方式など
によって形成される。

第９図は拡散層マスク方式で形成されたマスクＲＯＭの
従来例であり、代表的に示された１本のビット線ＢＬに
カラム選択ＭＯ３ＦＥＴＱＩを介してコモンデータ線Ｃ
Ｄが結合され、当該コモンデータ線ＣＤにはセンスアン
プとしての相補型ＭＯ３（以下単にＣＭＯ８とも記す）
インバータ１及びデータ出力バッファとして機能するＣ
ＭＯＳインバータ２が直列接続される。第９図において
ビット線ＢＬとワードａｗＬ工との交差部におけるセル
部にはメモリセルとしてのＮチャンネル型ＭＯ８ＦＥＴ
Ｑ２が形成され、ビット線ＢＬとワード線ＷＬｉとの交
差部にはメモリセルが形成されていない。メモリセルと
してのＮチャンネル型ＭＯ８ＦＥＴＱ２のドレイン電極
はビット線ＢＬに結合され、当該ＭＯ８ＦＥＴＱ２ゲー
ト電極はワード線ＷＬ１に結合される。

ビット線ＢＬ及びコモンデータ線ＣＤは、夫々に結合さ
れたＰチャンネル型プリチャージＭＯ８ＦＥＴＱ３．Ｑ
４の作用によってワード線選択動作開始前に電源電圧Ｖ
ｄｄにプリチャージされるようになっている。

ビット線ＢＬ及びコモンデータ線ＣＤがプリチャージさ
れた後に例えばワード線ＷＬ１が選択されると共にカラ
ム選択ＭＯ３ＦＥＴＱＩがオン状態に制御されると、当
該選択動作によって指定されるセル部にはメモリセルと
してのＭＯ８ＦＥＴＱ２が形成されていることにより、
ビット線ＢＬ及びコモンデータ線ＣＤの充電電荷はオン
状態のＭＯ８ＦＥＴＱ２介して放電される。一方ワード
線ＷＬｉが選択される場合には、当該ワード線とビット
線ＢＬが交差するセル部にはメモリセルが形成されてい
ないことにより、ビット線ＢＬ及びコモンデータ線ＣＤ
の充ｆｆ１ｆｆ！荷はそのまま維持される。このような
メモリセルの選択動作に応じてコモンデータ線ＣＤに生
ずる電位変化はセンスアンプとして機能するインバータ
１で検出され、このインバータ１の入力レベルがその論
理しきい値電圧に対して確定されることにより正規のデ
ータが外部に読み出される。

尚、マスクＲＯＭについて記載された文献の例としては
昭和６０年１２月２５日オーム社゛発行のｒマイクロコ
ンピュータハンドブックＪ　Ｐ２６８〜Ｐ２７０がある
。

〔発明が解決しようとする課題〕

第９図に示されるようなビット線Ｂ　Ｌ及びコモンデー
タ線ＣＤを予め電源電圧Ｖｄｄにプリチャージする形式
のマスクＲＯＭは、選択されるセル部にＭｏＳトランジ
スタが形成れているが否かに従って生ずるコモンデータ
線の電位低下の有無によって読み出しデータが決定され
、その場合にコモンデータ線ＣＤの電位低下はセンスア
ンプとしてのＣＭＯＳインバータ１によって検出される
。

このＣＭＯＳインバータ１によってコモンデータ線ＣＤ
の電位低下を検出するとき、その出方の確定は、コモン
データ線ＣＤのレベルが電源電圧ＶｄｄからＣＭＯＳイ
ンバータ１の論理しきい値電圧以下になるまで待たなけ
ればならない。例えば、第１０図に示されるように時刻
ｔ。にプリチャージが終了され、時刻ｔ工にワード線Ｗ
Ｌ工及びカラム選択ＭＯ３ＦＥＴＱＩが選択されると、
コモンデータ線ＣＤの充電電荷はそのとき選択されたＭ
○５ＦＥＴＱ２を介して徐々にディスチャージされ、時
刻ｔ２にコモンデータ線ＣＤのレベルがセンスアンプと
してのＣＭＯＳインバータ１の論理しきい値電圧ｖｔｈ
以下になったとき、これに同期してＣＭＯＳインバータ
１の出力がハイレベルに確定される。

しかしながら、コモンデータ線ＣＤの電位低下は、ビッ
ト線Ｂ　Ｔ、及びコモンデータ線ＣＤの負荷容量に蓄積
さている充電電荷を選択されたＭＯ８ＦＥＴＱ２によっ
てディスチャージすることで行われるため、電源電圧Ｖ
ｄｄにプリチャージされているコモンデータ線ＣＤのレ
ベルをＣＭＯＳインバータ１の論理しきい値電圧以下に
ディスチャージするには比較的長い時間を要し、これに
応じてデータを高速に読み出すことができなくなる。

特に、記憶容量の増大と共にビット線及びコモンデータ
線の負荷容量に対してメモリセルトランジスタのサイズ
が小さくされる場合にはデータの高速読み出しは一層困
難になる。

ところで、ビット線やコモンデータ線のプリチャージレ
ベルをセンスアンプの論理しきい値電圧に近づけるよう
にすれば、センスアンプの出力確定に必要なコモンデー
タ線のディスチャージ時間が短縮され、その分データの
高速読み出しが可能になるが、ビット線やコモンデータ
線を含む信号線路に直流電流パスを形成し、そのパスに
おける抵抗分圧によって斯るプリチャージレベルを形成
しようとすると、消費電力は著しく増大してしまう。

本発明の目的は、電力消費量を増大させることなくデー
タを高速に読み出しすることができる不揮発性の半導体
記憶装置を提供することにある。

本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述及び添付図面から明らかになるであろう
。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記の通りである。

すなわち、不揮発性メモリセルのデータ出力端子に結合
されたビット線に、選択スイッチ素子を介して、センス
アンプの入力端子に結合されたコモンデータ線が接続さ
れ、不揮発性メモリセルの選択動作が行われるとき、予
めプリチャージされている上記コモンデータ線及びビッ
ト線のレベル変化に基づいてメモリセルデータを読み出
しする半導体記憶装置において、８１択スイツチ素子の
オフ状態に呼応して上記ビット線とコモンデータ線とを
回路の電［ｆｌｉ圧又は接地電圧の夫々異なる電圧レベ
ルにプリチャージするプリチャージ素子を設ける。

例えば、コモンデータ線に設けたプリチャージ素子が当
該コモンデータ線を電源電圧にプリチャージし、また、
ビット線に設けたプリチャージ素子が当該ビット線を接
地電圧にプリチャージするとき、上記コモンデータ線に
設けたプリチャージ素子は、インバータ形式のセンスア
ンプの出力信号がそのスイッチ制御端子に帰還接続され
て、センスアンプと共にラッチ回路を構成するようにで
きる。逆に、コモンデータ線に設けたプリチャージ素子
が当該コモンデータ線を接地電圧にプリチャージし、ま
た、ビット線に設けたプリチャージ素子が当該ビット線
を電源電圧にプリチャージするとき、上記コモンデータ
線に設けたプリチャージ素子とは導電型が異なりそのコ
モンデータ線に電源電圧を供給可能なスイッチ素子を設
けると共に、当該スイッチ素子のスイッチ制御端子を、
インバータ形式のセンスアンプの出力端子に帰還接続し
て、センスアンプと上記スイッチ素子によってラッチ回
路を構成することができる。

〔作　用〕

上記した手段によれば、ビット線とコモンデータ線が回
路の電源電圧又は接地電圧の夫々異なる電圧レベルにプ
リチャージされた後、両者を導通にすると、当該ビット
線とコモンデータ線は接地端子へのディスチャージ動作
が行われなくても夫々電荷再配分により決定される電位
になろうとする。このとき、メモリセルを介して充電電
荷のディスチャージが行われない状態では、コモンデー
タ線の電位は上記ビット線との容量比に基づいて電荷再
配分された設定レベルを採る。一方メモリセルを介して
充電電荷がディスチャージされる状態では、コモンデー
タ線の電位は上記電荷再配分によって決まる設定レベル
よりも低下される。このコモンデータ線の設定レベルが
センスアンプの論理しきい値電圧よりも僅かに高いレベ
ルになるようにしておくことで、コモンデータ線のレベ
ルは、メモリセルの実質的な有無に呼応してセンスアン
プの論理しきい値電圧の上下のレベルを採り得るように
なり、これにより、メモリセルを介して充電電荷がディ
スチャージされる状態においても、コモンデータ線のレ
ベルがセンスアンプの論理しきい値電圧近傍まで変化す
るのに要する時間は、ビット線との間におけるプリチャ
ージ電荷の相殺作用もしくは再配分の助けを受けて短縮
され、例えばコモンデータ線が電源電圧にプリチャージ
される場合には電源電圧から上記設定レベルまでのコモ
ンデータ線の放電時間が大幅に短縮され、もってデータ
読み出し動作の高速化を達成する。

コモンデータ線を電源電圧に、そしてビット線を接地電
圧にプリチャージする構成とする場合に、コモンデータ
線に設けたプリチャージ素子をセンスアンプと共にラッ
チ回路として構成すると、ラッチ回路に含まれるプリチ
ャージ素子は、−旦オン状態に初期化されると非プリチ
ャージ期間においてもコモンデータ線への電荷供給作用
を継続することができる。この非プリチャージ期間にお
けるコモンデータ線への電荷供給作用は、コモンデータ
線側の容量成分を等価的に大きくするのと同様の機能を
果たし、断るプリチャージ素子による電荷供給能力と選
択スイッチ素子のサイズを適当に設定することにより、
単にビット線とコモンデータ線との容量比だけで上記設
定レベルを得るよりも容易に且つ任意にその設定レベル
を実現できると共に、設定レベルをセンスアンプの論理
しきい値電圧に極力近づけてデータ読み出し動作を一層
高速化することを達成する。尚、このようにしてプリチ
ャージ素子の電荷供給能力が決定されたとき、コモンデ
ータ線に対するプリチャージ能力が低くなるような場合
には、センスアンプと共にラッチ回路を構成するプリチ
ャージ素子とは別に専用のプリチャージ素子を新たにコ
モンデータ線に設けることができる。

コモンデータ線を接地電圧に、そしてビット線を電源電
圧にプリチャージする構成において、コモンデータ線に
設けたプリチャージ素子とは導電型の異なる新たなスイ
ッチ素子と共にセンスアンプをラッチ回路として構成す
るときは、上記コモンデータ線側のプリチャージ素子を
利用してセンスアンプをラッチ回路構成にする場合と同
様に、センスアンプと共にラッチ回路を構成するプリチ
ャージ素子又は上記スイッチ素子のスタティックな動作
により、センスアンプ入力に対する耐ノイズ性が向上さ
れる。

〔実施例１〕 第１図は本発明の一実施例であるマスクＲＯＭの要部を
示す回路図である。

同図に示されるマスクＲＯＭは、特に制限されないが、
データ処理用半導体集積回路に内蔵されるマイクロＲＯ
ＭやテーブルＲＯＭなどに適用されるもので、公知のＣ
ＭＯ８集積回路製造技術によって単結晶シリコン基板の
ような半導体基板に形成される。メモリセルアレイは、
Ｎチャンネル型ＭＯ３ＦＥＴの有無によって全体として
所定の情報を記憶する拡散層マスク方式により、Ｎ型半
導体基板上のＰ型ウェル領域に形成される。

メモリセルアレイにはワード線ＷＬ、〜ＷＬｎとビット
線ＢＴ、１〜ＢＬｎが縦横に交差配置され、夫々の交差
部に対応するセル部には記憶情報に従ってＮチャンネル
型ＭＯ８ＦＥＴＱＩＯが形成されたりされなかったりし
ている。例えば、ワード線ＷＬ、とビット線ＢＬ１の交
差部、及びワード線ＷＬｎとビット線ＢＬｎの交差部に
夫々位置するセル部にはＭＯ３ＦＥＴＱＩＯが形成され
ている。ＭＯ８ＦＥＴＱＩＯのドレインｆｆ１ｔｌは所
定のビット線に結合され、そのソース電極は回路の接地
電圧Ｖｓｓ端子に結合され、そしてそのゲート電極は所
定のワード線に結合される。ビット線ＢＬ１〜ＢＬｎは
夫々Ｎチャンネル型カラム選択ＭＯＳＦ１’：　Ｔ　Ｑ
　ｃ　、〜Ｑｃｎを介してコモンデータ線ＣＤに共通接
続される。

カラム選択ＭＯＳ　Ｆ　Ｅ　ＴＱ　ａ、−Ｑ　ｃｎとワ
ード線ＷＬ、〜ＷＬ口は、デコーダ回路１０に供給され
るアドレス信号ＡＤＲ８に呼応して夫々所定の１が選択
される。これによって、アドレス信号ＡＤＲ８に対応す
るセル部のアドレシングが行われる。

尚、デコーダ回路１０は、チップイネーブル信号ＣＥが
ハイレベルにアサートされて初めて活性化され、そのネ
ゲート期間においては全てのワード線Ｗ　Ｉ−１〜Ｗ　
Ｌ　ｎ及びカラム選択Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　ｃ、
〜Ｑｃｎは非選択状態にされる。

上記コモンデータ線ＣＤにはセンスアンプとしてのＣＭ
ＯＳインバータ１１及びデータ出力バッファとして機能
するＣＭＯＳインバータ１２が直列接続されている。こ
れらＣＭＯＳインバータ１１．１２の論理しきい値電圧
は概ね電源電圧Ｖｄｄの中間レベルとされる。

本実施例において、ビット線８丁、１〜ＢＬｎ及びコモ
ンデータ４＠ＣＤをプリチャージする構成は、ソース電
極を回路の接地電圧Ｖ　ｓ　ｓ端子に結合したＮチャン
ネル型プリチャージＭＯ８ＦＥＴＱ１１のドレイン電極
を夫々ビット線ＢＬ１〜ＢＬｎに結合すると共に、ソー
ス電極を回路の電源電圧Ｖｄｄ端子に結合したＰチャン
ネル型ＭＯ８ＦＥＴＱ１２のドレイン電極をコモンデー
タ線ＣＤに結合して成る。上記プリチャージＭＯ８ＦＥ
ＴＱ１１のゲート電極にはチップイネーブル信号ＣＥを
ＣＭＯＳインバータ１３で反転形成したプリチャージ信
号φｐｃが供給される。また、上記プリチャージＭＯ８
ＦＥＴＱ１２のゲート電極は、ソース電極が接地電圧Ｖ
　ｓ　ｓ端子に結合されたＮチャンネル型ＭＯ８ＦＥＴ
Ｑ１３のドレイン電極に結合され、当該ＭＯ８ＦＥＴＱ
１３のゲート電極に−１二記プリチヤージ信号φｐｃが
供給される。各プリチャージＭＯ３ＦＥＴＱＩ　１．Ｑ
１２は、チップ非選択期間に呼応してプリチャージ信号
φｐｃがハイレベルにされることに応じて夫々オン状態
に制御され、これによって、プリチャージＭＯ８ＦＥＴ
ＱＩＩは各ビット線ＢＬ１〜ＢＬｎを接地電圧Ｖｓｓに
プリチャージし、また、プリチャージＭＯ８ＦＥＴＱ１
２はコモンデータ線ＣＤｔｉｌ−電源電圧Ｖｄｄにプリ
チャージする。

特に本実施例において、上記プリチャージＭＯ３ＦＥＴ
Ｑ１２のゲート電極はセンスアンプを構成するＣＭＯＳ
インバータ１１の出力端子に帰還接続され、このプリチ
ャージＭＯ３ＦＥＴＱ１２はＣＭＯＳインバータ１１と
共にラッチ回路を構成する。

チップ非選択期間に各ビット線ＢＬ工〜ＢＬｎがオン状
態のプリチャージＭＯ３ＦＥＴＱＩＩによって接地電圧
■ＳＳにプリチャージされると共に、オン状態のプリチ
ャージＭＯ８ＦＥＴＱ１２によってコモンデータ線ＣＤ
が電源電圧Ｖｄｄにプリチャージされた後、チップ選択
状態に呼応してアドレス信号ＡＤＲ８に対応するセル部
のアドレシングが行われると、これに呼応する所定１つ
のカラム選択ＭＯ３ＦＥＴと所定１本のワード線が選択
される。

例えば、カラム選択Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　ｃ　ｘ
を介してビット線ＢＬ工がコモンデータ線ＣＤに導通に
れるとき、当該ビット線ＢＬ１に関するセル部にＭＯ３
ＦＥＴＱＩＯが形成されていないワード線Ｗ　Ｌ　ｎが
選択される場合のように選択されたセル部を介して充ｆ
ｆ１ｆｆｉ荷のディスチャージが行われない状態、又は
当該ビット線ＢＬ工に関するセル部にＭＯ３ＦＥＴＱＩ
Ｏが形成されているワード線ＷＩ、１が選択される場合
のように選択されたセル部を介して充電電荷のディスチ
ャージが行われる状態が選択される。この２通りの状態
において、コモンデータ線ＣＤのレベルは、そのとき導
通にされるビット線ＢＬ１との容量比、並びにそのとき
選択されるカラム選択Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　ｃよ
及びプリチャージＭＯ３ＦＥＴＱ１２のサイズなどによ
って決定され、選択されたセル部を介して充電電荷のデ
ィスチャージが行われない前者の状態状態ではコモンデ
ータ線ＣＤのレベルはＣＭＯＳインバータ１１の論理し
きい値電圧ｖｔｈよりも高いレベルを採り、また、選択
されたセル部を介して充電電荷のディスチャージが行わ
れる後者の状態状態ではコモンデータ線ＣＤのレベルは
ＣＭＯＳインバータ１１の論理しきい値電圧ｖｔｈより
も低いレベルにディスチャージされるようになっている
。

この関係をさらに詳述すると、上記プリチャージＭＯ５
ＦＥＴＱ１．２は、センスアンプを構成するＣＭＯＳイ
ンバータ１１と共にラッチ回路を構成する性質上、当該
プリチャージＭＯ８ＦＥＴＱ１２がプリチャージ期間に
一旦オン状態に初期化されると、この状態はＣＭＯＳイ
ンバータ１１の出力を介して保持されることにより、非
プリチャージ期間においてもコモンデータ線ＣＤへの電
荷供給作用を継続することができる。この非プリチャー
ジ期間即ちチップ選択期間におけるコモンデータ線ＣＤ
への電荷供給作用は、コモンデータ線ＣＤ側の容量成分
を等価的に大きくするのと同様の機能を果たす。これに
より、単にビット線とコモンデータ線との容量比だけで
はなく、斯るプリチャージＭＯ８ＦＥＴＱ１２による電
荷供給能力とカラム選択ＭＯ３ＦＥＴのサイズを適当に
設定することにより、既述の選択されたセル部を介して
充電電荷のディスチャージが行われない状態においてコ
モンデータ線ＣＤのレベル変化における最低レベルＶ　
ｌ　ｏ　ｗがＣＭＯＳインバータ１１の論理しきい値電
圧ｖｔｈよりも高くなるようにする。尚、このようにし
てプリチャージＭＯ８ＦＥＴＱＬ２の電荷供給能力が決
定されたとき、コモンデータ線ＣＤに対するプリチャー
ジ能力が低くなるような場合には、ＣＭＯＳインバータ
１１と共にラッチ回路を構成するプリチャージＭＯ３Ｆ
ＥＴＱ１２とは別に図示しない専用のＰチャンネル型プ
リチャーＭＯ８ＦＥＴ子を新たにコモンデータ線ＣＤに
設けることができる。この場合当該専用に設けたプリチ
ャージＭＯ８ＦＥＴのスイッチ制御はチップイネーブル
信号ＣＥで行うことができる。

この最低レベルＶｌ　ｏｗとＣＭＯＳインバータ１１の
論理しきい値電圧ｖｔｈとの関係は第２図に示される。

電源電圧Ｖｄｄにプリチャージされたコモンデータ線Ｃ
Ｄのレベルが最低レベルＶｌＯｗに到達するのは、基本
的に、電源電圧Ｖｄｄに充電されたコモンデータ線ＣＤ
め充電電荷が接地電圧Ｖｓｓに充電されているビット線
ＢＬユに移動することによって達成されるから、その変
化は極めて早いものとされる。第２図のように選択され
たセル部を介して充電電荷のディスチャージが行われな
い状態では、−旦最低レベルＶｌ　ｏｗに到達したコモ
ンデータ線ＣＤは、ラッチ回路を構成するプリチャージ
ＭＯ８ＦＥＴＱ１２が依然オン状態を採り続けることに
より最終的に電源電圧Ｖｄｄ近傍まで充電される。これ
により、ＣＭＯＳインバータ１１の入力に対する耐ノイ
ズ性が向上される。

第３図は選択されたセル部を介して充電電荷のディスチ
ャージが行われる状態を示すものであり。

このとき、ビット線ＢＬ□はオン状態のＭＯ３ＦＥＴＱ
ＩＯを介して接地電圧Ｖ　ｓ　ｓ端子に導通にされるか
ら、コモンデータ線ＣＤからビット線ＢＬ１への電荷の
移動のほかに当該ＭＯ５ＦＥＴＱ１０によるビット線Ｂ
Ｌ、のディスチャージ作用が付加されて、コモンデータ
線ＣＤのレベルは上記最低レベルＶｌｏｗよりも低いレ
ベルに一気にシフトしてＣＭＯＳインバータ１】の論理
しきい値電圧ｖｔｈよりも低くなり、これによってＣＭ
ＯＳインバータ】１の出力は高速にハイレベルに反転さ
れる。この状態においてラッチ回路を構成するプリチャ
ージＭＯ８ＦＥＴＱ１２がカットオフされて、コモンデ
ータ線ＣＤはＭＯ５ＦＥＴＱ１０のディスチャージ作用
によって徐々に接地電圧Ｖｓｓへと収束する。

次に上記実施例の動作を第４図のタイムチャートをも参
照しながら説明する。

チップイネーブル信号ＧＥがローレベルにされているチ
ップ非選択期間に各ビット線ＢＬＬ−ＢＬｎはオン状態
のプリチャージＭＯ８ＦＥＴＱ１１によって接地電圧Ｖ
　ｓ　ｓにプリチャージされると共に、オン状態のプリ
チャージＭＯ３ＦＥＴＱ１２によってコモンデータ線Ｃ
Ｄが電源電圧Ｖｄｄにプリチャージされる。時刻ｔ、に
チップ選択状態が指示されると、これに同期してアドレ
ス信号ＡＤＲ８に対応するセル部のアドレシングが行わ
れ、所定１つのカラム選択ＭＯ８ＦＥＴと所定１本のワ
ード線が選択される。

例えば、カラム選択Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　ｃ　１
を介してビット線ＢＬ１がコモンデータ線ＣＤに導通に
れるときに、ワード線ＷＬｎが選択される場合を先ず説
明する。

このとき、当該ビット線ＢＬ、に関して選択されるセル
部にはＭＯ８ＦＥＴＱＩＯが形成されていないから、カ
ラム選択Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　ｃ　１を介してビ
ット線ＢＬ１がコモンデータ線ＣＤに導通にされると、
電源電圧Ｖｄｄに充電されたコモンデータ線ＣＤの充電
電荷が接地電圧Ｖ　ｓ　ｓに充電されているビット線Ｂ
Ｌ工に移動すると共に、プリチャージ期間にオン状態に
初期化されたプリチャージＭＯ３ＦＥＴＱ１２からの電
荷供給作用を受けるコモンデータ線ＣＤは、−旦ＣＭＯ
Ｓインバータ１１の論理しきい値電圧ｖｔｈよりも僅か
にレベルの高い最低レベルＶｌ　ｏｗに瞬間的にシフト
され、次いで、プリチャージＭＯ８ＦＥＴＱ１２の充電
作用を受けて再び電源電圧Ｖｄｄに戻される。これによ
り、センスアンプとして機能するＣＭＯＳインバータ１
１は、その入力に関して良好な耐ノイズ性を保有しつつ
ローレベル出力を維持して、データ出力バッファとして
機能するＣＭＯＳインバータ１２の出力をハイレベルに
固定維持する。

次に、カラム選択Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　ｃ　１を
介してビット１ｉＢＬ１がコモンデータ線ＣＤに導通に
されるときに、ワード線ＷＬ、が選択される場合を説明
する。

このとき、当該ビット線ＢＬ工に関して選択されるセル
部にはＭＯ８ＦＥＴＱＩＯが形成されているから、カラ
ム選択Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　ｃユを介してビット
線ＢＬ１がコモンデータ線ＣＤに導通にされると、コモ
ンデータ線ＣＤからビットｆｉＢＬ１への電荷の移動の
ほかに当該ＭＯ８ＦＥＴＱＩＯによるビット線ＢＬ工の
ディスチャージ作用が付加されて、コモンデータ線ＣＤ
のレベルは上記最低レベルＶｌ　ｏｗよりも低いレベル
に一気にシフトしてＣＭＯＳインバータ１１の論理しき
い値電圧ｖｔｈよりも低くされる。これによってＣＭＯ
Ｓインバータ１１の出力は高速にハイレベルに反転され
、これを受けるＣＭＯＳインバータ１２の出力レベルが
反転されて、外部に対する出力データが確定される。こ
の状態においてラッチ回路を構成するプリチャージＭＯ
３ＦＥＴＱ１２はカットオフされ、これにより、コモン
データ線ＣＤはＭＯ８ＦＥＴＱＩＯのディスチャージ作
用によって徐々に接地電圧Ｖｓｓへと収束する。斯る動
作において、コモンデータ線ＣＤの電源電圧Ｖｄｄから
最低レベルＶｌ　ｏｗまでのレベルシフト動作は、その
全てをオン状態のＭＯ３ＦＥＴＱＩＯによるディスチャ
ージ作用に負うものではなく、電源電圧Ｖｄｄに充電さ
れたコモンデータａＣＤの充電電荷を接地電圧Ｖｓｓに
充電されているビット線ＢＬ１に移動することに基づく
から、従来のように負荷容置の大きなビット線及びコモ
ンデータ線に蓄積された電源電圧Ｖｄｄレベルの充電電
荷を１選択されたセル部の１つのＭＯＳＦＥＴでディス
チャージする動作に比べて著しく高速化され、これによ
ってデータの高速読み出しが可能とされる。

上記実施例によれば以下の作用効果を得るものである。

（１）ビット線が接地電圧Ｖｓｓに、そしてコモンデー
タ線ＣＤが電源電圧Ｖｄｄにプリチャージされると共に
、プリチャージされた所定のビット線とコモンデータ線
ＣＤとを導通にするとき、選択されたセル部を介してデ
ィスチャージが行われない場合と行われる場合とに応じ
て、コモンデータ線ＣＤのレベルが、センスアンプとし
て機能するＣＭＯＳインバータ１１の論理しきい値電圧
Ｖｔｈの上下になるように、そのとき選択されるビット
線とコモンデータ線ＣＤとの容量比、並びにそのとき選
択されるカラム選択Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ及びプリチャ
ージＭＯ３ＦＥＴＱ１２のサイズが決定されていること
により、データ読み出しに際してコモンデータ線ＣＤの
レベルが電源電圧Ｖｄｄから論理しきい値電圧ｖｔｈ近
傍まで変化する速度を高速化することができる。即ち、
コモンデータ線ＣＤのレベルが電源電圧ＶｄｄからＣＭ
ＯＳインバータ１１の論理しきい値電圧ｖｔｈ近傍まで
変化する動作は、電源電圧Ｖｄｄに充電されたコモンデ
ータ線ＣＤの充電電荷が接地電圧Ｖｓｓに充電されてい
るビット線に移動することに基づくから、従来のように
負荷容量の大きなビット線及びコモンデータ線に蓄積さ
れた充電電荷を直接１つのＭＯＳＦＥＴでディスチャー
ジしたりしなかったりする動作に比べて著しく高速化さ
れる。したがって、データの高速読み出しを達成するこ
とができる。

（２）特に、ＣＭＯＳインバータ１１と共にラッチ回路
を構成するプリチャージＭＯ８ＦＥＴＱＩ２は、プリチ
ャージ期間に一旦オン状態に初期化されると、この状態
をＣＭＯＳインバータ１１の出力を介して保持すること
により、非プリチャージ期間においてもコモンデータ線
ＣＤへの電荷供給作用を継続することができる。この非
プリチャージ期間即ちチップ選択期間におけるコモンデ
ータ線ＣＤへの電荷供給作用は、コモンデータ線ＣＤ側
の容量成分を等価的に大きくするのと同様の機能を果た
す。これにより、単にビット線とコモンデータ線との容
量比だけではなく、斯るプリチャージＭＯ８ＦＥＴＱ１
２による電荷供給能力さらにはカラム選択ＭＯ８ＦＥＴ
のサイズを適当に設定することにより、選択されたセル
部を介して充電電荷のディスチャージが行われない状態
において一旦レベル変化するコモンデータ線ＣＤの最低
レベルＶｌ　ｏｗをＣＭＯＳインバータ１１の論理しき
い値電圧Ｖｔｈよりも高いレベルに容易に設定すること
ができ、しかも、その設定レベルを比較的簡単にＣＭＯ
Ｓインバータ１１の論理しきい値電圧Ｖｔｈに近づける
ことができるから、データの読み出し速度を一層高速化
することができる。

（３）上記作用効果（２）のようにしてプリチャージＭ
Ｏ３ＦＥＴＱ１２の電荷供給能力即ちサイズを設定した
とき、当該ＭＯ３ＦＥＴＱ１２によるコモンデータ線Ｃ
Ｄのプリチャージ能力もしくはプリチャージ速度が低下
するような場合には、センスアンプと共にラッチ回路を
構成するプリチャージＭＯ８ＦＥＴＱ１２とは別に専用
のプリチャージＭＯ８ＦＥＴを新たに設けることによっ
て簡単にコモンデータ線ＣＤにに対する充電能力の向上
を図ることができる。このときＭＯＳＦＥＴＱ１２はＣ
ＭＯＳインバータ１１と共に単なるラッチ回路を構成す
るようにできる。

（４）選択されたセル部を介して充電電荷のディスチャ
ージが行われない状態では、−旦最低レベルＶ　ｌ　ｏ
　ｗに到達したコモンデータ線ＣＤは、ラッチ回路を構
成するプリチャージＭＯ８ＦＥＴＱ１２が依然オン状態
を採り続けることにより最終的に電源電圧Ｖｄｄ近傍ま
で充電され、これによって、ＣＭＯＳインバータ１１の
入力に対する耐ノイズ性を向上することができる。

〔実施例２〕 第５図は本発明の他の実施例を示すマスクＲＯＭの要部
を示す回路図である。

本実施例のマスクＲＯＭは、実施例１に対してビット線
とコモンデータ線のプリチャージ極性を逆にしたもので
ある。即ち、ソース電極を回路の電源電圧Ｖｄｄ端子に
結合したＰチャンネル型プリチャージＭＯ８ＦＥＴＱ２
１のドレイン電極を夫々ビット線ＢＬ工〜ＢＬｎに結合
すると共に、ソース電極を回路の接地電圧ｖｓｓ端子に
結合したＮチャンネル型プリチャージＭＯＳＦＥＴＱ２
２のドレイン電極をコモンデータ線ＣＩ］こ結合する。

上記プリチャージＭＯ３ＦＥＴＱ２１のゲート電極には
チップイネーブル信号ＧＥが供給され、プリチャージＭ
Ｏ３ＦＥＴＱ２２のゲート電極にはチップイネーブル信
号ＧＥの反転レベルが供給される。各プリチャージＭＯ
８ＦＥＴＱ２１．Ｑ２２は、チップ非選択期間に呼応し
てチップイネーブル信号ＣＥがローレベルにネゲートさ
れたときに夫々オン状態に制御され、これによって、ビ
ット線ＢＬ１〜ＢＬｎは電源電圧Ｖｄｄにプリチャージ
され、コモンデータ線ＣＤは接地電圧Ｖ　ｓ　ｓにプリ
チャージされる。

特に本実施例において、センスアンプを構成するＣＭＯ
Ｓインバータ１１は、ソース電極が電源電圧Ｖｄｄ端子
に結合されたＰチャンネル型ＭＯ８ＦＥＴＱ２３と共に
ラッチ回路を構成し、そのＭＯ８ＦＥＴＱ２３のドレイ
ン電極はＣＭＯＳインバータ１１の入力端子に結合され
、そのゲート電極はＣＭＯＳインバータ１１の出力端子
に結合される。

本実施例のマスクＲＯＭにおいて、ビット線ＢＬ１〜Ｂ
Ｌｎとコモンデータ線ＣＤが回路の電源電圧Ｖｄｄ及び
接地電圧Ｖｓｓの夫々異なる電圧レベルをもってプリチ
ャージされた後、アドレス信号ＡＤＲ３に従って選択さ
れた所定１本のビット線とコモンデータ線ＣＤとが導通
にされると、当該ビット線とコモンデータ線ＣＤは、充
Ｗ１電荷の移動によってその容量比に従った電位になろ
うとする。このとき、メモリセルを介して充ｆｆ！電荷
のディスチャージが行われない状態では、第７図の２点
鎖線で示されるようにコモンデータ線ＣＤの電位は上記
容量比に基づいて電荷再配分されるレベルＶａを採り、
一方メモリセルを介して充電電荷がディスチャージされ
る状態では、コモンデータ線ＣＤのレベルは、メモリセ
ルによるディスチャージ動作の助けを受けて上記容量比
で決まるレベルよりも低いレベル（第６図のｖｂ）に−
旦上昇した接栓々に接地電圧Ｖｓｓにディスチャージさ
れる。

本実施例では、メモリセルを介して充１￥！電荷のディ
スチャージが行われない状態において上記容量比に基づ
いて上昇されるコモンデータ線ＣＤの電位ＶａがＣＭＯ
Ｓインバータ１１の論理しきい値電圧Ｖｔｈよりも僅か
に高くなり、また、メモリセルを介して充電電荷がディ
スチャージされる状態において上記容量比及びメモリセ
ルのディスチャージ動作に基づいて一旦上昇されるコモ
ンデータ線ＣＤのレベルｖｂがＣＭＯＳインバータ１１
の論理しきい値電圧ｖｔｈよりも低くなるように、ビッ
ト線とコモンデータ線ＣＤの容量比が設定されている。

したがって、メモリセルを介して充ｆｆ１ｆｆｉ荷のデ
ィスチャージが行われない状態と、メモリセルを介して
充１ａ荷がディスチャージされる状態とに応じ、コモン
データ線ＣＤのレベルは、センスアンプを構成するＣＭ
ＯＳインバータ１１の論理しきい値電圧Ｖｔｈの上下の
レベルを採り得るようになる。

斯る動作において、コモンデータ線ＣＤにおける接地電
圧ＶｓｓからＣＭＯＳインバータ１１の論理しきい値電
圧ｖｔｈ近傍へのレベルシフトは、基本的には電源電圧
Ｖｄｄに充電されたビット線の充電電荷を接地電圧Ｖｓ
ｓに充電されているコモンデータ線ＣＤに移動すること
に基づくから、従来のように負荷容量の大きなビット線
及びコモンデータ線に蓄積された電源電圧レベルの充電
電荷を直接１つのＭＯＳＦＥＴでディスチャージしてコ
モンデータ線のレベルをＣＭＯＳインバータの論理しき
い値電圧に近づける動作に比べて著しく高速化される。

これにより、データの高速読み出しを達成する。

センスアンプとして機能するＣＭＯＳインバータ１１は
、ＭＯ３ＦＥＴＱ２３と共ニラッチ回路を構成しており
、メモリセルを介して充ｆｆ１ｆｆｉ荷のディスチャー
ジが行われない状態において上記容量比に基づいて上昇
されるコモンデータ線ＣＤの電位がＣＭＯＳインバータ
１１の論理しきい値電圧Ｖｔｈよりも僅かに高くなると
、その時点でＣＭＯＳインバータ１１の出力が反転され
てＭＯ３ＦＥＴＱ２３がターンオンされることにより、
コモンデータＭＣＤのレベルは第７図の実線で示される
ようにＣＭＯＳインバータ１１の論理しきい値電圧Ｖｔ
ｈよりも僅かにレベルの高い状態から最終的に電源電圧
Ｖｄｄ近傍まで充電されることにより、ＣＭＯＳインバ
ータ１１の入力に対する耐ノイズ性を向上するようにな
っている。

〔実施例３〕 第８図は本発明に係るその他の実施例であるマスクＲＯ
Ｍの要部を示す回路図である。

本実施例のマスクＲＯＭは第５図に示される実流側２の
マスクＲＯＭの構成からＭＯ８ＦＥＴＱ２３を削除して
、ＣＭＯＳインバータ１１をラッチ回路として構成しな
い場合の例である。このマスクＲＯＭでは、セル部を介
して充電電荷がディスチャージされない状態において、
コモンデータ線ＣＤのレベルは第７図の２点鎖線で示さ
れるようにビット線との容量比で決まるレベル（Ｖａ）
となる。この点を除けば実施例２と同様に機能する。

また、図示はしないが、第１図に示される実施例１の構
成におイテ、Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　１２　（７）
ゲート電極をＣＭＯＳインバータの出力端子に結合しな
いようにすることにより、ＣＭＯＳインバータ１１をラ
ッチ回路として構成しないようにできる。

この場合、セル部を介して充ｆｆ１ｆｆｉ荷がディスチ
ャージされない状態では、コモンデータ線のレベルは概
ね第２図の２点鎖線で示されるようにビット線との容量
比で決まるレベル以上にはシフトされなくなる。

以上本発明者によってなされた発明を実施例に基づいて
具体的に説明したが、本発明はそれに限定されるもので
はなくその要旨を逸脱しない範囲において種々変更する
ことができる。

例えば上記実施例では拡散マスク方式の横ＲＯＭを一例
に説明したが、コンタクトマスク方式の横ＲＯＭ、さら
にはイオン注入方式の経てＲＯＭなどとして構成するこ
とができる。また、センスアンプは、ＣＭＯＳインバー
タに限定されず、適宜の回路構成を採用することができ
る。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるデータ処理用ＭＯ８
集積回路に内蔵されるマイクロＲＯＭやテーブルＲＯＭ
に適用されるものとして説明したが、本発明はそれに限
定されるものではなく、記憶そしとしてその他の素子を
用いるものや更にはメモリＬＳＩ単体などにも広く適用
することができる。

〔発明の効果〕

ビット線とコモンデータ線は回路の電′ＦＡ電圧又は接
地電圧の夫々異なる電圧レベルにプリチャージされるよ
うになっていて、両者を導通にすると、当該ビット線と
コモンデータ線相互間でプリチャージ電荷が移動される
ことによって、コモンデータ線のレベルは即座にプリチ
ャージレベルからセンスアンプの論理しきい値電圧近傍
まで変化され、これによって、センスアンプの出力確定
は、従来のように負荷容量の大きなビット線及びコモン
データ線に蓄積された電源電圧レベルの充電電荷を専ら
セル部の１つのトランジスタでディスチャージしたりし
なかったりする動作に比べて著しく高速化され、もって
データの高速読み出しを達成することができるという効
果がある。

また、コモンデータ線を電源電圧に、そしてビット線を
接地電圧にプリチャージする構成とする場合に、コモン
データ線に設けたプリチャージ素子をセンスアンプと共
にラッチ回路として構成する場合には、−旦オン状態に
初期化されると非プリチャージ期間においてもコモンデ
ータ線への電荷供給作用を継続することができる当該プ
リチャージ素子によるコモンデータ線への電荷供給作用
が、コモンデータ線側の容量成分を等価的に大きくする
のと同様の機能を果たし、斯るプリチャージ素子による
電荷供給能力さらには選択スイッチ素子のサイズを適当
に設定することにより、単にビット線とコモンデータ線
との容量比だけで上記設定レベルを得るよりも容易に且
つ任意にその設定レベルを実現でき、しかもこれによっ
てデータ読み出し動作を一層高速化できるという効果が
ある。

また、このようにしてプリチャージ素子の電荷供給能力
が決定されたとき、コモンデータ線に対するプリチャー
ジ能力が低くなるような場合には、センスアンプと共に
ラッチ回路を構成するプリチャージ素子とは別に専用の
プリチャージ素子を新たにコモンデータ線に設けること
により、コモンデータ線に対するプリチャージ能力を向
上させることができる。

更に、コモンデータ線側のプリチャージ素子を又は特別
に設けたスイッチ素子利用してセンスアンプをラッチ回
路構成にする場合には、センスアンプと共にラッチ回路
を構成するプリチャージ素子又は上記スイッチ素子のス
タティックな動作により、センスアンプ入力に対する耐
ノイズ性を向上させることができるという効果がある。

そして、センスアンプをラッチ回路構成とする場合にも
、ビット線及びコモンデータ線のプリチャージ動作には
直流電流バスを一切形成する必要がないことにより、電
力消費量を増大させることなくデータの高速読み出しを
達成することができる。

【図面の簡単な説明】

第１図は本発明の一実施例であるマスクＲＯＭの要部を
示す回路図、 第２図は第１図のマスクＲＯＭにおいてセル部を介し充
電電荷をディスチャージしない状態でのデータ読み出し
の際におけるビット線及びコモンデータ線の変化を示す
説明図、 第３図は第１図のマスクＲＯＭにおいてセル部を介し充
電電荷をディスチャージする状態でのデータ読み出しの
際におけるビット線及びコモンデータ線の変化を示す説
明図、 第４図は第１図のマスクＲＯＭにおけるデータ読み出し
動作を説明するためのタイムチャート、第５図は本発明
に係る他の実施例であるマスクＲＯＭの要部を示す回路
図、 第６図は第５図のマスクＲＯＭにおいてセル部を介し充
電電荷をディスチャージする状態でのデータ読み出しの
際におけるビット線及びコモンデータ線の変化を示す説
明図、 第７図は第５図のマスクＲＯＭにおいてセル部を介し充
電電荷をディスチャージしない状態でのデータ読み出し
の際におけるビット線及びコモンデータ線の変化を示す
説明図、 第８図は本発明に係るその他の実施例であるマスクＲＯ
Ｍの要部を示す回路図、 第９図は従来マスクＲＯＭの要部を示す回路図、第１０
図は第９図のマスクＲＯＭにおけるデータ読み出し動作
を説明するためのタイムチャートである。 ＢＬ、〜ＢＬｎ・・・ビット線、ＷＬ、〜ＷＬｎ・・・
ワード線、ＣＤ・・・コモンデータ線、Ｑｃよ〜Ｑｃｎ
・・・カラム選択ＭＯＳＦＥＴ、ＱＩＯ・・・メモリセ
ルを構成するＭＯＳＦＥＴ、１１・・・センスアンプを
構成するＣＭＯＳインバータ、Ｑｌｌ、Ｑ１２・・・プ
リチャージＭＯＳＦＥＴ、Ｑ２１．Ｑ２２・・・プリチ
ャージＭＯ８ＦＥＴ、Ｑ２３・・・センスアンプと共に
ラッチ回路を構成するＭＯＳＦＥＴ。 つ 第　　２　　図 第　　３　図 ’ＣＮＩσδイ〕ハ′−り／７の≦力 第５図 Ｑ２＋、Ｑ２２−ブソデで−ジ゛Ｍ超ＦＥＴ第　　６　
図 、ＣＭＯＳイ’ｙ／Ｖ’−９／／叱′ 第　　７　図 第　　９　　図 第１０図 ↑０ ／／的ニアＪ

Claims (1)

1. 【特許請求の範囲】 １、不揮発性メモリセルのデータ出力端子に結合された
   ビット線に、選択スイッチ素子を介して、センスアンプ
   の入力端子に結合されたコモンデータ線が接続され、不
   揮発性メモリセルの選択動作が行われるとき、予めプリ
   チャージされている上記コモンデータ線及びビット線の
   レベル変化に基づいてメモリセルデータを読み出しする
   半導体記憶装置において、選択スイッチ素子のオフ状態
   に呼応して上記ビット線とコモンデータ線とを回路の電
   源電圧又は接地電圧の夫々異なる電圧レベルにプリチャ
   ージするプリチャージ素子を設けて成るものであること
   を特徴とする半導体記憶装置。 ２、コモンデータ線に設けたプリチャージ素子は当該コ
   モンデータ線を電源電圧にプリチャージし、また、ビッ
   ト線に設けたプリチャージ素子は当該ビット線を接地電
   圧にプリチャージするものにおいて、上記コモンデータ
   線に設けたプリチャージ素子は、インバータ形式のセン
   スアンプの出力信号がそのスイッチ制御端子に帰還接続
   されて、センスアンプと共にラッチ回路を構成すること
   を特徴とする特許請求の範囲第１項記載の半導体記憶装
   置。 ３、センスアンプと共にラッチ回路を構成するプリチャ
   ージ素子とは別に専用のプリチャージ素子を新たにコモ
   ンデータ線に設けて成るものであることを特徴とする特
   許請求の範囲第２項記載の半導体記憶装置。 ４、コモンデータ線に設けたプリチャージ素子は当該コ
   モンデータ線を接地電圧にプリチャージし、また、ビッ
   ト線に設けたプリチャージ素子は当該ビット線を電源電
   圧にプリチャージするものにおいて、上記コモンデータ
   線に設けたプリチャージ素子とは導電型が異なりそのコ
   モンデータ線に電源電圧を供給可能なスイッチ素子を設
   けると共に、当該スイッチ素子のスイッチ制御端子を、
   インバータ形式のセンスアンプの出力端子に帰還接続し
   て、センスアンプと上記スイッチ素子によってラッチ回
   路を構成して成るものであることを特徴とする特許請求
   の範囲第１項記載の半導体記憶装置。