JPH0666116B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0666116B2 JPH0666116B2 JP17798783A JP17798783A JPH0666116B2 JP H0666116 B2 JPH0666116 B2 JP H0666116B2 JP 17798783 A JP17798783 A JP 17798783A JP 17798783 A JP17798783 A JP 17798783A JP H0666116 B2 JPH0666116 B2 JP H0666116B2
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- Japan
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- data line
- level
- common data
- mosfet
- semiconductor memory
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
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- Read Only Memory (AREA)
Description
【発明の詳細な説明】 〔技術分野〕 この発明は、半導体記憶装置に関するもので、例えば、
MOSFET（絶縁ゲート型電界効果トランジスタ）で構成さ
れたEPROM（エレクトリカリ・プログラマブル・リード
・オンリー・メモリ）装置に有効な技術に関するもので
ある。
MOSFET（絶縁ゲート型電界効果トランジスタ）で構成さ
れたEPROM（エレクトリカリ・プログラマブル・リード
・オンリー・メモリ）装置に有効な技術に関するもので
ある。
FAMOS（フローティング・アバランシュインジェクショ
ンMOSFET）のような半導体素子を記憶素子（メモリセ
ル）とするEPROM装置が公知である。
ンMOSFET）のような半導体素子を記憶素子（メモリセ
ル）とするEPROM装置が公知である。
このEPROM装置において、その記憶容量が増大すると、
データ線及び共通データ線の寄生容量値もその分増大す
る。そして、その高速読み出し動作を行うために、読み
出し信号振幅を制限するレベルリミッタ回路を共通デー
タ線に設けた場合、このレベルリミッタ回路により共通
データ線及び選択されたデータ線へのプリチャージを行
うので、プリチャージに要する時間が長くなってしまう
という問題が生じる。
データ線及び共通データ線の寄生容量値もその分増大す
る。そして、その高速読み出し動作を行うために、読み
出し信号振幅を制限するレベルリミッタ回路を共通デー
タ線に設けた場合、このレベルリミッタ回路により共通
データ線及び選択されたデータ線へのプリチャージを行
うので、プリチャージに要する時間が長くなってしまう
という問題が生じる。
すなわち、EPROM装置において、メモリアレイにおける
データ線は、例えば電源投入直後においてはほぼ０ボル
トの低レベルとなつており、また電源印加中であつても
チツプ非選択期間が長くなりカラムスイツチMOSFETが長
時間オフ状態のままになつているとメモリセルにおける
リーク電流によつてやはりほぼ０ボルトのような低レベ
ルとなつている。このようにデータ線が低レベルとなつ
ている状態においてチツプ選択が開始され、かかるチツ
プ選択に応じてカラムスイツチMOSFETが非選択状態から
選択状態に変化されると共通データ線及びデータ線の電
位がレベルリミツタ回路のリミツトレベルよりもはるか
に低いレベルとなつてしまうことなる。すなわち、レベ
ルリミツタ回路を介して共通データ線における寄生容量
ないしは浮遊容量に充電されていた電荷は、カラムスイ
ツチMOSFETがオンとなることによつてかかるカラムスイ
ツチMOSFETを介してデータ線における寄生容量ないしは
浮遊容量に分配（チャージシェア）されることとなる。
この場合、レベルリミツタ回路のリミツトレベルがもと
もと比較的低いレベルであるので上記の電荷分配によつ
て決まるレベルは、かかるリミツトレベルよりもはるか
に低いレベルになつてしまうこととなる。このように一
旦低下した共通データ線及びデータ線の電位は、レベル
リミツタ回路を介する充電電流によつてリミツトレベル
に向けて変化（回復）されることとなる。しかるにこの
ような電位の回復は、レベルリミツト回路の電流供給能
力が比較的低いことにより、比較的長い時間を要するこ
ととなる。他方、高速読み出し動作を可能とするよう共
通データ線における読み出し可能とされる信号レベル
が、リミツトレベルに近い小振幅範囲とされることによ
り、上述の様な電位変化があると、カラムスイツチMOSF
ETが選択状態とされてからメモリセルのデータの読み出
しが可能となるまでに比較的長い時間を要するようにな
つてしまうこととなる。
データ線は、例えば電源投入直後においてはほぼ０ボル
トの低レベルとなつており、また電源印加中であつても
チツプ非選択期間が長くなりカラムスイツチMOSFETが長
時間オフ状態のままになつているとメモリセルにおける
リーク電流によつてやはりほぼ０ボルトのような低レベ
ルとなつている。このようにデータ線が低レベルとなつ
ている状態においてチツプ選択が開始され、かかるチツ
プ選択に応じてカラムスイツチMOSFETが非選択状態から
選択状態に変化されると共通データ線及びデータ線の電
位がレベルリミツタ回路のリミツトレベルよりもはるか
に低いレベルとなつてしまうことなる。すなわち、レベ
ルリミツタ回路を介して共通データ線における寄生容量
ないしは浮遊容量に充電されていた電荷は、カラムスイ
ツチMOSFETがオンとなることによつてかかるカラムスイ
ツチMOSFETを介してデータ線における寄生容量ないしは
浮遊容量に分配（チャージシェア）されることとなる。
この場合、レベルリミツタ回路のリミツトレベルがもと
もと比較的低いレベルであるので上記の電荷分配によつ
て決まるレベルは、かかるリミツトレベルよりもはるか
に低いレベルになつてしまうこととなる。このように一
旦低下した共通データ線及びデータ線の電位は、レベル
リミツタ回路を介する充電電流によつてリミツトレベル
に向けて変化（回復）されることとなる。しかるにこの
ような電位の回復は、レベルリミツト回路の電流供給能
力が比較的低いことにより、比較的長い時間を要するこ
ととなる。他方、高速読み出し動作を可能とするよう共
通データ線における読み出し可能とされる信号レベル
が、リミツトレベルに近い小振幅範囲とされることによ
り、上述の様な電位変化があると、カラムスイツチMOSF
ETが選択状態とされてからメモリセルのデータの読み出
しが可能となるまでに比較的長い時間を要するようにな
つてしまうこととなる。
この発明の目的は、高速読み出し動作を実現した半導体
記憶装置を提供することにある。
記憶装置を提供することにある。
この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。
この明細書の記述および添付図面から明らかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。すなわち、カ
ラムスイッチの非選択時に共通データ線をほゞ電源電圧
のような高レベルとし、カラムスイッチ回路の選択時に
選択されたデータ線とのチャージシェアを利用してプリ
チャージ時間の短縮化を図るものである。
を簡単に説明すれば、下記の通りである。すなわち、カ
ラムスイッチの非選択時に共通データ線をほゞ電源電圧
のような高レベルとし、カラムスイッチ回路の選択時に
選択されたデータ線とのチャージシェアを利用してプリ
チャージ時間の短縮化を図るものである。
〔実施例１〕 第１図には、この発明をEPROMに適用した場合のメモリ
アレイ部の一実施例の回路図が示されている。
アレイ部の一実施例の回路図が示されている。
同図の各回路素子は、公知のMOS半導体集積回路の製造
技術によって、シリコンのような半導体基板上において
形成される。
技術によって、シリコンのような半導体基板上において
形成される。
この実施例EPROM装置は、図示しない外部端子から供給
されるアドレス信号を受けるアドレスバッファを通して
形成された相補アドレス信号がアドレスデコーダＸ−DC
R,Y−DCRに入力される。
されるアドレス信号を受けるアドレスバッファを通して
形成された相補アドレス信号がアドレスデコーダＸ−DC
R,Y−DCRに入力される。
アドレスデコーダＸ−DCRは、その相補アドレス信号に
従ったメモリアレイＭ−ARYのワード線Ｗの選択信号を
形成する。
従ったメモリアレイＭ−ARYのワード線Ｗの選択信号を
形成する。
アドレスデコーダＹ−DCRは、その相補アドレス信号に
従ったメモリアレイＭ−ARYのデータ線Ｄの選択信号を
形成する。
従ったメモリアレイＭ−ARYのデータ線Ｄの選択信号を
形成する。
上記メモリアレイＭ−ARYは、その代表として示されて
いる複数のFAMOSトランジスタ（不揮発性メモリ素子・
・MOSFETQ1〜Q6）と、ワード線W1,W2及びデータ線D1〜D
nとにより構成されている。
いる複数のFAMOSトランジスタ（不揮発性メモリ素子・
・MOSFETQ1〜Q6）と、ワード線W1,W2及びデータ線D1〜D
nとにより構成されている。
上記メモリアレイＭ−ARYにおいて、同じ行に配置され
たFAMOSトランジスタQ1〜Q3（Q4〜Q6）のコントロール
ゲートは、それぞれ対応するワード線W1（W2）に接続さ
れ、同じ列に配置されたFAMOSトランジスタQ1,Q4〜Q3,Q
6のドレインは、それぞれ対応するデータ線D1〜Dnに接
続されている。
たFAMOSトランジスタQ1〜Q3（Q4〜Q6）のコントロール
ゲートは、それぞれ対応するワード線W1（W2）に接続さ
れ、同じ列に配置されたFAMOSトランジスタQ1,Q4〜Q3,Q
6のドレインは、それぞれ対応するデータ線D1〜Dnに接
続されている。
そして、上記FAMOSトランジスタの共通ソース線CSは、
特に制限されないが、書込み信号weを受けるディプレッ
ション型MOSFETQ10を介して接地されている。また、上
記各データ線D1〜Dnは、カラム（列）スイッチMOSFETQ7
〜Q9（カラムスイッチ回路）を介して共通データ線CDに
接続されている。
特に制限されないが、書込み信号weを受けるディプレッ
ション型MOSFETQ10を介して接地されている。また、上
記各データ線D1〜Dnは、カラム（列）スイッチMOSFETQ7
〜Q9（カラムスイッチ回路）を介して共通データ線CDに
接続されている。
この共通データ線CDには、外部端子Ｉ／Ｏから入力され
る書込み信号を受ける書込み用のデータ入力バッファDI
Bの出力端子が接続される。また、次に説明するレベル
リミッタ回路と、このレベルリミッタ回路に設けられた
増幅MOSFETQ15を通した出力信号を受けるセンスアンプS
Aと、このセンスアンプSAの増幅出力を受けるデータ出
力バッファDOBとが設けられている。上記増幅用のMOSFE
TQ15は、ゲート接地型ソース入力の増幅動作を行い、次
段の差動増幅回路で構成されたセンスアンプSAにその出
力を伝える。そして、このセンスアンプSAの出力は、デ
ータ出力バッファDOBを介して上記外部端子Ｉ／Ｏから
送出される。
る書込み信号を受ける書込み用のデータ入力バッファDI
Bの出力端子が接続される。また、次に説明するレベル
リミッタ回路と、このレベルリミッタ回路に設けられた
増幅MOSFETQ15を通した出力信号を受けるセンスアンプS
Aと、このセンスアンプSAの増幅出力を受けるデータ出
力バッファDOBとが設けられている。上記増幅用のMOSFE
TQ15は、ゲート接地型ソース入力の増幅動作を行い、次
段の差動増幅回路で構成されたセンスアンプSAにその出
力を伝える。そして、このセンスアンプSAの出力は、デ
ータ出力バッファDOBを介して上記外部端子Ｉ／Ｏから
送出される。
上記レベルリミッタ回路は、特に制限されないが、次の
ような回路構成とされる。直列形態のディプレッション
型MOSFETQ11,Q12は、そのコンダクタンス比により、電
源電圧Vccを分圧して所定の中間レベルを形成する。上
記MOSFETQ11,Q12で形成された中間レベルは、リミッタ
用MOSFETQ13及び増幅用MOSFETQ15のゲートに印加され
る。これらのMOSFETQ13及びMOSFETQ15のソースは、共に
上記共通データ線CDに接続される。そして、上記MOSFET
Q13のドレインは、電源電圧Vccに接続され、上記MOSFET
Q15のドレインは、負荷MOSFETQ14を介して電源電圧Vcc
に接続される。また、上記MOSFETQ11,Q12と類似の回路
で形成された中間レベルのバイアス電圧VBは、MOSFETQ1
6のゲートに印加される。このMOSFETQ16のソースは接地
され、そのドレインは上記共通データ線CDに接続されて
いる。
ような回路構成とされる。直列形態のディプレッション
型MOSFETQ11,Q12は、そのコンダクタンス比により、電
源電圧Vccを分圧して所定の中間レベルを形成する。上
記MOSFETQ11,Q12で形成された中間レベルは、リミッタ
用MOSFETQ13及び増幅用MOSFETQ15のゲートに印加され
る。これらのMOSFETQ13及びMOSFETQ15のソースは、共に
上記共通データ線CDに接続される。そして、上記MOSFET
Q13のドレインは、電源電圧Vccに接続され、上記MOSFET
Q15のドレインは、負荷MOSFETQ14を介して電源電圧Vcc
に接続される。また、上記MOSFETQ11,Q12と類似の回路
で形成された中間レベルのバイアス電圧VBは、MOSFETQ1
6のゲートに印加される。このMOSFETQ16のソースは接地
され、そのドレインは上記共通データ線CDに接続されて
いる。
FAMOSトランジスタの記憶情報の読み出し時において、
アドレスデコーダＸ−DCR,Y−DCRによって選択されたメ
モリセルには、上記MOSFETQ13を介してバイアス電圧が
与えられる。選択されたFAMOSトランジスタは、書込み
データに従って、ワード線選択レベルに対して、高いし
きい値電圧か又は低いしきい値電圧を持つものである。
アドレスデコーダＸ−DCR,Y−DCRによって選択されたメ
モリセルには、上記MOSFETQ13を介してバイアス電圧が
与えられる。選択されたFAMOSトランジスタは、書込み
データに従って、ワード線選択レベルに対して、高いし
きい値電圧か又は低いしきい値電圧を持つものである。
選択されたFAMOSトランジスタがワード線選択レベルに
かかわらずにオフ状態にされている場合、共通データ線
CDは、MOSFETQ13によって比較的ハイレベルにされる。
かかわらずにオフ状態にされている場合、共通データ線
CDは、MOSFETQ13によって比較的ハイレベルにされる。
一方、選択されたFAMOSトランジスタがワード線選択レ
ベルによってオン状態にされている場合、共通データ線
CDは、比較的ロウレベルにされる。共通データ線CDのロ
ウレベルは、MOSFETQ13及びMOSFETQ15とメモリセルを構
成するFAMOSトランジスタとの寸法比を適当に設定する
ことによって比較的高いレベルにされる。
ベルによってオン状態にされている場合、共通データ線
CDは、比較的ロウレベルにされる。共通データ線CDのロ
ウレベルは、MOSFETQ13及びMOSFETQ15とメモリセルを構
成するFAMOSトランジスタとの寸法比を適当に設定する
ことによって比較的高いレベルにされる。
このような共通データ線CDのハイレベルとロウレベルと
を制限するのは、この共通データ線CD等に信号変化速度
を制限する浮遊容量等の容量が存在するにかかわらず
に、読み出しの高速化を図るためである。すなわち、複
数のメモリセルからのデータを次々に読み出すような場
合において共通データ線CDの一方のレベルが他方のレベ
ルへ変化させられるまでの時間を短くすることができる
からである。
を制限するのは、この共通データ線CD等に信号変化速度
を制限する浮遊容量等の容量が存在するにかかわらず
に、読み出しの高速化を図るためである。すなわち、複
数のメモリセルからのデータを次々に読み出すような場
合において共通データ線CDの一方のレベルが他方のレベ
ルへ変化させられるまでの時間を短くすることができる
からである。
しかしながら、上記レベルリミッタ用のMOSFETQ13は、
上述のような中間電圧により比較的小さいコンダクタン
ス特性で動作するもので電流供給能力が小さく、選択さ
れたデータ線プリチャージに要する時間が長くなってし
まうという問題が生じる。特に、上記EPROM装置の大記
憶容量化においては、上記データ線に接続されるFAMOS
トランジスタの数が増大するのでその浮遊容量値が増大
する。また、データ線数の増大により共通データ線CDに
接続されるカラムスイッチMOSFETの数が多くなって、上
記同様に浮遊容量値が増大する。このため、上記のよう
なレベルリミッタ回路を用いてデータ線へのプリチャー
ジを行うものでは、その高速動作化が期待できなくな
る。
上述のような中間電圧により比較的小さいコンダクタン
ス特性で動作するもので電流供給能力が小さく、選択さ
れたデータ線プリチャージに要する時間が長くなってし
まうという問題が生じる。特に、上記EPROM装置の大記
憶容量化においては、上記データ線に接続されるFAMOS
トランジスタの数が増大するのでその浮遊容量値が増大
する。また、データ線数の増大により共通データ線CDに
接続されるカラムスイッチMOSFETの数が多くなって、上
記同様に浮遊容量値が増大する。このため、上記のよう
なレベルリミッタ回路を用いてデータ線へのプリチャー
ジを行うものでは、その高速動作化が期待できなくな
る。
特に制限されないが、この実施例では、同図に示すよう
に共通データ線CDと電源電圧Vccとの間にプリチャージ
用MOSFETQ17が設けられる。このMOSFETQ17のゲートに
は、後述する制御回路CONTで形成された所定のタイミン
グ信号φｐが印加され、上記カラムスイッチ回路が非選
択の時、MOSFETQ17をオン状態として、ほゞ電源電圧Vcc
レベルまで共通データ線CDをチージアップしておくもの
である。なお、このチャージアップに際して、MOSFETQ1
6が動作状態となっているが、そのインピーダンスは、
大きく設定されているので問題になることはないが、上
記タイミング信号φｐを用いてMOSFETQ16を強制的にオ
フ状態としておくことが望ましい。このことは、後述す
る第２図の実施例回路においても同様である。
に共通データ線CDと電源電圧Vccとの間にプリチャージ
用MOSFETQ17が設けられる。このMOSFETQ17のゲートに
は、後述する制御回路CONTで形成された所定のタイミン
グ信号φｐが印加され、上記カラムスイッチ回路が非選
択の時、MOSFETQ17をオン状態として、ほゞ電源電圧Vcc
レベルまで共通データ線CDをチージアップしておくもの
である。なお、このチャージアップに際して、MOSFETQ1
6が動作状態となっているが、そのインピーダンスは、
大きく設定されているので問題になることはないが、上
記タイミング信号φｐを用いてMOSFETQ16を強制的にオ
フ状態としておくことが望ましい。このことは、後述す
る第２図の実施例回路においても同様である。
制御回路CONTは、外部端子▲▼，▲▼，▲
▼及びVppに供給されるチップイネーブル信号，アウ
トプットイネーブル信号，プログラム信号及び書き込み
用高電圧に応じて、各種動作タイミング信号ce,▲
▼及びφｐ等を形成する。
▼及びVppに供給されるチップイネーブル信号，アウ
トプットイネーブル信号，プログラム信号及び書き込み
用高電圧に応じて、各種動作タイミング信号ce,▲
▼及びφｐ等を形成する。
この実施例では、カラムスイッチ回路が非選択のとき、
上記タイミング信号φｐによりMOSFETQ17をオン状態と
して、共通データ線CDのレベルをほゞ電源電圧Vccのよ
うな高レベルとして置くものである。すなわち、この実
施例では、チツプイネーブル信号CEが高レベルにされて
いることによつて当該EPROM装置が選択されていなく、
これに応じてカラムスイツチ回路が非選択のとき、タイ
ミング信号φｐが高レベルにされ、MOSFETQ17がオン状
態とされ、共通データ線CDがかかるMOSFETQ17によつて
高レベルにされる。したがつて、次にチツプイネイブル
信号CEが低レベルにされることによつてカラムスイッチ
回路により、１つのデータ線Ｄが選択された時、共通デ
ータ線CDの浮遊容量と選択されたデータ線Ｄの浮遊容量
との間のチャージシェアにより上記データ線Ｄへのプリ
チャージが行われ、上記選択されたFAMOSトランジスタ
のオン／オフ状態に従った読み出しレベルが得られる。
上記タイミング信号φｐによりMOSFETQ17をオン状態と
して、共通データ線CDのレベルをほゞ電源電圧Vccのよ
うな高レベルとして置くものである。すなわち、この実
施例では、チツプイネーブル信号CEが高レベルにされて
いることによつて当該EPROM装置が選択されていなく、
これに応じてカラムスイツチ回路が非選択のとき、タイ
ミング信号φｐが高レベルにされ、MOSFETQ17がオン状
態とされ、共通データ線CDがかかるMOSFETQ17によつて
高レベルにされる。したがつて、次にチツプイネイブル
信号CEが低レベルにされることによつてカラムスイッチ
回路により、１つのデータ線Ｄが選択された時、共通デ
ータ線CDの浮遊容量と選択されたデータ線Ｄの浮遊容量
との間のチャージシェアにより上記データ線Ｄへのプリ
チャージが行われ、上記選択されたFAMOSトランジスタ
のオン／オフ状態に従った読み出しレベルが得られる。
〔実施例２〕 第２図には、この発明の他の一実施例の回路図が示され
ている。同図においては、上記レベルリミッタ用MOSFET
Q13を利用して上述のようなプリチャージ動作を行わせ
る。すなわち、そのゲートバイアス電圧を形成するバイ
アス回路として、直列形態のMOSFETQ20〜Q24を用い、そ
の接地電位側MOSFETQ24のゲートに、上記制御回路CONT
で形成された内部チップ選択信号ceを印加するものであ
る。
ている。同図においては、上記レベルリミッタ用MOSFET
Q13を利用して上述のようなプリチャージ動作を行わせ
る。すなわち、そのゲートバイアス電圧を形成するバイ
アス回路として、直列形態のMOSFETQ20〜Q24を用い、そ
の接地電位側MOSFETQ24のゲートに、上記制御回路CONT
で形成された内部チップ選択信号ceを印加するものであ
る。
この実施例回路では、チップ非選択時には、上記選択信
号ceがロウレベルとなってMOSFETQ24をオフ状態とする
ので、上記MOSFETQ13のゲート電圧を電源電圧Vcc側の高
レベルとすることができるので、共通データ線CDを予め
高レベルとするものである。そして、その読み出し時に
は、前記同様に共通データ線CDと選択されたデータ線Ｄ
とのチャージシェアによってデータ線Ｄのプリチャージ
を高速に行うものである。
号ceがロウレベルとなってMOSFETQ24をオフ状態とする
ので、上記MOSFETQ13のゲート電圧を電源電圧Vcc側の高
レベルとすることができるので、共通データ線CDを予め
高レベルとするものである。そして、その読み出し時に
は、前記同様に共通データ線CDと選択されたデータ線Ｄ
とのチャージシェアによってデータ線Ｄのプリチャージ
を高速に行うものである。
（１）共通データ線CDをほゞ電源電圧Vccのような高レ
ベルにプリチャージしておくことによって、データ線Ｄ
が選択された時、両浮遊容量間におけるチャージシェア
により、言い換えれば、共通データ線CDの浮遊容量によ
る低インピーダンスによってデータ線Ｄへのプリチャー
ジが行われるので、その時間短縮化を実現できるため、
高速読み出しを達成することができるという効果が得ら
れる。（２）共通データ線の浮遊容量値とデータ線の浮
遊容量値とのチャージシェアを行わせるものであるの
で、所望の中間レベルに双方をプリチャージすることが
できるという効果が得られる。
ベルにプリチャージしておくことによって、データ線Ｄ
が選択された時、両浮遊容量間におけるチャージシェア
により、言い換えれば、共通データ線CDの浮遊容量によ
る低インピーダンスによってデータ線Ｄへのプリチャー
ジが行われるので、その時間短縮化を実現できるため、
高速読み出しを達成することができるという効果が得ら
れる。（２）共通データ線の浮遊容量値とデータ線の浮
遊容量値とのチャージシェアを行わせるものであるの
で、所望の中間レベルに双方をプリチャージすることが
できるという効果が得られる。
（３）上記（１）及び（２）により、大記憶容量化のた
めにデータ線と共通データ線との浮遊容量値がともに大
きくなっても、その影響を受けることなく高速なプリチ
ャージ動作を実現することができるという効果が得られ
る。
めにデータ線と共通データ線との浮遊容量値がともに大
きくなっても、その影響を受けることなく高速なプリチ
ャージ動作を実現することができるという効果が得られ
る。
（４）上記レベルリミッタ用MOSFETQ13は、上記チャー
ジシェアにより共通データ線がほゞ所望の中間レベルと
なるので、それ程大きな電流供給能力を持つことが要求
されないから、サイズの小さなMOSFETを用いることによ
って集積化を図ることができるという効果が得られる。
ジシェアにより共通データ線がほゞ所望の中間レベルと
なるので、それ程大きな電流供給能力を持つことが要求
されないから、サイズの小さなMOSFETを用いることによ
って集積化を図ることができるという効果が得られる。
（５）第２図の実施例のように、チップ非選択時にバイ
アス回路の直流電流を遮断するようにすることによっ
て、その分低消費電力化を図ることができるという効果
が得られる。
アス回路の直流電流を遮断するようにすることによっ
て、その分低消費電力化を図ることができるという効果
が得られる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、上記プリチャ
ージ動作を行うためのタイミング信号φｐ等は、アドレ
ス信号の変化を検出するエッジトリガ回路を設け、この
アドレス信号の変化時から上記カラムスイッチ回路が動
作するまでの間、上記共通データ線CDを高レベルにプリ
チャージするようなタイミング信号を用いるものであっ
てもよい。
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、上記プリチャ
ージ動作を行うためのタイミング信号φｐ等は、アドレ
ス信号の変化を検出するエッジトリガ回路を設け、この
アドレス信号の変化時から上記カラムスイッチ回路が動
作するまでの間、上記共通データ線CDを高レベルにプリ
チャージするようなタイミング信号を用いるものであっ
てもよい。
また、EPROMを構成する各回路の具体的回路構成は、種
々の変形を行うことができるものである。
々の変形を行うことができるものである。
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるEPROM装置に適用し
た場合について説明したが、それに限定されるものでは
なく、少なくともコントロールゲートとフローティング
ゲートとを有する不揮発性記憶素子を用い、読み出し時
に共通データ線とデータ線とのレベルを制限する形式の
半導体記憶装置に広く利用することができる。
をその背景となった利用分野であるEPROM装置に適用し
た場合について説明したが、それに限定されるものでは
なく、少なくともコントロールゲートとフローティング
ゲートとを有する不揮発性記憶素子を用い、読み出し時
に共通データ線とデータ線とのレベルを制限する形式の
半導体記憶装置に広く利用することができる。
第１図は、この発明の一実施例を示す回路図、 第２図は、この発明の他の一実施例を示す回路図であ
る。 Ｘ−DCR,Y−DCR……アドレスデコーダ、Ｍ−ARY……メ
モリアレイ、SA……センスアンプ、DIB……データ入力
バッファ、DOB……データ出力バッファ、CONT……制御
回路
る。 Ｘ−DCR,Y−DCR……アドレスデコーダ、Ｍ−ARY……メ
モリアレイ、SA……センスアンプ、DIB……データ入力
バッファ、DOB……データ出力バッファ、CONT……制御
回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 吉崎 和夫 東京都小平市上水本町1450番地 株式会社 日立製作所武蔵工場内 (72)発明者 高橋 秀明 東京都小平市上水本町1450番地 株式会社 日立製作所武蔵工場内 (72)発明者 小林 浩已千 東京都小平市上水本町1479番地 日立マイ クロコンピユータエンジニアリング株式会 社内 (56)参考文献 特開 昭56−11680（ＪＰ，Ａ) 特開 昭55−163690（ＪＰ，Ａ) 特開 昭58−125283（ＪＰ，Ａ)
Claims (2)
- 【請求項１】コントロールゲートとフローティングゲー
トを有し、フローティングゲートに電荷を取り込むこと
によって情報記憶を行う不揮発性半導体記憶素子がマト
リクス状に配置されて構成されたメモリアレイと、 上記不揮発性半導体記憶素子のドレインが接続されるデ
ータ線と共通データ線との間に設けられたカラムスイッ
チMOSFETと、 電源端子と上記共通データ線との間に設けられたリミッ
タ用MOSFETと、電源電圧を分圧して上記リミッタ用MOSF
ETのゲートに供給する所定の中間レベルの電圧を形成す
る分圧素子とから成り、上記共通データ線の読出し信号
振幅を制限するレベルリミッタ回路と、 電源端子と共通データ線との間に結合され、上記カラム
スイッチMOSFETの非選択時にオン状態にされることによ
って、上記レベルリミッタ回路が規定する共通データ線
のレベルよりも高いレベルであるほぼ電源電圧レベルに
共通データ線をプリチャージするプリチャージ用MOSFET
と、 上記共通データ線の信号を受けるセンスアンプと、 を備えて成るものであることを特徴とする半導体記憶装
置。 - 【請求項２】上記不揮発性半導体記憶素子は、FAMOSト
ランジスタであることを特徴とする特許請求の範囲第１
項記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17798783A JPH0666116B2 (ja) | 1983-09-28 | 1983-09-28 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17798783A JPH0666116B2 (ja) | 1983-09-28 | 1983-09-28 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6070596A JPS6070596A (ja) | 1985-04-22 |
| JPH0666116B2 true JPH0666116B2 (ja) | 1994-08-24 |
Family
ID=16040548
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17798783A Expired - Lifetime JPH0666116B2 (ja) | 1983-09-28 | 1983-09-28 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0666116B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0212693A (ja) * | 1988-06-30 | 1990-01-17 | Fujitsu Ltd | 半導体記憶装置 |
| JP2798941B2 (ja) * | 1988-11-10 | 1998-09-17 | 株式会社東芝 | 不揮発性半導体メモリ装置 |
| KR100424676B1 (ko) * | 2001-08-07 | 2004-03-27 | 한국전자통신연구원 | 전하분배법에 의한 저전력 롬 |
| JP5614150B2 (ja) * | 2010-07-29 | 2014-10-29 | ソニー株式会社 | 抵抗変化型メモリデバイス |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0019987A1 (en) * | 1979-06-01 | 1980-12-10 | Motorola, Inc. | High speed IGFET sense amplifier/latch |
| JPS5611680A (en) * | 1979-07-05 | 1981-02-05 | Nec Corp | Semiconductor memory |
| JPS5674894A (en) * | 1979-11-19 | 1981-06-20 | Hitachi Ltd | Sense amplifier |
| JPS58125283A (ja) * | 1982-01-20 | 1983-07-26 | Hitachi Ltd | Ｅｐｒｏｍ用センスアンプ |
| JPS57193066A (en) * | 1982-03-31 | 1982-11-27 | Hitachi Ltd | Eprom device |
-
1983
- 1983-09-28 JP JP17798783A patent/JPH0666116B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6070596A (ja) | 1985-04-22 |
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